JPH05143692A - 概略経路決定処理方式 - Google Patents

Abstract

(57)【要約】 【目的】 概略配線処理時の変更や詳細配線処理によっ
て「遅延制約の厳しいパス」が遅延制約を違反すること
のないようにする。 【構成】 遅延解析手段３は、遅延値が最大の配線層の
遅延値と各ネットの仮想配線長とを用いて、各パスに関
する遅延解析を行う。違反ネット抽出手段４は、この遅
延解析で遅延制約を違反したパスを抽出し、当該パスを
構成するネットを求める。最適遅延値配線層抽出手段５
は、違反ネット抽出手段４により抽出されたパスが仮想
配線長条件での遅延解析で遅延制約を満たす配線層を求
める。違反ネット概略配線処理手段６は、違反ネット抽
出手段４により求められたネットについて仮想配線長と
等長となるような概略経路を求め、最適遅延値配線層抽
出手段５により抽出された配線層に当該概略経路を割り
当て、当該概略経路を固定的なものとして設定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多層の配線層を持つＬ
ＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ
ｃｉｒｃｕｉｔ）およびプリント基板等の概略配線処
理（概略経路の決定処理）を行う概略経路決定処理方式
に関する。

【０００２】

【従来の技術】従来、この種の概略経路決定処理方式で
は、複数の配線層分の容量（許容経路数）を越えないよ
うに概略経路が決定されている。しかし、概略経路に対
する配線層の割当てまでは行われておらず、詳細配線処
理（詳細経路の決定処理）時に空きのある配線層に経路
が割り当てられていた。

【０００３】また、処理対象のＬＳＩおよびプリント基
板等（以下、処理対象基板という）の各ネットについて
最短の概略経路（仮想配線長を持つ概略経路）がまず求
められ、その後に概略経路の混雑度が大きい領域があっ
た場合にはその混雑を緩和するように全ての概略経路の
中のいくつかの概略経路を迂回させる「概略経路の変更
（改良）」が行われていた（変更された概略経路は仮想
配線長よりも大きな配線長を持つことになる）。

【０００４】

【発明が解決しようとする課題】上述した従来の概略経
路決定処理方式では、概略経路に対する配線層の割当て
が行われていないので、遅延値（単位長当たりの遅延時
間）の小さい配線層であれば遅延制約を違反しないパス
を構成するネットを実現する概略経路が遅延値の大きい
配線層に割り当てられる場合があり、その場合には遅延
制約を違反するパスが生じることがあるという欠点があ
った。

【０００５】また、配線の混雑の緩和のために概略経路
の変更が行われる際に全ての概略経路が変更の対象とな
りうる（後述する本発明の処理のように厳しい遅延制約
を持つパスに係る概略経路を変更の対象から除外すると
いうことが行われていない）ので、変更前には遅延制約
を違反していなかったパスが変更後には遅延制約を違反
することになる場合があるという欠点があった。

【０００６】上述のような欠点は、ＬＳＩおよびプリン
ト基板等上の回路の高速化に伴い、ＬＳＩおよびプリン
ト基板等におけるパスの遅延制約が厳しくなっている今
日では、顕在化することが多くなっている。

【０００７】本発明の目的は、上述の点に鑑み、遅延制
約の厳しいパスを構成するネットを実現するための経路
に関しては概略配線処理の段階で配線層の割当てと経路
の長さとを遅延制約を違反しないように固定的に設定
し、概略配線処理時の変更や詳細配線処理によって「遅
延制約の厳しいパス」が遅延制約を違反することのない
ようにすることができる概略経路決定処理方式を提供す
ることにある。

【０００８】

【課題を解決するための手段】本発明の概略経路決定処
理方式は、多層の配線層を持つＬＳＩおよびプリント基
板等の概略配線処理を行う概略経路決定処理方式におい
て、処理対象基板のブロック配置情報，ブロック間接続
情報，下地・ブロック物理情報および下地・ブロック遅
延情報を入力する情報入力手段と、この情報入力手段に
より入力された各情報に基づき処理対象基板の各配線層
を縦方向配線層と横方向配線層とに分類し遅延値が最大
の縦方向配線層と遅延値が最大の横方向配線層とを求め
処理対象基板の各ネットについて仮想配線長の縦方向長
および横方向長を求め上述のようにして求めた縦方向配
線層および横方向配線層の遅延値と上述のようにして求
めた仮想配線長の縦方向長および横方向長とを用いて各
パスに関する遅延解析を行う遅延解析手段と、この遅延
解析手段による遅延解析で遅延制約を違反したパスを抽
出し当該パスを構成するネットを求める違反ネット抽出
手段と、この違反ネット抽出手段により求められたネッ
トにより構成されるパスが仮想配線長条件での遅延解析
で遅延制約を満たす配線層を縦方向配線層および横方向
配線層のそれぞれについて求める最適遅延値配線層抽出
手段と、前記違反ネット抽出手段により求められたネッ
トについて仮想配線長と等長となるような概略経路を求
め前記最適遅延値配線層抽出手段により抽出された縦方
向配線層に当該概略経路中の縦方向経路を割り当て前記
最適遅延値配線層抽出手段により抽出された横方向配線
層に当該概略経路中の横方向経路を割り当て当該概略経
路を固定的なものとして設定する違反ネット概略配線処
理手段とを有する。

【０００９】

【作用】本発明の概略経路決定処理方式では、情報入力
手段が処理対象基板のブロック配置情報，ブロック間接
続情報，下地・ブロック物理情報および下地・ブロック
遅延情報を入力し、遅延解析手段が情報入力手段により
入力された各情報に基づき処理対象基板の各配線層を縦
方向配線層と横方向配線層とに分類し遅延値が最大の縦
方向配線層と遅延値が最大の横方向配線層とを求め処理
対象基板の各ネットについて仮想配線長の縦方向長およ
び横方向長を求め上述のようにして求めた縦方向配線層
および横方向配線層の遅延値と上述のようにして求めた
仮想配線長の縦方向長および横方向長とを用いて各パス
に関する遅延解析を行い、違反ネット抽出手段が遅延解
析手段による遅延解析で遅延制約を違反したパスを抽出
し当該パスを構成するネットを求め、最適遅延値配線層
抽出手段が違反ネット抽出手段により求められたネット
により構成されるパスが仮想配線長条件での遅延解析で
遅延制約を満たす配線層を縦方向配線層および横方向配
線層のそれぞれについて求め、違反ネット概略配線処理
手段が違反ネット抽出手段により求められたネットにつ
いて仮想配線長と等長となるような概略経路を求め最適
遅延値配線層抽出手段により抽出された縦方向配線層に
当該概略経路中の縦方向経路を割り当て最適遅延値配線
層抽出手段により抽出された横方向配線層に当該概略経
路中の横方向経路を割り当て当該概略経路を固定的なも
のとして設定する。

【００１０】

【実施例】次に、本発明について図面を参照して詳細に
説明する。

【００１１】図１は、本発明の概略経路決定処理方式の
一実施例の構成を示すブロック図である。本実施例の概
略経路決定処理方式は、制御手段１と、情報入力手段２
と、遅延解析手段３と、違反ネット抽出手段４と、最適
遅延値配線層抽出手段５と、違反ネット概略配線処理手
段６と、一般ネット概略配線処理手段７と、ブロック配
置情報８と、ブロック間論理接続情報９と、下地・ブロ
ック物理情報１０と、下地・ブロック遅延情報１１と、
違反ネット情報１２と、概略経路情報１３とを含んで構
成されている。

【００１２】図２〜図５は、本実施例の概略経路決定処
理方式の具体的な動作を説明するための図である。

【００１３】図６は、従来の概略経路決定処理方式の具
体的な動作を、本実施例の概略経路決定処理方式の具体
的な動作と対比して説明するための図である。

【００１４】次に、このように構成された本実施例の概
略経路決定処理方式の動作について説明する。なお、以
下の説明では制御手段１の処理については言及していな
いが、制御手段１は情報入力手段２，遅延解析手段３，
違反ネット抽出手段４，最適遅延値配線層抽出手段５，
違反ネット概略配線処理手段６および一般ネット概略配
線処理手段７を統括的に制御している。

【００１５】情報入力手段２は、処理対象のＬＳＩおよ
びプリント基板等（処理対象基板）について、ブロック
の配置を示すブロック配置情報８と、ブロック間の論理
接続関係を示すブロック間論理接続情報９と、下地とブ
ロックとに関する物理情報である下地・ブロック物理情
報１０と、下地とブロックとに関する遅延情報である下
地・ブロック遅延情報１１とを入力する（入力された各
情報は以後の処理において各手段によって参照され
る）。

【００１６】遅延解析手段３は、下地・ブロック物理情
報１０に基づいて、処理対象基板の各配線層を縦方向配
線層と横方向配線層との２つに分類し、それぞれ（縦方
向配線層の集合および横方向配線層の集合）について遅
延値（単位長当たりの遅延時間）が最も大きい配線層
（縦方向配線層および横方向配線層のそれぞれ）を求め
る。

【００１７】次に、遅延解析手段３は、ブロック配置情
報８とブロック間論理接続情報９とに基づいて、処理対
象基板の各ネットの仮想配線長の縦方向の長さ（縦方向
長）および横方向の長さ（横方向長）を求める。

【００１８】さらに、遅延解析手段３は、以上のように
して求めた配線層の遅延値と仮想配線長とを用いて、遅
延値が最大の配線層における仮想配線長条件（パスを構
成するネットを実現する経路の長さを仮想配線長に設定
する条件）での各パスの遅延解析（各パスに対して設定
された遅延制約を各パスが満たすか違反するかを調べる
解析）を行う。

【００１９】違反ネット抽出手段４は、遅延解析手段３
による遅延解析において遅延制約を違反するパス（以
下、違反パスという）を抽出し、違反パスを構成するネ
ットを示す違反ネット情報１２を作成する。

【００２０】最適遅延値配線層抽出手段５は、違反ネッ
ト抽出手段４によって抽出された違反パスが仮想配線長
条件での遅延解析で遅延制約を満たす配線層（縦方向配
線層および横方向配線層のそれぞれ）を求める。

【００２１】違反ネット概略配線処理手段６は、違反ネ
ット抽出手段４によって求められた違反ネット情報１２
により示されるネットについて仮想配線長と等長となる
ような概略経路を求め、その概略経路を最適遅延値配線
層抽出手段５により求められた縦方向配線層および横方
向配線層に割り当て、当該概略経路の割当てが後に（概
略配線処理における配線の混雑の緩和のための変更時や
詳細配線処理時に）変更対象とされないように当該概略
経路を固定的なものとして設定する（当該概略経路に対
する配線層の割当てと長さの設定とを遅延制約を違反し
ないように固定的に設定する）。

【００２２】一般ネット概略配線処理手段７は、違反パ
スに含まれるネット以外のネット（一般ネット）に対し
て、従来の技術における概略配線処理を行い、その概略
配線処理により決定された概略経路に関する情報と違反
ネット概略配線処理手段６により決定された概略経路に
関する情報とを示す概略経路情報１３を作成する。

【００２３】この概略経路情報１３の作成に際して、配
線の混雑を緩和するように概略経路の変更が行われ、そ
の結果として迂回経路（仮想配線長よりも長い配線長を
持つ概略経路）が生成される場合がある。この場合に、
一般ネット概略配線処理手段７は違反ネット概略配線処
理手段６により決定された概略経路を変更の対象から除
外する（当該概略経路は違反ネット概略配線処理手段６
によって固定的なものとして設定されているからであ
る）ので、そのような概略経路により実現されるネット
によって構成されるパスが遅延制約を違反するようにな
ることはない。

【００２４】また、違反ネット概略配線処理手段６によ
りそのような概略経路に対する配線層の割当ても固定的
なものとして設定されているので、詳細配線処理におい
て当該概略経路に対する配線層の割当てが変更されるこ
とはなく、詳細配線処理後も当該概略経路に係るパスの
遅延制約は満たされたものとなる。

【００２５】次に、本実施例の概略経路決定処理方式の
具体的な動作について、図２〜図５を参照して説明す
る。

【００２６】図２は、ブロック間論理接続情報９によっ
て示される論理接続関係の一例を示す図である。この論
理接続関係は、ブロック１０１〜１０６と、各ブロック
間の接続関係を示すネット２０１〜２０６とから構成さ
れている。

【００２７】図３は、ブロック配置情報８によって示さ
れるブロックの配置の一例を示す図である（図３に示す
ブロックの配置は図２に示す論理接続関係と対応してい
る）。

【００２８】情報入力手段２は、上述のようなブロック
配置情報８とブロック間論理接続情報９とを含む処理対
象基板についての各情報を入力する。なお、処理対象基
板はｎ（正整数）層数の配線層を持っているものとす
る。

【００２９】遅延解析手段３は、情報入力手段２により
入力された各情報に基づいて、次のような処理を行う。 下地・ブロック物理情報１０および下地・ブロック
遅延情報１１に基づいて、最大の遅延値を持つ縦方向配
線層としてｍｘ層を求め、最大の遅延値を持つ横方向配
線層としてｍｙ層を求める（１≦ｍｘ≦ｎおよび１≦ｍ
ｙ≦ｎ）。 ブロック配置情報８およびブロック間論理接続情報
９に基づいて、各ネット２０１〜２０６の仮想配線長の
縦方向長および横方向長を求める。 で求めた配線層の遅延値とで求めた仮想配線長
の縦方向長および横方向長とに基づき、全てのネット２
０１〜２０６を最大の遅延値を持つ配線層（縦方向配線
層についてのｍｘ層および横方向配線層についてのｍｙ
層）で配線した場合の各パスの仮想配線長条件での遅延
解析を行う。

【００３０】違反ネット抽出手段４は、遅延解析手段３
による遅延解析において遅延制約を違反するパス（違反
パス３０１）を構成するネット２０４および２０５を抽
出する（図３参照）。

【００３１】最適遅延値配線層抽出手段５は、ｎ層数の
配線層の中から仮想配線長条件で違反パス３０１が遅延
制約を満たすような配線層（縦方向配線層および横方向
配線層のそれぞれ）を求める。ここでは、縦方向配線層
としてｖ層を抽出し、横方向配線層としてｈ層を抽出す
るものとする（１≦ｖ≦ｎおよび１≦ｈ≦ｎ）。

【００３２】違反ネット概略配線処理手段６は、違反パ
ス３０１を構成するネット２０４および２０５を実現す
る概略経路４０４および４０５を求める（図４参照）。
この場合に、遅延解析手段３で求められた仮想配線長の
縦方向長および横方向長と等長となるように概略経路４
０４および４０５の縦方向の長さおよび横方向の長さを
求め、さらに最適遅延値配線層抽出手段５により求めら
れたｖ層およびｈ層にそれぞれ概略経路４０４および４
０５の縦方向の経路（縦方向経路６０１および６０４）
および横方向の経路（横方向経路６０２および６０３）
を割り当て、このようにして求めた概略経路４０４およ
び４０５が変更されないように固定的なものとして設定
する。

【００３３】図４は、このような違反ネット概略配線処
理手段６による処理の態様を示す図である。ネット２０
４および２０５について、概略経路４０４および４０５
が求められている。上述のように、概略経路４０４は縦
方向経路６０１と横方向経路６０２とからなり、概略経
路４０５は縦方向経路６０４と横方向経路６０３とから
なり、ｖ層に縦方向経路６０１および６０４が割り当て
られており、ｈ層に横方向経路６０２および６０３が割
り当てられている。

【００３４】一般ネット概略配線処理手段７は、従来の
技術によって、次のような概略配線処理を行う（図５参
照）。 違反パス３０１を構成するネット２０４および２０
５以外の全てのネット２０１，２０２，２０３および２
０６（一般ネット）について、概略経路４０１，４０
２，４０３および４０６を求める。 図５に示すような概略経路混雑領域（概略経路の混
雑度が大きい領域）５０１が生じたとすると、概略経路
混雑領域５０１の混雑度の緩和のためにいくつかの概略
経路の変更を行う。このときに、違反ネット概略配線処
理手段６によって求められた概略経路４０４および４０
５を変更の対象から除外する（ここでは、図３に示した
ネット２０１を実現するための概略経路４０１を概略経
路混雑領域５０１の混雑度の緩和のために変更し（迂回
させ）、概略経路４０１の迂回経路を生成している）。

【００３５】図５は、このような一般ネット概略配線処
理手段７による処理の態様を示す図である。上述したよ
うに、違反パス３０１を構成するネット２０４および２
０５を実現する概略経路４０４および４０５は変更の対
象とはならないので、一般ネット概略配線処理手段７の
処理によって違反パス３０１が遅延制約を違反するよう
になるおそれはない（概略経路４０４および４０５につ
いては「配線層の割当て」もｖ層およびｈ層に固定され
ているので、詳細配線処理後にも違反パス３０１が遅延
制約を満たすことは保証されている）。

【００３６】ところで、図６は、図２〜図５に係る処理
対象基板に対して従来の概略経路決定処理方式により概
略経路が決定される処理の態様を示す図である。図６に
示すように、従来の概略経路決定処理方式においても、
概略経路混雑領域５０１が生じた場合には、混雑度の緩
和のためにいくつかの概略経路の変更が行われる。そし
て、違反パス３０１を構成するネット２０４および２０
５を実現する概略経路４０４および４０５は本実施例、
ひいては本発明におけるように固定的に設定されていな
いので、違反パス３０１を構成するネット２０４の概略
経路４０４も図６に示すように変更の対象となりうる。
その結果として、図６に示すように概略経路４０４は迂
回させられることとなり、違反パス３０１が遅延制約を
違反するようになる場合が生じうる。

【００３７】また、概略経路４０４が変更されずに図５
と同様に概略経路４０１が変更の対象とされた場合に
も、概略経路４０４および４０５への配線層の割当ては
従来の技術では行われていない（詳細配線処理で行われ
る）ので、詳細配線処理時に遅延値の大きな配線層に概
略経路４０４および４０５が割り当てられる場合が生
じ、その場合には違反パス３０１が遅延制約を違反する
ようになる場合が生じうる。

【００３８】

【発明の効果】以上説明したように本発明は、情報入力
手段，遅延解析手段，違反ネット抽出手段，最適遅延値
配線層抽出手段および違反ネット概略配線処理手段を設
けることにより、遅延制約の厳しいパスを構成するネッ
トを実現するための経路に関しては概略配線処理の段階
で配線層の割当てと経路の長さとを遅延制約を違反しな
いように固定的に設定することが可能になり、概略配線
処理時の変更や詳細配線処理によって「遅延制約の厳し
いパス」が遅延制約を違反することのないようにするこ
とができるという効果がある。この効果によって、ＬＳ
Ｉおよびプリント基板等上の回路の高速化に伴いＬＳＩ
およびプリント基板等におけるパスの遅延制約が厳しく
なっている現状に対処することができ、多層のＬＳＩお
よびプリント基板等における各配線層の特徴（遅延値に
関する特徴）を生かした配線処理を行うことができるよ
うになる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１に示す概略経路決定処理方式の具体的な動
作を説明するための図（図１中のブロック間論理接続情
報の一例によって示される論理接続関係を示す図）であ
る。

【図３】図１に示す概略経路決定処理方式の具体的な動
作を説明するための図（図１中のブロック配置情報の一
例によって示されるブロックの配置を示す図）である。

【図４】図１に示す概略経路決定処理方式の具体的な動
作を説明するための図（図１中の違反ネット概略配線処
理手段の処理の態様の一例を示す図）である。

【図５】図１に示す概略経路決定処理方式の具体的な動
作を説明するための図（図１中の一般ネット概略配線処
理手段の処理の態様の一例を示す図）である。

【図６】従来の概略経路決定処理方式の具体的な動作を
図１に示す概略経路決定処理方式の具体的な動作と対比
して説明するための図である。

【符号の説明】

１ 制御手段 ２ 情報入力手段 ３ 遅延解析手段 ４ 違反ネット抽出手段 ５ 最適遅延値配線層抽出手段 ６ 違反ネット概略配線処理手段 ７ 一般ネット概略配線処理手段 ８ ブロック配置情報 ９ ブロック間論理接続情報 １０ 下地・ブロック物理情報 １１ 下地・ブロック遅延情報 １２ 違反ネット情報 １３ 概略経路情報 １０１〜１０６ ブロック ２０１〜２０６ ネット ３０１ 違反パス ４０１〜４０６ 概略経路 ５０１ 概略経路混雑領域 ６０１，６０４ 縦方向経路 ６０２，６０３ 横方向経路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 多層の配線層を持つＬＳＩおよびプリン
   ト基板等の概略配線処理を行う概略経路決定処理方式に
   おいて、 処理対象基板のブロック配置情報，ブロック間接続情
   報，下地・ブロック物理情報および下地・ブロック遅延
   情報を入力する情報入力手段と、 この情報入力手段により入力された各情報に基づき、処
   理対象基板の各配線層を縦方向配線層と横方向配線層と
   に分類し、遅延値が最大の縦方向配線層と遅延値が最大
   の横方向配線層とを求め、処理対象基板の各ネットにつ
   いて仮想配線長の縦方向長および横方向長を求め、上述
   のようにして求めた縦方向配線層および横方向配線層の
   遅延値と上述のようにして求めた仮想配線長の縦方向長
   および横方向長とを用いて各パスに関する遅延解析を行
   う遅延解析手段と、 この遅延解析手段による遅延解析で遅延制約を違反した
   パスを抽出し、当該パスを構成するネットを求める違反
   ネット抽出手段と、 この違反ネット抽出手段により求められたネットにより
   構成されるパスが仮想配線長条件での遅延解析で遅延制
   約を満たす配線層を縦方向配線層および横方向配線層の
   それぞれについて求める最適遅延値配線層抽出手段と、 前記違反ネット抽出手段により求められたネットについ
   て仮想配線長と等長となるような概略経路を求め、前記
   最適遅延値配線層抽出手段により抽出された縦方向配線
   層に当該概略経路中の縦方向経路を割り当て、前記最適
   遅延値配線層抽出手段により抽出された横方向配線層に
   当該概略経路中の横方向経路を割り当て、当該概略経路
   を固定的なものとして設定する違反ネット概略配線処理
   手段とを有することを特徴とする概略経路決定処理方
   式。