JPH05174104A - 概略経路決定処理方式 - Google Patents
概略経路決定処理方式Info
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- JPH05174104A JPH05174104A JP3343736A JP34373691A JPH05174104A JP H05174104 A JPH05174104 A JP H05174104A JP 3343736 A JP3343736 A JP 3343736A JP 34373691 A JP34373691 A JP 34373691A JP H05174104 A JPH05174104 A JP H05174104A
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- Japan
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- pin pair
- delay
- rough
- clock
- wiring
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Abstract
(57)【要約】
【目的】 クロックネットのスキューを一定値以下にお
さえるような概略経路を得ることにある。 【構成】 クロックドライバ１０１とブロック１０５間
のピンペア２１４について、クロックピンペア概略経路
決定手段を用いると、このピンペア２１４の仮想概略配
線長は他のピンペアに比べ短いので、最大遅延ピンペア
２１２の遅延時間に近くなるようにするには、単位長当
たりの遅延値の大きな配線層に割り当てるとよい。すな
わち、この配線の迂回を最小に押さえるような配線長
で、最大遅延ピンペア２１２の遅延時間と等しくなるよ
うな配線層を求めることにより、大きな迂回を発生させ
ずに、スキューを小さくすることができる。
さえるような概略経路を得ることにある。 【構成】 クロックドライバ１０１とブロック１０５間
のピンペア２１４について、クロックピンペア概略経路
決定手段を用いると、このピンペア２１４の仮想概略配
線長は他のピンペアに比べ短いので、最大遅延ピンペア
２１２の遅延時間に近くなるようにするには、単位長当
たりの遅延値の大きな配線層に割り当てるとよい。すな
わち、この配線の迂回を最小に押さえるような配線長
で、最大遅延ピンペア２１２の遅延時間と等しくなるよ
うな配線層を求めることにより、大きな迂回を発生させ
ずに、スキューを小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ、プリント基板
等の概略経路決定処理方式に関する。
等の概略経路決定処理方式に関する。
【０００２】
【従来の技術】従来、この種の多層の配線層を持つ概略
経路決定処理方式では、複数の配線層分の容量（経路の
許容本数）を越えないように、概略経路が決定される
が、概略経路の配線層までは割り当てられず、詳細配線
処理時に空経路のある層に割り当てられていた。また、
全ネットについて、最短の概略経路を求め、その後、概
略経路の混雑している部分があった場合には、その混雑
を緩和するように、関連する概略経路に対して、経路の
改良が行われていた。
経路決定処理方式では、複数の配線層分の容量（経路の
許容本数）を越えないように、概略経路が決定される
が、概略経路の配線層までは割り当てられず、詳細配線
処理時に空経路のある層に割り当てられていた。また、
全ネットについて、最短の概略経路を求め、その後、概
略経路の混雑している部分があった場合には、その混雑
を緩和するように、関連する概略経路に対して、経路の
改良が行われていた。
【０００３】次に、概略経路を求めた一例を図６に示
す。図６において、概略経路の混雑度が大きい領域５０
１が生成された場合、混雑緩和のために幾つかの経路が
変更されることになるが、クロックネットとして抽出さ
れるネットの各ピンペアの概略経路は、特別に固定され
ていないので、変更（改良）の対象となり、経路の変更
が行われ、その結果、迂回してしまい（概略経路３１
１，３１２）、スキューを一定値以下に押さえることが
できなかった。
す。図６において、概略経路の混雑度が大きい領域５０
１が生成された場合、混雑緩和のために幾つかの経路が
変更されることになるが、クロックネットとして抽出さ
れるネットの各ピンペアの概略経路は、特別に固定され
ていないので、変更（改良）の対象となり、経路の変更
が行われ、その結果、迂回してしまい（概略経路３１
１，３１２）、スキューを一定値以下に押さえることが
できなかった。
【０００４】また、クロックネットの各ピンペアの概略
経路が変更されない場合でも、これらのピンペアの概略
経路の配線層は一意に決まっていなかった。そのため、
詳細配線処理時に、例えば、単位長当たり遅延時間の大
きな配線層に概略配線長の長いピンペアが配線された
り、逆に、単位長当たり遅延時間の小さな配線層に概略
配線長の短いピンペアが配線された場合には、クロック
ネット内での遅延時間のばらつきが大きくなり、クロッ
クネットのスキューはが大きくなった。
経路が変更されない場合でも、これらのピンペアの概略
経路の配線層は一意に決まっていなかった。そのため、
詳細配線処理時に、例えば、単位長当たり遅延時間の大
きな配線層に概略配線長の長いピンペアが配線された
り、逆に、単位長当たり遅延時間の小さな配線層に概略
配線長の短いピンペアが配線された場合には、クロック
ネット内での遅延時間のばらつきが大きくなり、クロッ
クネットのスキューはが大きくなった。
【０００５】
【発明が解決しようとする課題】この従来の方式では、
全ネットについて、なるべく迂回を起こさないように、
最短の概略経路を求めるため、例えば、クロックドライ
バと各ブロック間とのピンペア単位の仮想配線長のばら
つきが大きい場合には、クロックネットのスキューを一
定値以下におさえるような概略経路を得ることは困難で
あると言う問題点があった。
全ネットについて、なるべく迂回を起こさないように、
最短の概略経路を求めるため、例えば、クロックドライ
バと各ブロック間とのピンペア単位の仮想配線長のばら
つきが大きい場合には、クロックネットのスキューを一
定値以下におさえるような概略経路を得ることは困難で
あると言う問題点があった。
【０００６】また、クロックドライバと各ブロック間と
のピンペア単位の仮想配線長のばらつきが小さい場合で
あっても、配線混雑の緩和のために、概略経路の改良が
行われると、上述の場合とは逆に、混雑の度合いによっ
ては、迂回を余儀なくされることがあるため、概略配線
処理の改良操作時に、クロックネットの概略経路が改良
対象となり、迂回してしまい、スキューを一定値以下に
おさえることができなくなる場合があると言う問題点が
あった。
のピンペア単位の仮想配線長のばらつきが小さい場合で
あっても、配線混雑の緩和のために、概略経路の改良が
行われると、上述の場合とは逆に、混雑の度合いによっ
ては、迂回を余儀なくされることがあるため、概略配線
処理の改良操作時に、クロックネットの概略経路が改良
対象となり、迂回してしまい、スキューを一定値以下に
おさえることができなくなる場合があると言う問題点が
あった。
【０００７】更に、全ネットの概略経路が求められた後
に、詳細配線処理で配線層が決定されるため、クロック
ドライバと各ブロック間とのピンペア単位の概略配線長
が等しい場合でも、遅延値の異なる配線層に割り当てら
れた場合には、スキューが大きくなってしまうという問
題点があった。
に、詳細配線処理で配線層が決定されるため、クロック
ドライバと各ブロック間とのピンペア単位の概略配線長
が等しい場合でも、遅延値の異なる配線層に割り当てら
れた場合には、スキューが大きくなってしまうという問
題点があった。
【０００８】本発明の目的は、クロックネットのスキュ
ーを一定値以下におさえるような概略経路を得ることに
ある。
ーを一定値以下におさえるような概略経路を得ることに
ある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、多層の配線層を持つＬＳＩ、プリント基
板等の概略経路決定処理において、ブロックの配置情
報、ブロック間の論理接続情報、下地やブロックの物理
情報、下地やブロックの遅延情報を読み込む情報入力手
段と、クロックドライバの名称指定あるいはネット名の
指定等によって指定されるスキューを一定値以下にする
必要があるクロックネットの抽出を行うクロックネット
抽出手段と、抽出されたクロックネットに対しピンペア
単位の仮想概略配線長を算出する仮想概略配線長算出手
段と、下地の物理情報から各配線層を配線方向により２
つに分類し、下地の遅延情報から各配線層毎の単位長当
たりの遅延時間を求め、その中で最小遅延値配線層の遅
延時間を用いて各ピンペアの遅延解析を行う遅延解析手
段と、遅延解析の結果、１クロックネットの中で最大の
遅延値となったピンペアの概略経路を前記最小遅延値配
線層に割り当て、その概略経路が改良時に変更されない
ように経路を固定する最大遅延ピンペア概略経路決定手
段と、上記以外のクロックネットのピンペアについて、
仮想概略配線長からの増加を最小に押さえた配線長で、
かつ、このピンペアの遅延時間と最大遅延ピンペアの遅
延時間とのスキューが小さくなるような配線層を求め、
求めた配線長と等長の概略経路をその配線層に割り当
て、改良時に変更されないように経路を固定するクロッ
クピンペア概略経路決定手段と、クロックネット以外の
一般ネットにおいて、従来の概略配線処理を行う一般ネ
ット概略配線処理手段と、これらを制御する制御手段と
を設けたものである。
に、本発明は、多層の配線層を持つＬＳＩ、プリント基
板等の概略経路決定処理において、ブロックの配置情
報、ブロック間の論理接続情報、下地やブロックの物理
情報、下地やブロックの遅延情報を読み込む情報入力手
段と、クロックドライバの名称指定あるいはネット名の
指定等によって指定されるスキューを一定値以下にする
必要があるクロックネットの抽出を行うクロックネット
抽出手段と、抽出されたクロックネットに対しピンペア
単位の仮想概略配線長を算出する仮想概略配線長算出手
段と、下地の物理情報から各配線層を配線方向により２
つに分類し、下地の遅延情報から各配線層毎の単位長当
たりの遅延時間を求め、その中で最小遅延値配線層の遅
延時間を用いて各ピンペアの遅延解析を行う遅延解析手
段と、遅延解析の結果、１クロックネットの中で最大の
遅延値となったピンペアの概略経路を前記最小遅延値配
線層に割り当て、その概略経路が改良時に変更されない
ように経路を固定する最大遅延ピンペア概略経路決定手
段と、上記以外のクロックネットのピンペアについて、
仮想概略配線長からの増加を最小に押さえた配線長で、
かつ、このピンペアの遅延時間と最大遅延ピンペアの遅
延時間とのスキューが小さくなるような配線層を求め、
求めた配線長と等長の概略経路をその配線層に割り当
て、改良時に変更されないように経路を固定するクロッ
クピンペア概略経路決定手段と、クロックネット以外の
一般ネットにおいて、従来の概略配線処理を行う一般ネ
ット概略配線処理手段と、これらを制御する制御手段と
を設けたものである。
【００１０】
【実施例】以下、本発明について、図面を参照して説明
する。
する。
【００１１】図１は、本発明の一実施例である概略経路
決定処理方式の構成図である。本処理は、幾つかの処理
手順から構成され、それらは、制御手段１によってコン
トロールされる。
決定処理方式の構成図である。本処理は、幾つかの処理
手順から構成され、それらは、制御手段１によってコン
トロールされる。
【００１２】まず、情報入力手段２により、ブロックの
配置情報９、ブロック間の論理接続情報１０、下地やブ
ロックの物理情報１１、下地やブロックの遅延情報１２
を入力する。
配置情報９、ブロック間の論理接続情報１０、下地やブ
ロックの物理情報１１、下地やブロックの遅延情報１２
を入力する。
【００１３】次に、クロックネット抽出手段３で、クロ
ックドライバの名称指定あるいはネット名の指定等によ
って指定されたスキューを一定値以下にする必要がある
クロック系のネット（クロックネット）の抽出を行い、
クロックネット情報１３に格納する。
ックドライバの名称指定あるいはネット名の指定等によ
って指定されたスキューを一定値以下にする必要がある
クロック系のネット（クロックネット）の抽出を行い、
クロックネット情報１３に格納する。
【００１４】抽出されたクロックネットに対し、仮想概
略配線長算出手段４で、ピンペア単位の仮想概略配線長
（マンハッタン長）を算出する。
略配線長算出手段４で、ピンペア単位の仮想概略配線長
（マンハッタン長）を算出する。
【００１５】下地の物理情報１１から各配線層を配線方
向により、２つに分類し、下地の遅延情報１２から各配
線層毎の単位長当たりの遅延時間を求め、その中で最も
遅延値の小さい配線層（縦、横１つずつ）の遅延時間を
用いて、遅延解析手段５により、各ピンペアの遅延解析
を行う。
向により、２つに分類し、下地の遅延情報１２から各配
線層毎の単位長当たりの遅延時間を求め、その中で最も
遅延値の小さい配線層（縦、横１つずつ）の遅延時間を
用いて、遅延解析手段５により、各ピンペアの遅延解析
を行う。
【００１６】上記遅延解析の結果、１クロックネットの
中で最大の遅延値となったピンペア（最大遅延ピンペ
ア）の概略経路に対して、最大遅延ピンペア概略経路決
定手段６を用いて、上記の最小遅延値配線層に割り当
て、その概略経路が改良時に変更されないように、経路
を固定し、概略経路情報１４を生成する。
中で最大の遅延値となったピンペア（最大遅延ピンペ
ア）の概略経路に対して、最大遅延ピンペア概略経路決
定手段６を用いて、上記の最小遅延値配線層に割り当
て、その概略経路が改良時に変更されないように、経路
を固定し、概略経路情報１４を生成する。
【００１７】続いて、上記以外のクロックネットのピン
ペアについての概略経路を求める。クロックネットは、
スキューを一定値以下に押さえる必要があるので、上記
で求めた最大遅延ピンペアの遅延時間と等しくなるよう
な概略経路を求めなければならない。そのために、クロ
ックピンペア概略経路決定手段７では、仮想概略配線長
からの増加を最小に押さえるような配線長で、かつ、こ
のピンペアの遅延時間と最大遅延ピンペアの遅延時間と
のスキューが小さくなるような配線層を求め、その配線
層に概略経路を割り当て、改良時に変更されないよう
に、経路を固定し、概略経路情報１４とする。
ペアについての概略経路を求める。クロックネットは、
スキューを一定値以下に押さえる必要があるので、上記
で求めた最大遅延ピンペアの遅延時間と等しくなるよう
な概略経路を求めなければならない。そのために、クロ
ックピンペア概略経路決定手段７では、仮想概略配線長
からの増加を最小に押さえるような配線長で、かつ、こ
のピンペアの遅延時間と最大遅延ピンペアの遅延時間と
のスキューが小さくなるような配線層を求め、その配線
層に概略経路を割り当て、改良時に変更されないよう
に、経路を固定し、概略経路情報１４とする。
【００１８】最後に、一般ネット概略配線処理手段８に
より、クロックネット以外の一般ネットにおいて、従来
の概略配線処理を行い、概略経路情報１４を作成する。
このとき、経路の混雑を緩和するように、経路の改良
（変更）が行われ、その結果、迂回経路が生成される場
合があるが、上記手段６，７により求められた概略経路
は、固定されているので、経路が変わることはない。
より、クロックネット以外の一般ネットにおいて、従来
の概略配線処理を行い、概略経路情報１４を作成する。
このとき、経路の混雑を緩和するように、経路の改良
（変更）が行われ、その結果、迂回経路が生成される場
合があるが、上記手段６，７により求められた概略経路
は、固定されているので、経路が変わることはない。
【００１９】図２は、本発明の一実施例の論理接続情報
の一部を示したものであり、１０１はクロックドライバ
を、１０２〜１０８はブロックを、２０１はクロックネ
ットを、２０２及び２０３は各ブロック間の接続関係を
示している。
の一部を示したものであり、１０１はクロックドライバ
を、１０２〜１０８はブロックを、２０１はクロックネ
ットを、２０２及び２０３は各ブロック間の接続関係を
示している。
【００２０】まず、情報入力手段２により、ブロックの
配置情報９、ブロック間の論理接続情報１０、下地やブ
ロックの物理情報１１、下地やブロックの遅延情報１２
を入力する。入力されたブロックの配置情報９及びブロ
ック間の論理接続情報１０の一例を図３に示す。また、
入力した下地やブロックの物理情報１１より、ｎ層の配
線層を有していると仮定する。
配置情報９、ブロック間の論理接続情報１０、下地やブ
ロックの物理情報１１、下地やブロックの遅延情報１２
を入力する。入力されたブロックの配置情報９及びブロ
ック間の論理接続情報１０の一例を図３に示す。また、
入力した下地やブロックの物理情報１１より、ｎ層の配
線層を有していると仮定する。
【００２１】クロックドライバの名称指定あるいはネッ
ト名の指定等によって、スキューを一定値以下にする必
要があるクロック系のネット（クロックネット）が指定
されると、クロックネット抽出手段３により、クロック
ネット２０１が抽出される。
ト名の指定等によって、スキューを一定値以下にする必
要があるクロック系のネット（クロックネット）が指定
されると、クロックネット抽出手段３により、クロック
ネット２０１が抽出される。
【００２２】続いて、仮想概略配線長算出手段４におい
て、抽出されたクロックネット２０１のピンペア２１１
〜２１５の仮想概略配線長を求める。
て、抽出されたクロックネット２０１のピンペア２１１
〜２１５の仮想概略配線長を求める。
【００２３】次に、下地やブロックの物理情報１１から
各配線層を配線方向により２つに分類し、下地やブロッ
クの遅延情報１２の各配線層毎の単位長当たりの遅延時
間の中で、最も遅延値の小さい配線層（縦、横１つず
つ）をｍｘ層、ｍｙ層（０≦ｍｘ≦ｎ，０≦ｍｙ≦ｎ）
とすると、このｍｘ層及びｍｙ層の遅延時間と各ピンペ
アの仮想概略配線長を用いて、遅延解析手段５により、
各ピンペア２１１〜２１５の遅延解析を行う。
各配線層を配線方向により２つに分類し、下地やブロッ
クの遅延情報１２の各配線層毎の単位長当たりの遅延時
間の中で、最も遅延値の小さい配線層（縦、横１つず
つ）をｍｘ層、ｍｙ層（０≦ｍｘ≦ｎ，０≦ｍｙ≦ｎ）
とすると、このｍｘ層及びｍｙ層の遅延時間と各ピンペ
アの仮想概略配線長を用いて、遅延解析手段５により、
各ピンペア２１１〜２１５の遅延解析を行う。
【００２４】上記遅延解析の結果、クロックネット２０
１の中で、最大の遅延値となったピンペア（最大遅延ピ
ンペア）がピンペア２１２であったとすると、最大遅延
ピンペア概略経路決定手段６を用いて、上記の最小遅延
値配線層（ｍｘ層、ｎｙ層）に、ピンペア２１２の仮想
概略配線長と等長となる概略経路３１２を求め、その概
略経路が改良時に変更されないように、経路を固定す
る。
１の中で、最大の遅延値となったピンペア（最大遅延ピ
ンペア）がピンペア２１２であったとすると、最大遅延
ピンペア概略経路決定手段６を用いて、上記の最小遅延
値配線層（ｍｘ層、ｎｙ層）に、ピンペア２１２の仮想
概略配線長と等長となる概略経路３１２を求め、その概
略経路が改良時に変更されないように、経路を固定す
る。
【００２５】続いて、上記以外のクロックネットのピン
ペア２１１，２１３〜２１５についての概略経路を求め
る。クロックネットはスキューを一定値以下に押さえる
必要があるので、各ピンペアが上記で求めた最大遅延ピ
ンペア２１２の遅延時間と等しくなるような概略経路が
求められなければならない。そのために、クロックピン
ペア概略経路決定手段７では、各ピンペア毎に、仮想概
略配線長からの増加を最小に押さえた配線長で、かつ、
このピンペアの遅延時間と最大遅延ピンペアの遅延時間
とのスキューが小さくなるような配線層を縦、横１つず
つを求め、ｘ１層、ｙ１層とし、その配線層に、今求め
た配線長と等長の概略経路を割り当て、改良時に変更さ
れないように、経路を固定する。
ペア２１１，２１３〜２１５についての概略経路を求め
る。クロックネットはスキューを一定値以下に押さえる
必要があるので、各ピンペアが上記で求めた最大遅延ピ
ンペア２１２の遅延時間と等しくなるような概略経路が
求められなければならない。そのために、クロックピン
ペア概略経路決定手段７では、各ピンペア毎に、仮想概
略配線長からの増加を最小に押さえた配線長で、かつ、
このピンペアの遅延時間と最大遅延ピンペアの遅延時間
とのスキューが小さくなるような配線層を縦、横１つず
つを求め、ｘ１層、ｙ１層とし、その配線層に、今求め
た配線長と等長の概略経路を割り当て、改良時に変更さ
れないように、経路を固定する。
【００２６】例えば、クロックドライバ１０１とブロッ
ク１０５間のピンペア２１４について、クロックピンペ
ア概略経路決定手段７を用いると、このピンペア２１４
の仮想概略配線長は、他のピンペアに比べ、短いので、
最大遅延ピンペア２１２の遅延時間に近くなるようにす
るには、単位長当たりの遅延値の大きな配線層に割り当
てるとよい。すなわち、この配線の迂回を最小に押さえ
るような配線長で、最大遅延ピンペア２１２の遅延時間
と等しくなるような配線層を求めることにより、大きな
迂回を発生させずに、スキューを小さくすることができ
る。
ク１０５間のピンペア２１４について、クロックピンペ
ア概略経路決定手段７を用いると、このピンペア２１４
の仮想概略配線長は、他のピンペアに比べ、短いので、
最大遅延ピンペア２１２の遅延時間に近くなるようにす
るには、単位長当たりの遅延値の大きな配線層に割り当
てるとよい。すなわち、この配線の迂回を最小に押さえ
るような配線長で、最大遅延ピンペア２１２の遅延時間
と等しくなるような配線層を求めることにより、大きな
迂回を発生させずに、スキューを小さくすることができ
る。
【００２７】上記手段６，７によって求められたクロッ
クネットの概略経路の結果を図４に示す。
クネットの概略経路の結果を図４に示す。
【００２８】最後に、一般ネット概略配線処理手段８に
より、クロックネット以外の一般ネット２０２，２０３
に対して、従来の概略配線処理が行われる。その結果、
図５に示すような概略経路の混雑度が大きい領域５０１
が生成された場合には、混雑度緩和のために、改良が行
われ、幾つかの経路が変更されることになるが、先に求
めた概略経路３１１〜３１５は、固定されているため、
経路の変更（改良）は行われない。
より、クロックネット以外の一般ネット２０２，２０３
に対して、従来の概略配線処理が行われる。その結果、
図５に示すような概略経路の混雑度が大きい領域５０１
が生成された場合には、混雑度緩和のために、改良が行
われ、幾つかの経路が変更されることになるが、先に求
めた概略経路３１１〜３１５は、固定されているため、
経路の変更（改良）は行われない。
【００２９】
【発明の効果】以上説明したように、本発明は、スキュ
ーを一定値以下にする必要のあるクロックネットをクロ
ックドライバの名称指定あるいはネット名の指定等によ
り抽出し、抽出されたクロックネットをピンペア分解
し、そのピンペアについて数層の配線層のうち、単位長
当たりの遅延時間が最も小さい配線層での遅延解析を行
い、その結果から、まず、遅延時間の最大のピンペアの
概略経路が改良時に変更されないように、経路を最小遅
延配線層に固定してから、それ以外のピンペアとのスキ
ューが小さくなるように、配線層と経路を求めて、上記
ピンペアと同様に、概略経路が、改良時に変更されない
ように、経路を固定した後、残りのネットについて概略
配線処理を行うことにより、スキューを一定値以下にす
る必要のあるクロックネットの概略経路が、改良時に変
更され迂回してしまうことを防ぎ、また、仮想概略配線
長に近い配線長で概略経路を求めることができ（迂回の
発生を最小におさえた概略経路を求めることができ）、
クロックネットのスキューを小さくできると言う効果が
得られる。
ーを一定値以下にする必要のあるクロックネットをクロ
ックドライバの名称指定あるいはネット名の指定等によ
り抽出し、抽出されたクロックネットをピンペア分解
し、そのピンペアについて数層の配線層のうち、単位長
当たりの遅延時間が最も小さい配線層での遅延解析を行
い、その結果から、まず、遅延時間の最大のピンペアの
概略経路が改良時に変更されないように、経路を最小遅
延配線層に固定してから、それ以外のピンペアとのスキ
ューが小さくなるように、配線層と経路を求めて、上記
ピンペアと同様に、概略経路が、改良時に変更されない
ように、経路を固定した後、残りのネットについて概略
配線処理を行うことにより、スキューを一定値以下にす
る必要のあるクロックネットの概略経路が、改良時に変
更され迂回してしまうことを防ぎ、また、仮想概略配線
長に近い配線長で概略経路を求めることができ（迂回の
発生を最小におさえた概略経路を求めることができ）、
クロックネットのスキューを小さくできると言う効果が
得られる。
【図１】本発明の一実施例の配線処理方式の構成図であ
る。
る。
【図２】本発明の一実施例の論理接続情報の一部を示す
図である。
図である。
【図３】本発明の一実施例のブロックの配置情報とブロ
ック間の接続情報を示す図である。
ック間の接続情報を示す図である。
【図４】本発明の一実施例のクロックネットの概略経路
の固定状態を示す図である。
の固定状態を示す図である。
【図５】本発明の一実施例の概略配線処理結果を示す図
である。
である。
【図６】従来の概略配線処理結果の一例を示す図であ
る。
る。
１ 制御手段 ２ 情報入力手段 ３ クロックネット抽出手段 ４ 仮想概略配線長算出手段 ５ 遅延解析手段 ６ 最大遅延ピンペア概略経路決定手段 ７ クロックピンペア概略経路決定手段 ８ 一般ネット概略配線処理手段 ９ 配置情報 １０ 論理接続情報 １１ 下地やブロックの物理情報 １２ 下地やブロックの遅延情報 １３ クロックネット情報 １４ 概略経路情報 １０１ クロックドライバ １０２〜１０８ ブロック ２０１ クロックネット ２０２，２０３ 接続関係（ネット） ２１１〜２１５ クロックネットのピンペア ３１１，３１３〜３１５ クロックネットのピンペア単
位の概略経路 ３１２ クロックネット内の最大遅延ピンペアの概略経
路 ５０１ 概略経路の混雑度が大きい領域
位の概略経路 ３１２ クロックネット内の最大遅延ピンペアの概略経
路 ５０１ 概略経路の混雑度が大きい領域
Claims (3)
- 【請求項１】ブロックの配置情報、ブロック間の論理接
続情報、下地やブロックの物理情報、及び、下地やブロ
ックの遅延情報を読み込む情報入力手段と、クロックネ
ットの抽出を行うクロックネット抽出手段と、抽出され
たクロックネットに対しピンペア単位の仮想概略配線長
を算出する仮想概略配線長算出手段と、各ピンペアの遅
延解析を行う遅延解析手段と、遅延解析の結果、１クロ
ックネットの中で最大の遅延値となったピンペアの概略
経路を固定する最大遅延ピンペア概略決定手段と、上記
以外のクロックネットのピンペアの概略経路を決定する
ためのクロックピンペア概略経路決定手段と、クロック
ネット以外の一般ネットにおいて、従来の概略配線処理
を行う一般ネット概略配線処理手段と、これらを制御す
る制御手段とを設けたことを特徴とする概略経路決定処
理方式。 - 【請求項２】クロックドライバの名称指定あるいはネッ
ト名の指定等によって指定されるスキューを一定値以下
にする必要があるクロックネットの抽出を行うクロック
ネット抽出手段と、下地の物理情報から各配線層を配線
方向により２つに分類し、下地の遅延情報から各配線層
毎の単位長当たりの遅延時間を求め、その中で最小遅延
値配線層の遅延時間を用いて各ピンペアの遅延解析を行
う遅延解析手段とを設けた請求項１記載の概略経路決定
処理方式。 - 【請求項３】１クロックネットの中で最大の遅延値とな
ったピンペア以外のピンペアについて、仮想概略配線長
からの増加を最小に押さえた配線長で、かつ、このピン
ペアの遅延時間と最大遅延ピンペアの遅延時間とのスキ
ューが小さくなるような配線層を求め、求めた配線長と
等長の概略経路をその配線層に割り当て、改良時に変更
されないように経路を固定するクロックピンペア概略経
路決定手段を設けた請求項１記載の概略経路決定処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343736A JPH05174104A (ja) | 1991-12-26 | 1991-12-26 | 概略経路決定処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343736A JPH05174104A (ja) | 1991-12-26 | 1991-12-26 | 概略経路決定処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05174104A true JPH05174104A (ja) | 1993-07-13 |
Family
ID=18363854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3343736A Pending JPH05174104A (ja) | 1991-12-26 | 1991-12-26 | 概略経路決定処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05174104A (ja) |
-
1991
- 1991-12-26 JP JP3343736A patent/JPH05174104A/ja active Pending
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