JP2853660B2 - 配線処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＡＤに関し、特
にＬＳＩの配線を行う配線処理装置に関する。

【０００２】

【従来の技術】従来、この種の配線処理装置は、論理接
続情報，下地，ライブラリ情報および配置結果情報を参
照して配線の単位となるネットの仮想配線長を計算する
仮想配線長計算手段と、仮想配線長計算手段が計算した
各ネットの仮想配線長を用いて、それぞれの遅延時間を
示す仮想遅延時間を計算する遅延時間計算手段と、該遅
延時間計算手段が計算した仮想遅延時間を、予め定めら
れている遅延時間の最大限度を示す制限遅延時間と比較
して、各ネットの遅延時間の余裕度を計算する余裕度計
算手段と、該余裕度計算手段が計算した余裕度に基づい
て、各ネットの配線順序を定める配線順序決定手段とを
有していた（例えば、特開平５−１２０３８０号公
報）。

【０００３】そして、上述した従来の配線処理装置で
は、仮想配線長計算手段が計算した各ネットの仮想配線
長を用いて、遅延時間計算手段が計算した各ネットの仮
想遅延時間と、予め定められている遅延時間の最大限度
を示す制限遅延時間とを比較し、余裕度計算手段によ
り、各ネットの遅延時間の余裕度を計算し、前記余裕度
に基づいて、配線順序決定手段が各ネットの余裕度の小
さいネットを先に配線するように配線順序が決定されて
いた。

【０００４】また、従来の別の配線処理装置は、各ネッ
トの理想配線長による初期概略配線経路を求める初期概
略配線手段と、該初期概略配線手段が求めた初期概略配
線経路に基づいて各パスのパス長を求めるパス長算出手
段と、前記各パスの遅延制約値と、ブロックの遅延値
と、配線の単位長あたりの遅延値とに基づいて、前記各
パスのパス長制限値を求めるパス長制限値算出手段と、
前記パス長算出手段が算出した前記各パスのパス長と前
記パス長制限値算出手段が算出した各パス長制限値とに
基づいて前記各パスの対応のパス長余裕度を求めるパス
長余裕度算出手段と、前記各ネットにそれぞれについ
て、それが属するパスのパス長余裕度の中の最小値をそ
のネット迂回長制限値とするネット迂回長制限値算出手
段と、該ネット迂回長制限値算出手段によって求められ
たネット迂回長制限値を守って大域的に配線の混雑度を
平準化するようにネットの概略配線経路を改良する改良
概略配線手段と、該改良概略配線手段で概略配線経路が
改良されたネットの改良前の概略配線経路の経路長と改
良後の概略配線経路の経路長との差分に基づいて前記概
略配線経路が改良されたネットを含むパスのパス長余裕
度を更新するパス長余裕度更新手段とを有していた（例
えば、特開平４−３０７６７２号公報）。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の配線処理装置では、各ネットに対応する余裕度
に基づいて配線の優先順序を決定し、該優先順序に従っ
て配線することにより、局部的な配線混雑に対する配線
の迂回を回避することは可能であるが、各ネットの配線
経路は、トータル配線長を短くするように配慮したもの
であり、ピンペアが多いネットにとって、必ずしも従来
の配線結果が最適なものとはいえない。

【０００６】ピンペアが多いネットにおける遅延制約ペ
アの配線経路に着目した場合、多くのファンクションブ
ロックを経由し、出力ピンから入力ピンまでのパスが迂
回するため、電気的制約違反が生じやすくなるという問
題点があった。

【０００７】本発明の目的は、遅延制約ペア間を最短で
配線する配線処理装置を提供することにある。

【０００８】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る配線処理装置は、情報入力手段と、制
約パス追跡手段と、配線経路分岐手段と、配線経路決定
手段とを有する配線処理装置であって、情報入力手段
は、ＬＳＩの接続を示す論理接続情報と、ＬＳＩが搭載
される基板のサイズを示す下地情報と、ＬＳＩのファン
クションブロックの配置を示す配置結果情報と、前記フ
ァンクションブロック間の始終点，経由点となる前記フ
ァンクションブロック名，ピン名のペアの記述を羅列し
た遅延制約情報とを入力するものであり、制約パス追跡
手段は、前記遅延制約情報を参照して、制約の対象とさ
れるファンクションブロックの出力ピンと次段ファンク
ションブロックピンからなる遅延制約ペアを含むネット
を抽出するものであり、配線経路分岐手段は、前記制約
パス追跡手段が抽出したネットに対し、出力ピンから直
接配線経路を分岐させる処理を行うものであり、配線経
路決定手段は、前記分岐した配線経路を次段ファンクシ
ョンブロックの入力ピンと接続するよう配線経路を決定
するものである。

【０００９】また前記配線経路決定手段は、前記遅延制
約ペアを含むネットのピンペアが２以上ある場合、分岐
した配線経路の一方で遅延制約ペアを接続し、また分岐
したもう一方の配線経路で前記遅延制約ペア以外のパス
を接続するように配線経路を決定するものである。

【００１０】

【作用】制約の対象とされるファンクションブロックの
出力ピンと次段ファンクションブロックの入力ピンとか
らなる遅延制約ペア（以下、遅延制約ペアという）を含
むネットのピンペアが２以上ある場合、出力ピンから直
接配線経路を分岐させ、分岐した配線経路の一方で遅延
制約ペアを接続し、また分岐したもう一方の配線経路で
前記遅延制約ペア以外のパスを接続するように配線経路
を決定する。

【００１１】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の一実施形態に
係る配線処理装置を示すブロック図である。

【００１２】図１において、本発明の一実施形態に係る
配線処理装置１は、制御手段２と、情報入力手段３と、
制約パス追跡手段４と、配線経路分岐手段５と、配線経
路決定手段６と、配線手段７とを有している。

【００１３】情報入力手段３は、キーボード等からなる
もので、本実施形態では論理接続情報８，下地情報９，
配置結果情報１０、および遅延制約情報１１の入力部と
なっている。ここに、論理接続情報８は、配線対象とな
る、例えばゲートアレイやＬＳＩ等の接続情報を示すも
のである。下地情報９は、搭載される基板のサイズを示
すものである。配置結果情報１０は、予め決定された図
３に示すファンクションブロックの配置を示すものであ
る。遅延制約情報１１は、前記論理接続情報８において
前記ファンクションブロック間の始終点および経由点と
なる前記ファンクションブロック名，入力ピン及び出力
ピン名のペアの記述を羅列したものである。

【００１４】制約パス追跡手段４は、前記遅延制約情報
１１を参照し、遅延制約ペアを含むネットのピンペアが
２以上ある場合、前記ネットを抽出する処理を行うよう
になっている。

【００１５】配線経路分岐手段５は、制約パス追跡手段
４が抽出したネットに対し、前記ネットの出力ピンから
直接配線経路を分岐させる処理を行うようになってい
る。

【００１６】配線経路決定手段６は、前記配線経路分岐
手段５により分岐した配線経路の一方で遅延制約ペアを
接続し、また分岐したもう一方の配線経路で前記遅延制
約ペア以外のパスを接続するように配線経路を決定する
ようになっている。配線手段７は、前記配線経路決定手
段６が定めた配線経路に従って、実際に各ネットの配線
を所定の配線格子に沿って行うようになっている。制御
手段１は、所定の処理手順から上記の各構成の動作をコ
ントロールする。

【００１７】次に、本実施形態の動作について説明す
る。

【００１８】ここでは、図２に示すようなファンクショ
ンブロック２１，２２，２３，２４，２５，２６，２７
およびネット２０１，２０２，２０３で構成される論理
接続情報についての配線処理を考える。

【００１９】この場合、論理接続情報８としては、前記
ファンクションブロック２１，２２，２３，２４，２
５，２６，２７および前記ネット２０１，２０２，２０
３からなる配線対象回路全体の接続情報が入力される。
下地情報９としては、前記配線対象回路が搭載されてい
る基板のサイズを示す下地情報が入力される。配線結果
情報１０としては、図３に示すような位置関係を表す情
報が入力される。さらに、前記ファンクションブロック
２１→２２→２３→のパスに電気的遅延制約があること
を示す遅延制約情報１１が入力される。

【００２０】上述したような論理接続情報８，下地情報
９，配線結果情報１０，遅延制約情報１１が情報入力手
段３から入力されると、それらの各情報を参照して制約
パス追跡手段４が制約パスの追跡処理を行う。

【００２１】制約パス追跡手段４においては、図２に示
すようなファンクションブロック同士の接続関係を有す
る論理接続情報８に対し、前記遅延制約情報１１に定義
されている電気的遅延制約があるパス、本実施形態にお
いては、ファンクションブロック２１→２２→２３→の
パスを追跡する処理を行う。その際、遅延制約ペアを含
むネット２０１，２０２，２０３に着目し、前記ネット
のピンペアが２以上の場合、本実施形態においては、ネ
ット２２をその抽出の対象とする。

【００２２】制約パス追跡手段４により抽出されたネッ
ト２０２は、図３に示す基板上において、配線経路分岐
手段５により、ネット２０２の出力となるファンクショ
ンブロック２２の出力ピンから直接配線経路を分岐させ
る処理を行い、配線経路決定手段６により、分岐した配
線経路の一方で遅延制約ペアであるファンクションブロ
ック２３の入力ピンと接続し、また分岐したもう一方の
配線経路で前記遅延制約ペア以外のファンクションブロ
ック２４，２５，２６の入力ピンを接続するよう配線経
路を決定する。

【００２３】その後、配線手段７によって、前記配線経
路決定手段６が定めた配線経路にしたがって実際に各ネ
ットの配線を所定の配線格子に沿って行う。

【００２４】前記配線手段７による配線結果にしたがっ
て、ネット２０２における遅延制約ペア間の遅延（ファ
ンクションブロック２２の出力ピンからファンクション
ブロック２３の入力ピンまで）を図３を参照して計算す
る。微細化によりセルの出力インピーダンスを無視する
と、遅延は下記式にて求められる。 遅延（Ｔ）＝抵抗（Ｒ）×容量（Ｃ）

【００２５】抵抗（Ｒ）は、図３に示すスケール１目盛
を配線の単位長とし、該単位長さ当りの抵抗をｒとする
と、ファンクションブロック２２からファンクションブ
ロック２３に至るパスの抵抗は、４ｒで表される。

【００２６】また、容量（Ｃ）は、π型で表される遅延
計算モデルに従い、該単位長あたりの容量をｃとする
と、２ｃで表される。

【００２７】よって、前記パスの遅延は、８ｒｃ＝４ｒ
×２ｃとなる。また、ネット２０２のトータル配線長
は、１２目盛分となっている。

【００２８】ここで、前述した実施形態に対する比較例
として、従来の配線処理方式によって配線した場合を図
４を参照して説明する。この比較例では、ネット２０２
のトータル配線長を短くしようと配線するため、制約遅
延ペア間のパスが他のファンクションブロック２５，２
６を経由して迂回している。前記パスの抵抗は８ｒ，容
量は４ｃで表され、遅延は、３２ｒｃ＝８ｒ×４ｃとな
る。また、ネット２０２のトータル配線長は１０目盛分
となっている。

【００２９】以上説明した遅延制約ペア間の遅延の比較
結果を表１に示す。

【００３０】

【表１】

【００３１】

【発明の効果】以上説明したように本発明によれば、遅
延制約情報に定義されているファンクションブロック間
を含むネットに対し、ファンクションブロックの出力ピ
ンから直接配線経路を分岐することにより、次段ファン
クションブロックの入力ピンまで配線が他のファンクシ
ョンブロックを迂回することなく、最短で配線でき、し
たがって前記ファンクションブロック間の遅延を小さく
することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る配線処理装置を示す
ブロック図である。

【図２】本発明の一実施形態における論理接続関係を示
すブロック図である。

【図３】本発明の配線処理装置による配線結果の一例を
示すブロック図である。

【図４】従来の配線処理装置による配線結果の一例を示
すブロック図である。

【符号の説明】

１ 配線処理装置 ２ 制御手段 ３ 情報入力手段 ４ 制約パス追跡手段 ５ 配線経路分岐手段 ６ 配線経路決定手段 ７ 配線手段 ８ 論理接続情報 ９ 下地情報 １０ 配線結果情報 １１ 遅延制約情報 ２１，２２，２３，２４，２５，２６，２７ ファンク
ションブロック ２０１，２０２，２０３ ネット

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 情報入力手段と、制約パス追跡手段と、
   配線経路分岐手段と、配線経路決定手段とを有する配線
   処理装置であって、 情報入力手段は、ＬＳＩの接続を示す論理接続情報と、
   ＬＳＩが搭載される基板のサイズを示す下地情報と、Ｌ
   ＳＩのファンクションブロックの配置を示す配置結果情
   報と、前記ファンクションブロック間の始終点，経由点
   となる前記ファンクションブロック名，ピン名のペアの
   記述を羅列した遅延制約情報とを入力するものであり、 制約パス追跡手段は、前記遅延制約情報を参照して、制
   約の対象とされるファンクションブロックの出力ピンと
   次段ファンクションブロックピンからなる遅延制約ペア
   を含むネットを抽出するものであり、 配線経路分岐手段は、前記制約パス追跡手段が抽出した
   ネットに対し、出力ピンから直接配線経路を分岐させる
   処理を行うものであり、 配線経路決定手段は、前記分岐した配線経路を次段ファ
   ンクションブロックの入力ピンと接続するよう配線経路
   を決定するものであることを特徴とする配線処理装置。
2. 【請求項２】 前記配線経路決定手段は、前記遅延制約
   ペアを含むネットのピンペアが２以上ある場合、分岐し
   た配線経路の一方で遅延制約ペアを接続し、また分岐し
   たもう一方の配線経路で前記遅延制約ペア以外のパスを
   接続するように配線経路を決定するものであることを特
   徴とする請求項１に記載の配線処理装置。