JP2877071B2 - 遅延エラー改善方式 - Google Patents
遅延エラー改善方式Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- G06F30/32—Circuit design at the digital level
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- General Physics & Mathematics (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、遅延エラー改善方
式に関し、特にＬＳＩやプリント基板の回路レイアウト
の遅延エラー改善方式に関する。
式に関し、特にＬＳＩやプリント基板の回路レイアウト
の遅延エラー改善方式に関する。
【０００２】
【従来の技術】従来、この種の遅延エラー改善方式は、
ＬＳＩやプリント基板のレイアウトにおいて、遅延制限
を満たさないパスの遅延性能を改善するために用いられ
ている。
ＬＳＩやプリント基板のレイアウトにおいて、遅延制限
を満たさないパスの遅延性能を改善するために用いられ
ている。
【０００３】なお、従来技術としては、例えば特開平６
−１４０５１４号公報、及び文献（石岡尚、村方正美、
室伏眞佐子、「タイミング最新化ＥＣＯの実験と評
価」、６−８５、６−８６（論文番号７Ｋ−８）、社団
法人情報処理学会、第４５回（平成４年後期）全国大会
論文集）等の記載が参照される。
−１４０５１４号公報、及び文献（石岡尚、村方正美、
室伏眞佐子、「タイミング最新化ＥＣＯの実験と評
価」、６−８５、６−８６（論文番号７Ｋ−８）、社団
法人情報処理学会、第４５回（平成４年後期）全国大会
論文集）等の記載が参照される。
【０００４】従来の方式においては、配置処理の後に仮
想配線長（確定した配線ではなく、あくまで仮に定めて
配線の長さ）または実配線長（経路まで確定した配線）
をもとに遅延値を算出して、クリティカルパス（遅延性
能が要求値を満たさない、又は要求値に近いパス）を抽
出し、クリティカルパス上に存在する回路セル（単に
「セル」ともいう）を、同じ機能を持ち遅延性能の異な
るセルに置き換えて、論理接続情報を変更し、その後に
配置配線処理をやり直すことによって、クリティカルパ
スの遅延性能を改善する手法が用いられいる。
想配線長（確定した配線ではなく、あくまで仮に定めて
配線の長さ）または実配線長（経路まで確定した配線）
をもとに遅延値を算出して、クリティカルパス（遅延性
能が要求値を満たさない、又は要求値に近いパス）を抽
出し、クリティカルパス上に存在する回路セル（単に
「セル」ともいう）を、同じ機能を持ち遅延性能の異な
るセルに置き換えて、論理接続情報を変更し、その後に
配置配線処理をやり直すことによって、クリティカルパ
スの遅延性能を改善する手法が用いられいる。
【０００５】また、遅延時間が大きくてセルの置き換え
だけでは遅延性能を満たすことが困難である場合には、
アーキテクチュアの設計にまで戻って遅延性能を改善す
る手法も取られている。
だけでは遅延性能を満たすことが困難である場合には、
アーキテクチュアの設計にまで戻って遅延性能を改善す
る手法も取られている。
【０００６】
【発明が解決しようとする課題】上記した従来の方式に
おいては、本来セルの置き換えだけで遅延性能が改善で
きる場合でも、遅延性能が改善されない可能性が存在す
るという問題点を有している。
おいては、本来セルの置き換えだけで遅延性能が改善で
きる場合でも、遅延性能が改善されない可能性が存在す
るという問題点を有している。
【０００７】これは、遅延性能の異なるセルに変更した
後、全ての配置配線処理を最初からやり直しており、配
置位置及び配線長がセル変更前と同一である保証がない
からである。
後、全ての配置配線処理を最初からやり直しており、配
置位置及び配線長がセル変更前と同一である保証がない
からである。
【０００８】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、配置配線後の配置位置
及び配線経路を継承して遅延性能を確実に改善する方式
及び方法を提供することにある。
れたものであって、その目的は、配置配線後の配置位置
及び配線経路を継承して遅延性能を確実に改善する方式
及び方法を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、回路レイアウト後に遅延性能を改善する
遅延エラー改善方式であって、配線処理後の実配線情報
を用いて遅延解析を行う手段と、クリティカルパス上の
回路セルを遅延性能の異なる別の回路セルに置き換えて
配置位置を変更する手段と、置き換えた回路セルに重な
る回路セルの配置位置を変更する手段と、これらの回路
セルの端子に繋がる配線について、配線全てを引き剥が
さずに回路セルの属する部分配線領域内で配線の引き剥
がし及び再配線を行う手段と、を含み、回路セル変更前
の配置位置及び配線経路を可及的に継承して遅延性能の
改善を行うことを特徴とする。
め、本発明は、回路レイアウト後に遅延性能を改善する
遅延エラー改善方式であって、配線処理後の実配線情報
を用いて遅延解析を行う手段と、クリティカルパス上の
回路セルを遅延性能の異なる別の回路セルに置き換えて
配置位置を変更する手段と、置き換えた回路セルに重な
る回路セルの配置位置を変更する手段と、これらの回路
セルの端子に繋がる配線について、配線全てを引き剥が
さずに回路セルの属する部分配線領域内で配線の引き剥
がし及び再配線を行う手段と、を含み、回路セル変更前
の配置位置及び配線経路を可及的に継承して遅延性能の
改善を行うことを特徴とする。
【００１０】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の実施の形
態の構成を示すブロック図である。図１を参照すると、
本発明の実施の形態は、配線処理後の実配線情報を用い
て遅延解析を行う回路遅延時間算出手段６と、回路遅延
時間算出手段６によって算出された全パスについてクリ
ティカルパスを抽出するクリティカルパス抽出手段７
と、クリティカルパス内のセルを抽出するクリティカル
パス内セル抽出手段８と、パスの遅延性能を上げること
が可能なセルが存在すれば、当該セルを交換対象セルと
して抽出する交換セル抽出手段９と、クリティカルパス
上の回路セルを遅延性能の異なる別の回路セルに置き換
えて配置位置を変更するセル交換手段１０と、置き換え
たセルに重なるセルの配置位置を変更する重なりほぐし
手段１１と、それらセルの端子に繋がる配線を、部分配
線領域内で配線の引きはがし及び再配線を行う部分再配
線手段１２と、を含んでいる。
を参照して以下に説明する。図１は、本発明の実施の形
態の構成を示すブロック図である。図１を参照すると、
本発明の実施の形態は、配線処理後の実配線情報を用い
て遅延解析を行う回路遅延時間算出手段６と、回路遅延
時間算出手段６によって算出された全パスについてクリ
ティカルパスを抽出するクリティカルパス抽出手段７
と、クリティカルパス内のセルを抽出するクリティカル
パス内セル抽出手段８と、パスの遅延性能を上げること
が可能なセルが存在すれば、当該セルを交換対象セルと
して抽出する交換セル抽出手段９と、クリティカルパス
上の回路セルを遅延性能の異なる別の回路セルに置き換
えて配置位置を変更するセル交換手段１０と、置き換え
たセルに重なるセルの配置位置を変更する重なりほぐし
手段１１と、それらセルの端子に繋がる配線を、部分配
線領域内で配線の引きはがし及び再配線を行う部分再配
線手段１２と、を含んでいる。
【００１１】本発明の実施の形態においては、遅延改善
処理の際に、セルの交換による配置変更を最初からやり
直すのではなく、交換したセル及び交換によって重なり
が生ずるセルにのみ行い、他のセルの配置位置の移動を
防いでいる。さらに、移動したセルの端子に繋がる配線
の再配線を部分配線領域単位で行い、移動しないセルの
配線及び修正を行った部分配線領域以外の配線を保存す
る事により、実配線長の変更を抑えてクリティカルパス
の遅延を改善する。
処理の際に、セルの交換による配置変更を最初からやり
直すのではなく、交換したセル及び交換によって重なり
が生ずるセルにのみ行い、他のセルの配置位置の移動を
防いでいる。さらに、移動したセルの端子に繋がる配線
の再配線を部分配線領域単位で行い、移動しないセルの
配線及び修正を行った部分配線領域以外の配線を保存す
る事により、実配線長の変更を抑えてクリティカルパス
の遅延を改善する。
【００１２】上記した本発明の実施の形態を以下に更に
詳細に説明すべく、本発明の実施例を以下に説明する。
詳細に説明すべく、本発明の実施例を以下に説明する。
【００１３】図１を参照して、論理回路情報記憶手段１
は論理回路の接続情報を記憶し、配置配線情報記憶手段
２は回路の配置配線後のレイアウトを記憶する。遅延計
算規則記憶手段３は回路遅延時間の算出に必要なパラメ
ータを記憶し、遅延制限値記憶手段４は回路の遅延制限
値を記憶している。
は論理回路の接続情報を記憶し、配置配線情報記憶手段
２は回路の配置配線後のレイアウトを記憶する。遅延計
算規則記憶手段３は回路遅延時間の算出に必要なパラメ
ータを記憶し、遅延制限値記憶手段４は回路の遅延制限
値を記憶している。
【００１４】遅延性能改善用セル記憶手段５は、あるセ
ルと同一の機能で、遅延性能の異なるセルの組合せを記
憶している。
ルと同一の機能で、遅延性能の異なるセルの組合せを記
憶している。
【００１５】回路遅延時間算出手段６は、論理接続情
報、配置配線情報、及び遅延計算規則をもとに、実配線
長を用いて回路の遅延時間算出を行う。また回路遅延時
間算出手段６は、全パス又は特定パスについての遅延時
間算出を行う。
報、配置配線情報、及び遅延計算規則をもとに、実配線
長を用いて回路の遅延時間算出を行う。また回路遅延時
間算出手段６は、全パス又は特定パスについての遅延時
間算出を行う。
【００１６】クリティカルパス抽出手段７は、回路遅延
時間算出手段６によって算出された全パスについての回
路遅延時間、論理接続情報、及び遅延制限値をもとにし
て遅延制限値を満たさない信号パスをクリティカルパス
として抽出する。
時間算出手段６によって算出された全パスについての回
路遅延時間、論理接続情報、及び遅延制限値をもとにし
て遅延制限値を満たさない信号パスをクリティカルパス
として抽出する。
【００１７】クリティカルパス内セル抽出手段８は、ク
リティカルパス抽出手段７によって抽出されたクリティ
カルパス毎にパス内のセルを抽出する。
リティカルパス抽出手段７によって抽出されたクリティ
カルパス毎にパス内のセルを抽出する。
【００１８】交換セル抽出手段９は、クリティカルパス
内セル抽出手段８によって抽出されたセルが、遅延改善
用セルの中に含まれているか否かを検索し、当該セルが
遅延改善用セルの中に含まれ、且つその中にパスの遅延
性能を上げることが可能なセルが存在すれば、当該セル
を交換対象セルとする。
内セル抽出手段８によって抽出されたセルが、遅延改善
用セルの中に含まれているか否かを検索し、当該セルが
遅延改善用セルの中に含まれ、且つその中にパスの遅延
性能を上げることが可能なセルが存在すれば、当該セル
を交換対象セルとする。
【００１９】セル交換手段１０は、交換セル抽出手段９
によって抽出された交換対象セルと遅延改善用セルを入
れ換えて論理接続情報を更新し、さらに交換対象セルが
配置されていた位置に、遅延改善用セルを置き直して、
配置配線情報を変更する。
によって抽出された交換対象セルと遅延改善用セルを入
れ換えて論理接続情報を更新し、さらに交換対象セルが
配置されていた位置に、遅延改善用セルを置き直して、
配置配線情報を変更する。
【００２０】重なりほぐし手段１１は、セル交換手段１
０での配置配線情報の変更において、遅延を改善するセ
ルの交換により、他のセルとの重なりが生じる場合は、
重なりが起こらない位置に、他のセルの配置位置を変更
し、配置配線情報を更新する。
０での配置配線情報の変更において、遅延を改善するセ
ルの交換により、他のセルとの重なりが生じる場合は、
重なりが起こらない位置に、他のセルの配置位置を変更
し、配置配線情報を更新する。
【００２１】部分再配線手段１２は、セル交換手段１０
により置き換えられたセル及び重なりほぐし手段１１で
配置位置が変更されたセルの端子に繋がる配線につい
て、部分配線領域単位で配線の引きはがし及び再配線を
行い、配置配線情報を更新する。
により置き換えられたセル及び重なりほぐし手段１１で
配置位置が変更されたセルの端子に繋がる配線につい
て、部分配線領域単位で配線の引きはがし及び再配線を
行い、配置配線情報を更新する。
【００２２】この重なりほぐし手段１１と部分再配線手
段１２について、図２〜図９を参考に以下に説明する。
段１２について、図２〜図９を参考に以下に説明する。
【００２３】ＬＳＩの配線経路の決定においては、まず
配線領域に縦横の境界線を引き、境界線で区切られた部
分配線領域（以下「チャネル」という）を定義する。
配線領域に縦横の境界線を引き、境界線で区切られた部
分配線領域（以下「チャネル」という）を定義する。
【００２４】各セル間の配線を行う場合、セルの端子か
ら端子までいきなり配線経路を決定するのではなく、一
旦全ての配線について、まずどのチャネルを通すかだけ
を決定する操作（概略配線処理）を行い、その後、個々
のチャネル単位で詳細な配線経路を決定する操作（詳細
配線処理）を行う手法が広く用いられている。概略配線
処理と詳細配線処理等については、例えば刊行物（樹下
行三著、「論理回路のＣＡＤ」、情報処理学会、昭和５
６年３月２０日発行、第４９頁）等が参照される。
ら端子までいきなり配線経路を決定するのではなく、一
旦全ての配線について、まずどのチャネルを通すかだけ
を決定する操作（概略配線処理）を行い、その後、個々
のチャネル単位で詳細な配線経路を決定する操作（詳細
配線処理）を行う手法が広く用いられている。概略配線
処理と詳細配線処理等については、例えば刊行物（樹下
行三著、「論理回路のＣＡＤ」、情報処理学会、昭和５
６年３月２０日発行、第４９頁）等が参照される。
【００２５】図２〜図９を参照して、本発明の実施例の
動作を重なりほぐし処理と部分再配線処理について具体
的に説明する。
動作を重なりほぐし処理と部分再配線処理について具体
的に説明する。
【００２６】図２は、単一層ＬＳＩにおける詳細配線後
の配置配線図の一部分を表しており、図２に示した配置
配線情報は、配置配線情報記憶手段２に記憶されてい
る。
の配置配線図の一部分を表しており、図２に示した配置
配線情報は、配置配線情報記憶手段２に記憶されてい
る。
【００２７】図２に示すように、チャネル境界線１６、
１７、１８、１９で区切られたチャネル５０の中にセル
２０、２１、２２が配置されている。実端子２３、２
４、２５、２６、２７、２８、２９、３０はセル２０、
２１、２２の端子である。仮想端子３１、３２、３３、
３４、３５、３６、３７、３８、３９、４０は概略配線
処理において、ネットの概略配線がチャネル境界線を通
過する場合にチャネル境界上に設定される。
１７、１８、１９で区切られたチャネル５０の中にセル
２０、２１、２２が配置されている。実端子２３、２
４、２５、２６、２７、２８、２９、３０はセル２０、
２１、２２の端子である。仮想端子３１、３２、３３、
３４、３５、３６、３７、３８、３９、４０は概略配線
処理において、ネットの概略配線がチャネル境界線を通
過する場合にチャネル境界上に設定される。
【００２８】チャネル間を通過する概略配線は仮想端子
によって各チャネル内の配線として分割され、各チャネ
ル単位で分割された概略配線について詳細配線処理が行
われる。
によって各チャネル内の配線として分割され、各チャネ
ル単位で分割された概略配線について詳細配線処理が行
われる。
【００２９】配線４１、４２、４３、４４、４５、４
６、４７、４８、４９は仮想端子から実端子及び他の仮
想端子までの実配線（形状まで決定した配線）であり、
詳細配線処理後に決定される。
６、４７、４８、４９は仮想端子から実端子及び他の仮
想端子までの実配線（形状まで決定した配線）であり、
詳細配線処理後に決定される。
【００３０】ここで、交換セル抽出手段９によって選択
されたセル２１と、遅延改善セル５１を交換するものと
する。
されたセル２１と、遅延改善セル５１を交換するものと
する。
【００３１】図３に示すように、それまで交換対象セル
２１が配置されていた位置に、遅延改善セル５１を配置
しようとすると、遅延改善セル５１とセル２２との間、
及び遅延改善セル５１と配線４１との間に重なりが生ず
る。
２１が配置されていた位置に、遅延改善セル５１を配置
しようとすると、遅延改善セル５１とセル２２との間、
及び遅延改善セル５１と配線４１との間に重なりが生ず
る。
【００３２】このような場合において、重なりほぐし手
段１１は、図４に示すように、セル２２を、セル５１と
は重ならない場所に移動する。
段１１は、図４に示すように、セル２２を、セル５１と
は重ならない場所に移動する。
【００３３】その際、移動したセルが、また別のセルと
重なってしまうような場合には、さらに別のセルを移動
する。
重なってしまうような場合には、さらに別のセルを移動
する。
【００３４】移動については、配置した遅延改善セルや
既に移動対象となったセルに重ならないように行い、セ
ル２１と移動したセル２２に繋っていた配線４１、４
３、４４、４５、４６、４７、４８を図４に示すように
引きはがす。
既に移動対象となったセルに重ならないように行い、セ
ル２１と移動したセル２２に繋っていた配線４１、４
３、４４、４５、４６、４７、４８を図４に示すように
引きはがす。
【００３５】部分再配線手段１２は、重なりほぐし手段
１１によって引きはがした配線４１、４３、４４、４
５、４６、４７、４８を図５に示すように、配線５５、
５６、５７、５８、５９、６０、６１として再配線す
る。
１１によって引きはがした配線４１、４３、４４、４
５、４６、４７、４８を図５に示すように、配線５５、
５６、５７、５８、５９、６０、６１として再配線す
る。
【００３６】チャネル外の配線及びセルの交換によって
移動しない他のセルに繋がる配線はそのまま保存され
る。
移動しない他のセルに繋がる配線はそのまま保存され
る。
【００３７】このようにセル交換又は重なりほぐしによ
って、交換対象セルの実端子や移動したセルの実端子が
それまで置かれていたチャネル領域を越えてしまうよう
な場合は、上記処理に加える処理として、チャネル境界
線上に存在する仮想端子の追加、削除を行い、越えた先
のチャネル内について配線の引きはがしと再配線を行
う。
って、交換対象セルの実端子や移動したセルの実端子が
それまで置かれていたチャネル領域を越えてしまうよう
な場合は、上記処理に加える処理として、チャネル境界
線上に存在する仮想端子の追加、削除を行い、越えた先
のチャネル内について配線の引きはがしと再配線を行
う。
【００３８】次に、図６に示すように、遅延改善セル６
７が配置されることにより、セル６８との重なりが生じ
てセル６８がチャネル６５からチャネル６６に移動する
場合を例として説明する。
７が配置されることにより、セル６８との重なりが生じ
てセル６８がチャネル６５からチャネル６６に移動する
場合を例として説明する。
【００３９】重なりによって、図６に示したような移動
がされる場合には、図７に示すように、それまでセル６
８の実端子７１、７２、７３に繋がっていた配線７７、
７８、７９を削除し、チャネル６５、６６の境界線であ
るチャネル境界線６３上に存在していて配線７８、７９
に接続していた仮想端子７５、７６も削除する。さらに
仮想端子７５、７６につながっていたチャネル６６内の
配線８１、８２も削除する。
がされる場合には、図７に示すように、それまでセル６
８の実端子７１、７２、７３に繋がっていた配線７７、
７８、７９を削除し、チャネル６５、６６の境界線であ
るチャネル境界線６３上に存在していて配線７８、７９
に接続していた仮想端子７５、７６も削除する。さらに
仮想端子７５、７６につながっていたチャネル６６内の
配線８１、８２も削除する。
【００４０】図８に示すように、セル６８の実端子７
１、７２、７３について再配線しようとすると、実端子
７１に接続するべき配線はチャネル境界線６３を通過す
る。この場合、図９に示すように、チャネル境界線上の
配線が通過する位置に仮想端子８３を新たに追加し、チ
ャネル境界線６３を通過する配線についてチャネル毎に
分割する。
１、７２、７３について再配線しようとすると、実端子
７１に接続するべき配線はチャネル境界線６３を通過す
る。この場合、図９に示すように、チャネル境界線上の
配線が通過する位置に仮想端子８３を新たに追加し、チ
ャネル境界線６３を通過する配線についてチャネル毎に
分割する。
【００４１】次に、チャネル毎に分割された配線につい
て再配線を行い、チャネル６５内で配線８６を仮想端子
８３まで配線する。チャネル６６内で仮想端子８３から
実端子７１まで配線８７を再配線して、配線８８、８９
をそれぞれ実端子７２、７３に接続するように再配線す
る。
て再配線を行い、チャネル６５内で配線８６を仮想端子
８３まで配線する。チャネル６６内で仮想端子８３から
実端子７１まで配線８７を再配線して、配線８８、８９
をそれぞれ実端子７２、７３に接続するように再配線す
る。
【００４２】以上の規則に従って、重なりが生じないよ
うに交換した遅延改善用セルが配置され、交換したセル
及び交換によって移動したセルのみについて再配線が行
われる。
うに交換した遅延改善用セルが配置され、交換したセル
及び交換によって移動したセルのみについて再配線が行
われる。
【００４３】次に、再び図１を参照して、回路遅延時間
算出手段６により、交換したセル上のパスについてパス
遅延の再計算を行う。再計算した結果、そのパスが遅延
制限値を満たす場合は改善パス表示手段１３により信号
パスと遅延値の表示を行う。遅延制限値を満たさない場
合には、前述のクリティカルパス内セル抽出手段８で抽
出されたセルの内、まだ置き換えの対象となっていない
クリティカルパス内セルに対して、上記した各手段９〜
１２の処理を繰り返えす。
算出手段６により、交換したセル上のパスについてパス
遅延の再計算を行う。再計算した結果、そのパスが遅延
制限値を満たす場合は改善パス表示手段１３により信号
パスと遅延値の表示を行う。遅延制限値を満たさない場
合には、前述のクリティカルパス内セル抽出手段８で抽
出されたセルの内、まだ置き換えの対象となっていない
クリティカルパス内セルに対して、上記した各手段９〜
１２の処理を繰り返えす。
【００４４】それでもバス遅延値が遅延制限値を満たさ
ない場合には、改善見達パス表示手段１４により、パス
名と遅延値を表示する。上記６、８〜１４の手段の全て
のクリティカルパスについて行なわれる。制御手段１５
は上述したこれ等全ての手段１〜１４を制御するもので
ある。
ない場合には、改善見達パス表示手段１４により、パス
名と遅延値を表示する。上記６、８〜１４の手段の全て
のクリティカルパスについて行なわれる。制御手段１５
は上述したこれ等全ての手段１〜１４を制御するもので
ある。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
セル交換による遅延性能の改善を保証し、クリティカル
パスの遅延を確実に改善するという効果を有する。
セル交換による遅延性能の改善を保証し、クリティカル
パスの遅延を確実に改善するという効果を有する。
【００４６】これは、本発明においては、遅延改善処理
において、セルの交換により行う配置変更を、最初から
やり直すのではなく、交換したセル及び交換によって影
響されるセルにのみ行い、他のセルの配置位置の移動を
防いでいるからである。さらに、本発明においては、移
動したセルの端子に繋がる配線の再配線を、部分配線領
域単位で行い、移動しないセルの配線及び修正を行った
部分配線領域以外の配線を保存しているからである。
において、セルの交換により行う配置変更を、最初から
やり直すのではなく、交換したセル及び交換によって影
響されるセルにのみ行い、他のセルの配置位置の移動を
防いでいるからである。さらに、本発明においては、移
動したセルの端子に繋がる配線の再配線を、部分配線領
域単位で行い、移動しないセルの配線及び修正を行った
部分配線領域以外の配線を保存しているからである。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の実施例を説明するための図であり、単
一層ＬＳＩにおける回路の詳細配線後の配置配線状態を
表す図である。
一層ＬＳＩにおける回路の詳細配線後の配置配線状態を
表す図である。
【図３】本発明の実施例を説明するための図であり、図
２についてセル交換手段を適用した場合の配置配線図で
ある。
２についてセル交換手段を適用した場合の配置配線図で
ある。
【図４】本発明の実施例を説明するための図であり、図
３について重なりほぐし手段を適用した場合の配置配線
図である。
３について重なりほぐし手段を適用した場合の配置配線
図である。
【図５】本発明の実施例を説明するための図であり、図
４について部分再配線手段を適用した場合の配置配線図
である。
４について部分再配線手段を適用した場合の配置配線図
である。
【図６】本発明の実施例を説明するための図であり、単
一層ＬＳＩにおける詳細配線後の回路について、セル交
換手段を適用した別の例を示す回路の配線図である。
一層ＬＳＩにおける詳細配線後の回路について、セル交
換手段を適用した別の例を示す回路の配線図である。
【図７】本発明の実施例を説明するための図であり、図
６について重なりほぐし手段を適用した場合の配置配線
図である。
６について重なりほぐし手段を適用した場合の配置配線
図である。
【図８】本発明の実施例を説明するための図であり、図
６について重なりほぐし手段を適用した場合の配置配線
図である。
６について重なりほぐし手段を適用した場合の配置配線
図である。
【図９】本発明の実施例を説明するための図であり、図
８について部分再配線手段を適用した場合の配置配線図
である。
８について部分再配線手段を適用した場合の配置配線図
である。
１ 論理回路情報記憶手段１ ２ 配置配線情報記憶手段 ３ 遅延計算規則記憶手段 ４ 遅延制限値記憶手段 ５ 遅延性能改善用セル記憶手段 ６ 回路遅延時間算出手段 ７ クリティカルパス抽出手段 ８ クリティカルパス内セル抽出手段 ９ 交換セル抽出手段 １０ セル交換手段 １１ 重なりほぐし手段 １２ 部分再配線手段 １３ 改善パス表示手段 １４ 改善見達パス表示手段 １６〜１９ チャネル境界線 ２０〜２２ セル ２３〜３０ 実端子 ３１〜４０ 仮想端子 ５０ チャネル ４１〜４９ 仮想端子から実端子及び他の仮想端子まで
の実配線
の実配線
Claims (2)
- 【請求項１】回路レイアウト後に遅延性能を改善する遅
延エラー改善方式であって、 配線処理後の実配線情報を用いて遅延解析を行う手段
と、 クリティカルパス上の回路セルを遅延性能の異なる別の
回路セルに置き換えて配置位置を変更する手段と、 置き換えた回路セルに重なる回路セルの配置位置を変更
する手段と、 これらの回路セルの端子に繋がる配線について、配線全
てを引き剥がさずに回路セルの属する部分配線領域内で
配線の引き剥がし及び再配線を行う手段と、 を含み、回路セル変更前の 配置位置及び配線経路を可及的に継承
して遅延性能の改善を行うことを特徴とする遅延エラー
改善方式。 - 【請求項２】回路レイアウト後に遅延改善処理方法にお
いて、 クリティカルパス上のセルを、該パスの遅延性能を上げ
ることが可能な別のセルと交換して遅延改善を行う際
に、交換したセル及び交換によって重なりが生ずるセル
のみについて配置位置の移動を行い、その他セルの配置
位置の移動を防ぎ、且つ、 前記移動したセルの端子に繋がる配線の再配線を、該配
線全てを引き剥がさずに移動したセルの端子が属する部
分配線領域内で行い、前記移動しないセルの配線及び修
正を行った部分配線領域以外の配線を保存することによ
り、セル交換前のレイアウト結果を可及的に保存し、実
配線長の変更量を抑えてクリティカルパスの遅延時間の
改善を行うようにしたことを特徴とする遅延エラー改善
方法。
Priority Applications (2)
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|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115537A JP2877071B2 (ja) | 1996-04-12 | 1996-04-12 | 遅延エラー改善方式 |
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Family
ID=14664994
Family Applications (1)
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|---|---|---|---|
| JP8115537A Expired - Fee Related JP2877071B2 (ja) | 1996-04-12 | 1996-04-12 | 遅延エラー改善方式 |
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-
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-
1997
- 1997-04-14 US US08/834,160 patent/US6209121B1/en not_active Expired - Fee Related
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