JPH0512382A - 配線処理方式 - Google Patents
配線処理方式Info
- Publication number
- JPH0512382A JPH0512382A JP3164838A JP16483891A JPH0512382A JP H0512382 A JPH0512382 A JP H0512382A JP 3164838 A JP3164838 A JP 3164838A JP 16483891 A JP16483891 A JP 16483891A JP H0512382 A JPH0512382 A JP H0512382A
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- JP
- Japan
- Prior art keywords
- wiring
- area
- terminals
- unwired
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】未配線の修正に参照する配線領域を減少させる
ことにより配線工数の削減をはかる。 【構成】ＬＳＩ及びプリント配線基板上の端子間の未配
線を抽出し、未配線の端子を囲む最小矩形の面積Ｓ0 を
算出する。また、これらの配線状態を記憶する。次に、
配線の障害となる既配線を抽出し除去する。抽出した未
配線及び除去した前記既配線について配線する。除去し
た既配線のうち、配線に失敗した新たな未配線の端子を
囲む最小矩形の面積の総和Ｓを算出する。そして、面積
の総和Ｓと面積Ｓ0 とを比較し、除去する配線状態を採
用するか否かを判断する。また、この結果に基づいて配
線状態を既配線の除去前の状態に戻す。これにより、未
配線の修正の際に参照する配線領域を減少させる。
ことにより配線工数の削減をはかる。 【構成】ＬＳＩ及びプリント配線基板上の端子間の未配
線を抽出し、未配線の端子を囲む最小矩形の面積Ｓ0 を
算出する。また、これらの配線状態を記憶する。次に、
配線の障害となる既配線を抽出し除去する。抽出した未
配線及び除去した前記既配線について配線する。除去し
た既配線のうち、配線に失敗した新たな未配線の端子を
囲む最小矩形の面積の総和Ｓを算出する。そして、面積
の総和Ｓと面積Ｓ0 とを比較し、除去する配線状態を採
用するか否かを判断する。また、この結果に基づいて配
線状態を既配線の除去前の状態に戻す。これにより、未
配線の修正の際に参照する配線領域を減少させる。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ及びプリンタ基板
の配線処理方式に関する。
の配線処理方式に関する。
【０００２】
【従来の技術】従来の配線方式では、未配線本数を最小
にすることを目的とした配線処理を行い、残った未配線
に対しては人手による修正を行っている。
にすることを目的とした配線処理を行い、残った未配線
に対しては人手による修正を行っている。
【０００３】また、従来の配線処理には、既配線の箇所
を引き剥して取り除き再び配線処理を行うことがある
が、これについても、引き剥がし前後で未配線本数を比
較し、もしも未配本数が増加した場合は、再配線が失敗
したものとして、引きはがし前の状態に戻している。
を引き剥して取り除き再び配線処理を行うことがある
が、これについても、引き剥がし前後で未配線本数を比
較し、もしも未配本数が増加した場合は、再配線が失敗
したものとして、引きはがし前の状態に戻している。
【０００４】なお、公知の参考文献として、「論理装置
のＣＡＤ」，情報処理学会、及び「リップアップルータ
の一手法」，情報処理学会第３６回（昭和６３年前期）
全国大会等がある。
のＣＡＤ」，情報処理学会、及び「リップアップルータ
の一手法」，情報処理学会第３６回（昭和６３年前期）
全国大会等がある。
【０００５】
【発明が解決しようとする課題】従来の配線方式では、
未配線本数を最小とすることを目的として配線処理を行
っているため、残った未配線の中には、端子間の距離が
非常に長いものが含まれる場合がある。特に、近年のＬ
ＳＩ，及びプリント基板の大規模化の傾向に伴い、この
ような未配線が発生する割合は高くなっている。
未配線本数を最小とすることを目的として配線処理を行
っているため、残った未配線の中には、端子間の距離が
非常に長いものが含まれる場合がある。特に、近年のＬ
ＳＩ，及びプリント基板の大規模化の傾向に伴い、この
ような未配線が発生する割合は高くなっている。
【０００６】未配線修正を行う場合には、少なくとも、
未配線の端子で囲まれる最小矩形の範囲内の配線領域を
参照する必要があり、したがって、端子間の距離の長い
未配線の修正では、非常に広範囲の配線領域を参照しな
ければならない。さらに、未配線の箇所を配線するため
に配線経路の移動が必要な既配線数も、参照する配線領
域に比例して増加するため、未配線修正に必要な工数が
多大となるという欠点がある。
未配線の端子で囲まれる最小矩形の範囲内の配線領域を
参照する必要があり、したがって、端子間の距離の長い
未配線の修正では、非常に広範囲の配線領域を参照しな
ければならない。さらに、未配線の箇所を配線するため
に配線経路の移動が必要な既配線数も、参照する配線領
域に比例して増加するため、未配線修正に必要な工数が
多大となるという欠点がある。
【０００７】
【課題を解決するための手段】本発明は、ＬＳＩ及びプ
リント配線基板上の所定の端子間の配線を行う配線処理
システムであって、前記所定の端子間の未配線を抽出す
る抽出手段と、前記未配線の端子を囲む最小矩形の面積
を算出する第１の面積算出手段と、前記ＬＳＩ及びプリ
ント配線基板上の配線状態を記憶する配線記憶手段と、
配線の障害となる既配線を抽出し、かつこれを除去する
配線除去手段と、抽出した前記未配線及び除去した前記
既配線について配線する配線手段と、前記除去した既配
線のうち、前記配線手段による配線処理において、配線
に失敗した新たな未配線の端子を囲む最小矩形の面積の
総和を算出する第２の面積算出手段と、この第２の面積
算出手段が算出した前記最小矩形の面積の総和と前記第
１の面積算出手段が算出した前記最小矩形の面積とを比
較し、前記配線除去手段により除去する配線状態を採用
するか否かを判断する面積比較手段と、この面積比較手
段の結果に基づいて配線状態を前記既配線の除去前の状
態に戻す除去前再現手段とを含んで構成される。
リント配線基板上の所定の端子間の配線を行う配線処理
システムであって、前記所定の端子間の未配線を抽出す
る抽出手段と、前記未配線の端子を囲む最小矩形の面積
を算出する第１の面積算出手段と、前記ＬＳＩ及びプリ
ント配線基板上の配線状態を記憶する配線記憶手段と、
配線の障害となる既配線を抽出し、かつこれを除去する
配線除去手段と、抽出した前記未配線及び除去した前記
既配線について配線する配線手段と、前記除去した既配
線のうち、前記配線手段による配線処理において、配線
に失敗した新たな未配線の端子を囲む最小矩形の面積の
総和を算出する第２の面積算出手段と、この第２の面積
算出手段が算出した前記最小矩形の面積の総和と前記第
１の面積算出手段が算出した前記最小矩形の面積とを比
較し、前記配線除去手段により除去する配線状態を採用
するか否かを判断する面積比較手段と、この面積比較手
段の結果に基づいて配線状態を前記既配線の除去前の状
態に戻す除去前再現手段とを含んで構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１に本発明の一実施例による処理を示す
流れ図である。
流れ図である。
【００１０】まず、処理ボックス１０１では、対象とな
るＬＳＩやプリント基板の全配線の中から未配線を抽出
する。
るＬＳＩやプリント基板の全配線の中から未配線を抽出
する。
【００１１】そして、判断ポックス１０２により、未配
線が存在するか否かを判断し、もしも未配線が存在する
ならば処理ボックス１０３へ進み、存在しなければ処理
を終了する。
線が存在するか否かを判断し、もしも未配線が存在する
ならば処理ボックス１０３へ進み、存在しなければ処理
を終了する。
【００１２】処理ボックス１０３では、処理ボックス１
０１で抽出した未配線の中から処理対象となる未配線を
１本取り出す。
０１で抽出した未配線の中から処理対象となる未配線を
１本取り出す。
【００１３】処理ボックス１０４では、対称未配線の端
子を囲む最小矩形の面積Ｓ0 を求め、それを記憶する。
また、処理ボックス１０５では、現在の配線状態を情報
を記憶する。
子を囲む最小矩形の面積Ｓ0 を求め、それを記憶する。
また、処理ボックス１０５では、現在の配線状態を情報
を記憶する。
【００１４】処理ボックス１０６では、対象未配線の障
害となっている既配線を抽出し、さらに、処理ボッスク
１０７では、その障害となる既配線を引き剥して取り除
く。
害となっている既配線を抽出し、さらに、処理ボッスク
１０７では、その障害となる既配線を引き剥して取り除
く。
【００１５】処理ボックス１０８では、対象未配線の配
線処理を行う。この処理では、障害配線が取り除かれて
いるため、未配線となることはない。
線処理を行う。この処理では、障害配線が取り除かれて
いるため、未配線となることはない。
【００１６】処理ボックス１０９では、引き剥した配線
の配線処理（再配線）を行う。
の配線処理（再配線）を行う。
【００１７】処理ボックス１１０では、処理ボックス１
０９での配線処理の結果、配線できなかった新たな未配
線の端子を囲む最小矩形の面積の総和Ｓを求め、それを
記憶する。
０９での配線処理の結果、配線できなかった新たな未配
線の端子を囲む最小矩形の面積の総和Ｓを求め、それを
記憶する。
【００１８】そして、判断ボックス１１１では、処理ボ
ッスク１１０で求めた面積Ｓと処理ボッスク１０４で求
めた面積Ｓ0 とを比較し、面積Ｓが面積Ｓ0 より小さけ
れば判断ボックス１１３へ進み、また、大きければ処理
ボックス１１２へ進む。
ッスク１１０で求めた面積Ｓと処理ボッスク１０４で求
めた面積Ｓ0 とを比較し、面積Ｓが面積Ｓ0 より小さけ
れば判断ボックス１１３へ進み、また、大きければ処理
ボックス１１２へ進む。
【００１９】処理ボックス１１２では、処理ボックス１
０５で記憶した情報を基に、配線状態を配線の引き剥し
を行う前の状態に戻す。
０５で記憶した情報を基に、配線状態を配線の引き剥し
を行う前の状態に戻す。
【００２０】そして、判断ボックス１１３では、処理ボ
ックス１０１で抽出した全ての未配線に対して処理が行
われたか否かを判断し、未処理の存在すれば、処理ボッ
クス１０３へ戻り、全ての未配線が処理済みであれば、
一連の処理を終了する。
ックス１０１で抽出した全ての未配線に対して処理が行
われたか否かを判断し、未処理の存在すれば、処理ボッ
クス１０３へ戻り、全ての未配線が処理済みであれば、
一連の処理を終了する。
【００２１】続いて、本発明の配線処理方式による具体
的な実施例について説明する。
的な実施例について説明する。
【００２２】図３は従来の配線処理方式による配線の一
例を示す図である。
例を示す図である。
【００２３】まず、未配線１１に対して、人手による修
正を行う場合、少なくとも、未配線１１の端子２１，２
２を囲む最小矩形３１内の配線領域を参照する必要があ
る。
正を行う場合、少なくとも、未配線１１の端子２１，２
２を囲む最小矩形３１内の配線領域を参照する必要があ
る。
【００２４】図２は本発明の配線処理方式による配線の
一例を示す図であって、図３における未配線１１に対し
て本発明を適用した例である。
一例を示す図であって、図３における未配線１１に対し
て本発明を適用した例である。
【００２５】ここで、図３における未配線１１の端子２
１〜２２を囲む最小矩形３１の面積をＳ0 とする。ま
た、未配線の障害となっている既配線を引き剥し、未配
線及び引き剥した配線を再配線した結果、未配線１１
が、図２に示すように、配線４１となり、新たな未配線
１２，１３が残ったものとする。
１〜２２を囲む最小矩形３１の面積をＳ0 とする。ま
た、未配線の障害となっている既配線を引き剥し、未配
線及び引き剥した配線を再配線した結果、未配線１１
が、図２に示すように、配線４１となり、新たな未配線
１２，１３が残ったものとする。
【００２６】これによれば従来の配線処理方式では、未
配本数が１本から２本に増加したため、この配線処理は
失敗したものとして、配線状態は引き剥し前、すなわ
ち、図３に示す状態に戻される。しかしながら、本発明
の配線処理方式では未配線１２の端子２３，２４を囲む
最小矩形３２の面積と、未配線１３の端子２５，２６を
囲む最小矩形３３の面積との和をＳとすると、面積Ｓが
面積Ｓ0により小さいことから、図２に示す状態を配線
結果とする。
配本数が１本から２本に増加したため、この配線処理は
失敗したものとして、配線状態は引き剥し前、すなわ
ち、図３に示す状態に戻される。しかしながら、本発明
の配線処理方式では未配線１２の端子２３，２４を囲む
最小矩形３２の面積と、未配線１３の端子２５，２６を
囲む最小矩形３３の面積との和をＳとすると、面積Ｓが
面積Ｓ0により小さいことから、図２に示す状態を配線
結果とする。
【００２７】
【発明の効果】以上説明したように本発明は、未配線本
数が増加しても、未配線の端子を囲む最小矩形、すなわ
ち、未配線修正時に参照しなければならい配線領域の総
面積が減少することにより、全体の未配線修正に必要な
工数を削減することができる。
数が増加しても、未配線の端子を囲む最小矩形、すなわ
ち、未配線修正時に参照しなければならい配線領域の総
面積が減少することにより、全体の未配線修正に必要な
工数を削減することができる。
【図１】本発明の一実施例のよる処理を示す流れ図であ
る。
る。
【図２】本発明の配線処理方式による配線の一例を示す
図である。
図である。
【図３】従来の配線処理方式による配線の一例を示す図
である。
である。
１１〜１３ 未配線 ２１〜２６ 端子 ３１〜３３ 最小矩形 ４１ 配線
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＬＳＩ及びプリント配線基板上の所定の
端子間の配線を行う配線処理システムであって、前記所
定の端子間の未配線を抽出する抽出手段と、前記未配線
の端子を囲む最小矩形の面積を算出する第１の面積算出
手段と、前記ＬＳＩ及びプリント配線基板上の配線状態
を記憶する配線記憶手段と、配線の障害となる既配線を
抽出し、かつこれを除去する配線除去手段と、抽出した
前記未配線及び除去した前記既配線について配線する配
線手段と、前記除去した既配線のうち、前記配線手段に
よる配線処理において、配線に失敗した新たな未配線の
端子を囲む最小矩形の面積の総和を算出する第２の面積
算出手段と、この第２の面積算出手段が算出した前記最
小矩形の面積の総和と前記第１の面積算出手段が算出し
た前記最小矩形の面積とを比較し、前記配線除去手段に
より除去する配線状態を採用するか否かを判断する面積
比較手段と、この面積比較手段の結果に基づいて配線状
態を前記既配線の除去前の状態に戻す除去前再現手段と
を備えることを特徴とする配線処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164838A JPH0512382A (ja) | 1991-07-05 | 1991-07-05 | 配線処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164838A JPH0512382A (ja) | 1991-07-05 | 1991-07-05 | 配線処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512382A true JPH0512382A (ja) | 1993-01-22 |
Family
ID=15800886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164838A Pending JPH0512382A (ja) | 1991-07-05 | 1991-07-05 | 配線処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512382A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08202753A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 回路図の配線自動修正方法 |
| US8255857B2 (en) | 2001-02-26 | 2012-08-28 | Cadence Design Systems, Inc. | Routing methods for integrated circuit designs |
-
1991
- 1991-07-05 JP JP3164838A patent/JPH0512382A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08202753A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 回路図の配線自動修正方法 |
| US8255857B2 (en) | 2001-02-26 | 2012-08-28 | Cadence Design Systems, Inc. | Routing methods for integrated circuit designs |
| US8291365B2 (en) | 2001-02-26 | 2012-10-16 | Cadence Design Systems, Inc. | Conditionally routing a portion of an integrated circuit design with a different pitch to overcome a design rule violation |
| US8365128B2 (en) | 2001-02-26 | 2013-01-29 | Cadence Design Systems, Inc. | Routing interconnect of integrated circuit designs |
| US8386984B2 (en) | 2001-02-26 | 2013-02-26 | Cadence Design Systems, Inc. | Interconnect routing methods of integrated circuit designs |
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