JP4993362B2 - 半導体集積回路の自動遅延調整方法 - Google Patents

Description

本発明は、半導体集積回路の遅延を調整する遅延調整方法、コンピュータプログラム及びコンピュータに関する。

半導体集積回路の遅延を調整するためのツール（コンピュータプログラム）や、それがインストールされたコンピュータなどの技術が開発されている。その技術としては、クロックで動作する第１セル及び第２セルと、第１セルと第２セル間に接続される対象配線とが座標領域に配置されたレイアウトデータに対して、対象配線がタイミング違反を表す場合、タイミング調整を行う。

上記の技術に関連する技術として、例えば、特開２００５−８６１５３号公報には、タイミング調整の工数を削減することを目的として、マニュアルにより対象配線にダミー配線を接続する技術が記載されている。具体的には、対象配線にダミー配線を接続する経路を決定し、対象配線を切断し、対象配線にダミー配線が接続されるように上記経路に再配線する処理をマニュアルで行っている。

また、特開２００３−２７３２２１号公報には、レイアウトプロセスのターンアラウンドタイムを短くすることを目的として、対象配線とダミー配線との距離（間隔）を調整する技術が記載されている。具体的には、対象配線に対してタイミング違反が発生している対象配線の周辺のダミー配線を削除する、もしくは配線禁止領域としている。

特開２００５−８６１５３号公報 特開２００３−２７３２２１号公報

近年では、誰でも簡単に配線を任せられるように、タイミング調整を自動的に行うことが望まれる。

しかしながら、特開２００５−８６１５３号公報に記載された技術では、対象配線にダミー配線を接続する処理をマニュアルにより行っている。このため、汎用性がなく、慣れている人以外は手間と時間がかかってしまう。

また、特開２００３−２７３２２１号公報に記載された技術では、対象配線の周辺のダミー配線を削除する、もしくは配線禁止領域としている。このため、ダミー配線が取り除かれた領域では配線密度が足りなくなったり、配線密度を均一化できなくなったりしてしまう。したがって、ダミー配線を用いてタイミング調整を行う必要がある。

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体集積回路の自動遅延調整方法は、
コンピュータ（１）を用いて、半導体集積回路のタイミングを調整する方法であって、
レイアウトデータ（７）にダミー配線（５０−Ｊ）（Ｊは、１≦Ｊ≦Ｎを満たす整数）（Ｎは２以上の整数）を追加するダミー配線配置ステップ（Ｓ２）と、
前記レイアウトデータ（７）中でタイミング違反である第１セル（３０−１）と第２セル（３０−２）間の対象配線（４０）に前記ダミー配線（５０−Ｊ）を接続するダミー配線接続ステップ（Ｓ４）と
を具備し、
前記ダミー配線接続ステップ（Ｓ４）は、
前記ダミー配線（５０−Ｊ）を、前記ダミー配線（５０−Ｊ）の両端部に対応する第１及び第２ピン（６１、６２）を有するダミー配線セル（６０）に置き換えるセル置換ステップ（Ｓ１２）と、
前記対象配線（４０）を切断して、第１、第２対象配線（４１、４２）を生成する配線切断ステップ（Ｓ１３）と、
前記第１、第２対象配線（４１、４２）を前記第１、第２ピン（６１、６２）にそれぞれ接続するセル間接続ステップ（Ｓ１４〜Ｓ１６）と、
前記ダミー配線セル（６０）を前記ダミー配線（５０−Ｊ）に置き換えて、前記対象配線（４０）の切断部分に前記ダミー配線（５０−Ｊ）が接続された配線とする配線置換ステップ（Ｓ１７）と
を含む。

以上により、本発明の半導体集積回路の自動遅延調整方法によれば、対象配線（４０）がタイミング違反を表す場合、対象配線（４０）にダミー配線（５０−Ｊ）を自動的に接続することができる。

その理由として、本発明の半導体集積回路の自動遅延調整方法では、ダミー配線（５０−Ｊ）を、ダミー配線（５０−Ｊ）の両端部に対応する第１及び第２ピン（６１、６２）を有するダミー配線セル（６０）に置き換え、対象配線（４０）を切断してその一端がそれぞれ第１、第２セル（３０−１、３０−２）に接続された第１、第２対象配線（４１、４２）を生成し、第１、第２対象配線（４１、４２）の他端とダミー配線セル（６０）の第１、第２ピン（６１、６２）とをそれぞれ接続する。そして、そのダミー配線セル（６０）をダミー配線（５０−Ｊ）に置き換えることにより、第１対象配線（４１）とダミー配線（５０−Ｊ）と第２対象配線（４２）とを含む修正対象配線（７０）を生成する。このように、本発明の半導体集積回路の自動遅延調整方法では、対象配線（４０）がタイミング違反を表す場合、対象配線（４０）にダミー配線（５０−Ｊ）を自動的に接続することにより、対象配線にダミー配線を接続する処理をマニュアルで行う場合に比べて、工数とそれに費やされる時間とを削減することができる。したがって、本発明の半導体集積回路の自動遅延調整方法では、マニュアルによる方法に比べて、汎用性に優れている。

以下に添付図面を参照して、本発明の半導体集積回路の自動遅延調整方法について詳細に説明する。

（第１実施形態）
図１は、本発明の半導体集積回路の自動遅延調整方法が適用される設計システムの構成を示している。その設計システムは、コンピュータ１と、入力装置４と、出力装置５とを具備している。入力装置４と出力装置５は、コンピュータ１に接続されている。出力装置５は、表示装置、印刷装置を含んでいる。

コンピュータ１は、コンピュータプログラムを格納する記憶部３と、コンピュータプログラムを実行する実行部であるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２とを備えている。

設計システムは、更に、ソフトウェアである設計ツール６を具備している。設計ツール６は、記憶部３にインストールされる。この設計ツール６は、コンピュータプログラム１０と、ファイル２０とを含んでいる。ファイル２０は、配置情報ファイル２１、遅延情報ファイル２２を含んでいる。

図２は、配置情報ファイル２１を示している。配置情報ファイル２１は、半導体集積回路を構成するための部品が配置される所定の座標領域（Ｘ、Ｙ）を有している。配置情報ファイル２１には、部品を識別する名称と、その部品が所定の座標領域に配置されたときの座標（Ｘ、Ｙ）とがコンピュータプログラム１０によって格納される。部品としては、セル、配線、ダミー配線が例示される。

図３は、遅延情報ファイル２２を示している。遅延情報ファイル２２には、クロックが部品から部品に伝達されるときの座標と、そのときの遅延時間とがコンピュータプログラム１０によって格納される。例えば、第１、第２、第３部品がそれぞれ第１セル、配線、第２セルである場合、クロックが第１セルから配線を介して第２セルに伝達されるときの座標は、上記配線の配線長に対応する。

コンピュータプログラム１０は、後述の入力処理部１１、ダミー配線配置処理部１２、タイミング検索処理部１３、ダミー配線接続処理部１４、出力処理部１５を含んでいる。

図４は、本発明の第１実施形態による半導体集積回路の自動遅延調整方法を示し、コンピュータ１の動作を示すフローチャートである。

入力処理部１１は、レイアウトデータ７を入力する（ステップＳ１）。図５に示されるように、レイアウトデータ７は、座標（Ｘ、Ｙ）を表す所定の座標領域８を有している。この座標領域８には、複数のセル３０−１〜３０−Ｍ（Ｍは２以上の整数）と、複数の配線（図示しない）とが配置されている。例えば、第１セルを複数のセル３０−１〜３０−Ｍのうちのセル３０−１とし、第２セルを複数のセル３０−１〜３０−Ｍのうちのセル３０−２とする。ここで、複数の配線のうちの、第１セル３０−１と第２セル３０−２間に接続された配線を対象配線４０とする。入力処理部１１は、座標領域８に配置された複数のセル３０−１〜３０−Ｍ、複数の配線を識別する名称と、それが座標領域８に配置されたときの座標（Ｘ、Ｙ）とを配置情報ファイル２１に格納する。また、入力処理部１１は、複数の配線の各々の配線長と遅延時間とを遅延情報ファイル２２に格納する。

図６に示されるように、ダミー配線配置処理部１２は、複数のダミー配線５０−１〜５０−Ｎ（Ｎは２以上の整数）をランダムに座標領域８に配置する（ステップＳ２）。複数のダミー配線５０−１〜５０−Ｎは、配線密度を一定にするために座標領域８に追加される。ダミー配線配置処理部１２は、座標領域８に配置された複数のダミー配線５０−１〜５０−Ｎを識別する名称と、それが座標領域８に配置されたときの座標（Ｘ、Ｙ）とを配置情報ファイル２１に格納する。また、入力処理部１１は、複数のダミー配線５０−１〜５０−Ｎの各々の配線長と遅延時間とを遅延情報ファイル２２に格納する。

タイミング検索処理部１３は、複数の配線のうちの、タイミング違反を表す配線を検索するタイミング検索処理を実行する（ステップＳ３）。

タイミング検索処理（ステップＳ３）について説明する。

タイミング検索処理部１３は、配線長とその遅延時間とを対応付ける遅延情報ファイル２２を参照して、複数の配線の各々の遅延時間を算出する。次に、タイミング検索処理部１３は、複数の配線のうちの対象配線４０の遅延時間ｔがホールド違反を表しているとき、第１、第２ホールド違反設定時間より長いか否かを検索する。ここで、第１ホールド違反設定時間をｔ１としたとき、ｔ１＝０［ｐｓ］とする。また、第２ホールド違反設定時間は、第１ホールド違反設定時間ｔ１よりも長く、第２ホールド違反設定時間をｔ２としたとき、ｔ２＝２０［ｐｓ］とする。

そこで、複数の配線の各々がタイミング違反を表さない場合（ステップＳ３；ＭＥＴ）、タイミング検索処理部１３は、上記のレイアウトデータ７をレイアウトデータ７’として出力装置５に出力する（ステップＳ５）。

一方、第１のタイミング違反として、対象配線４０の遅延時間ｔが、第１ホールド違反設定時間ｔ１より長く、且つ、第２ホールド違反設定時間ｔ２以下である（ステップＳ３；ｔ１＜ｔ≦ｔ２）。この場合、ダミー配線接続処理部１４は、対象配線４０に後述のダミー配線５０−Ｊ（Ｊは、１≦Ｊ≦Ｎを満たす整数）を接続するダミー配線接続処理を実行する（ステップＳ４）。

このダミー配線接続処理では、配線密度を一定にするためのダミー配線５０−Ｊを、タイミング調整用として有効利用する。

また、第２のタイミング違反として、対象配線４０の遅延時間ｔが、第２ホールド違反設定時間ｔ２を超える（ステップＳ３；ｔ＞ｔ２）。この場合、ダミー配線配置処理部１２は、ダミー配線５０−Ｊよりも遅延時間を長くするためのフィルセル（図示しない）を対象配線４０上に配置してフィルセル配置配線（図示しない）を生成する（ステップＳ６、Ｓ２）。このときに、タイミング検索処理部１３は、フィルセル配置配線を対象配線４０として上記のタイミング検索処理（ステップＳ３）を再度実行する。そのタイミング検索処理が再度実行されたときに、第１のタイミング違反として、対象配線４０の遅延時間ｔが、第１ホールド違反設定時間ｔ１より長く、且つ、第２ホールド違反設定時間ｔ２以下である（ステップＳ３；ｔ１＜ｔ≦ｔ２）。この場合でも、ダミー配線接続処理部１４は、後述するダミー配線接続処理を実行する（ステップＳ４）。

ダミー配線接続処理（ステップＳ４）について説明する。

図７に示されるように、ダミー配線接続処理部１４は、座標領域８が表す座標（Ｘ、Ｙ）のうちの、第１セル３０−１に接続された対象配線４０の端部（図７の●）の座標を中心とし、座標領域８よりも小さい所定の領域としてダミー配線検索エリア５５を決定する。ダミー配線接続処理部１４は、複数のダミー配線５０−１〜５０−Ｎのうちの、ダミー配線検索エリア５５に存在するダミー配線をダミー配線５０−Ｊ（Ｊは、１≦Ｊ≦Ｎを満たす整数）として検索する（ステップＳ１１−ＹＥＳ）。また、図８に示されるように、ダミー配線検索エリア５５に複数のダミー配線（例えばダミー配線５０−２、５０−Ｊ）が存在する場合がある。この場合、ダミー配線接続処理部１４は、ダミー配線５０−２、５０−Ｊのうちの、第１セル３０−１に接続された対象配線４０の端部に最も近いダミー配線をダミー配線５０−Ｊとして検索する。即ち、対象配線４０に最も近いダミー配線をダミー配線５０−Ｊとして検索する（ステップＳ１１−ＹＥＳ）。

一方、ダミー配線検索エリア５５にダミー配線が存在しない場合、ダミー配線配置処理部１２は、上記のステップＳ６、Ｓ２を実行する。

ダミー配線接続処理部１４は、ダミー配線５０−Ｊを検索した場合、ダミー配線５０−Ｊをダミー配線セル６０に置き換えるセル置換処理を実行する（ステップＳ１２）。

ダミー配線セル６０とは、トランジスタを備えた通常のセルとは異なり、ダミー配線５０−Ｊに対応した形状と端子とを備え、他のセルと重ねて配置可能な仮想的なセルである。通常のセルでは、セル同士の重なりは許されないが、本発明では、ダミー配線セル６０を他のセルと重ねている（これについては後述するが、図２１Ｂ参照のこと）。本発明では、このような構造を取ることにより、ダミー配線５０−Ｊに対して、セル配置のための制約を受けることはなく、配置箇所に自由度を持たせることが可能となる。

セル置換処理（ステップＳ１２）について説明する。

図９Ａに示されるように、ダミー配線５０−Ｊが、座標領域８が表す座標（Ｘ、Ｙ）のＸ方向に平行に延びているものとする。また、図２１Ａに示されるように、複数のセル３０−１〜３０−Ｍの各々は、第１電源ＶＤＤと第２電源ＧＮＤとの間に設けられている。そこで、図９Ａに示されるように、ダミー配線５０−Ｊをダミー配線５０−Ｊ’とし、ダミー配線５０−Ｊ’の一端から他端までの長さをＬｘとする。また、ダミー配線５０−Ｊ’の幅をＬｄとする。この幅Ｌｄは、第１電源ＶＤＤと第２電源ＧＮＤ間のＲｏｗの長さＬ_ＲＯＷよりも大幅に短い。この場合、図９Ｂに示されるように、ダミー配線接続処理部１４は、ダミー配線５０−Ｊ’を、その形状が長さＬｘと長さＬ_ＲＯＷとにより決定されるダミー配線セル６０に置き換える。例えば、図２１Ｂに示されるように、ダミー配線セル６０は、第１電源ＶＤＤと第２電源ＧＮＤとの間に設けられ、第２セル３０−２と重なっている。このダミー配線セル６０は、上述の端子として第１ピン６１、第２ピン６２を有する。第１ピン６１、第２ピン６２は、ダミー配線５０−Ｊ’の両端部に対応している。

上記の図５〜図８、図１０Ａに示されるように、ダミー配線５０−Ｊは、座標領域８が表す座標（Ｘ、Ｙ）のＹ方向に平行に延びている。また、図２２Ａに示されるように、複数のセル３０−１〜３０−Ｍの各々は、第１電源ＶＤＤと第２電源ＧＮＤとの間に設けられている。そこで、図１０Ａに示されるように、ダミー配線５０−Ｊの一端から他端までの長さをＬｙとし、ダミー配線５０−Ｊの幅をＬｄとする。この幅Ｌｄは、Ｓｉｔｅの長さＬ_ｓｉｔｅよりも短い。この場合、図１０Ｂに示されるように、ダミー配線接続処理部１４は、ダミー配線５０−Ｊを、その形状が長さＬｙと長さＬ_ｓｉｔｅとにより決定されるダミー配線セル６０に置き換える。例えば、図２２Ｂに示されるように、ダミー配線セル６０は、第１電源ＶＤＤと第２電源ＧＮＤとの間に設けられ、第１セル３０−１と第２セル３０−２との間のセルに重なっている。このダミー配線セル６０は、第１ピン６１、第２ピン６２を有する。第１ピン６１、第２ピン６２は、ダミー配線５０−Ｊの両端部に対応している。

セル置換処理（ステップＳ１２）が実行される理由について説明する。

通常、配線はセルとセルの間に接続される。本実施形態の場合、例えば、対象配線４０は第１セル３０−１と第２セル３０−２の間に接続される。しかし、図１１Ａに示されるように、ダミー配線５０−Ｊがダミー配線セル６０に置き換えられない場合、図１１Ｂに示されるように、例えば、ダミー配線５０−Ｊの両端のうちの一端と、対象配線４０とに接続される修正配線１４０が生成されるだけで、単に、冗長な配線になってしまう。そこで、ダミー配線接続処理部１４は、ダミー配線５０−Ｊをダミー配線セル６０に置き換えることにより、後述のステップＳ１３以降のように、第１セル３０−１とダミー配線セル６０間の配線と、ダミー配線セル６０と第２セル３０−２間の配線とを実現することができる。

図１２、図２１Ｂ、図２２Ｂに示されるように、ダミー配線接続処理部１４は、セル置換処理（ステップＳ１２）を実行した後、対象配線４０を切断する（ステップＳ１３）。この場合、断線箇所は、対象配線４０の端部から例えば１グリッド分空けたところから、２グリッド分の断線幅を空けるようにする。また、対象配線４０が切断されたとき、図１３に示されるように、その一端がそれぞれ第１セル３０−１、第２セル３０−２に接続された第１対象配線４１、第２対象配線４２が生成されている。

次に、図１３に示されるように、ダミー配線接続処理部１４は、第１対象配線４１、第２対象配線４２の他端とダミー配線セル６０の第１ピン６１、第２ピン６２とをそれぞれ反映させる（ステップＳ１４）。次いで、図１４に示されるように、ダミー配線接続処理部１４は、概略配線として、第１対象配線４１の他端と第１ピン６１とを接続する第１修正配線と、第２対象配線４２の他端と第２ピン６２とを接続する第２修正配線とを生成する（ステップＳ１５）。次に、図１５、図２１Ｃ、図２２Ｃに示されるように、ダミー配線接続処理部１４は、上記の第１修正配線、第２修正配線をそれぞれ第１修正配線７１、第２修正配線７２として座標領域８に配置する（ステップＳ１６）。

次に、図１６に示されるように、ダミー配線接続処理部１４は、第１ピン６１、第２ピン６２を座標領域８に残して、ダミー配線セル６０を座標領域８から消去する。次いで、図１７、図２１Ｄ、図２２Ｄに示されるように、ダミー配線接続処理部１４は、第１ピン６１、第２ピン６２を両端部としたダミー配線５０−Ｊを座標領域８に配置する。このように、ダミー配線接続処理部１４は、ダミー配線セル６０をダミー配線５０−Ｊに置き換える（ステップＳ１７）。このとき、図１７、図２１Ｄ、図２２Ｄに示されるように、第１対象配線４１と第１修正配線７１とダミー配線５０−Ｊと第２修正配線７２と第２対象配線４２とを含む修正対象配線７０が生成されている。

ダミー配線接続処理部１４は、ダミー配線接続処理（ステップＳ４）を実行した後、上記のレイアウトデータ７をレイアウトデータ７’として出力装置５に出力する（ステップＳ５）。

以上の説明により、本発明の第１実施形態による半導体集積回路の自動遅延調整方法の効果について説明する。

本発明の半導体集積回路の自動遅延調整方法では、ダミー配線５０−Ｊを上記のダミー配線セル６０に置き換え、対象配線４０を切断して、第１対象配線４１、第２対象配線４２の他端とダミー配線セル６０の第１ピン６１、第２ピン６２とをそれぞれ接続する。そして、そのダミー配線セル６０をダミー配線５０−Ｊに置き換えることにより、上記の修正対象配線７０を生成する。このように、本発明の半導体集積回路の自動遅延調整方法では、対象配線４０がタイミング違反を表す場合、対象配線４０にダミー配線５０−Ｊを自動的に接続することができる。

また、本発明の半導体集積回路の自動遅延調整方法では、対象配線４０にダミー配線５０−Ｊを自動的に接続することにより、対象配線にダミー配線を接続する処理をマニュアルで行う場合に比べて、工数とそれに費やされる時間とを削減することができる。したがって、本発明の半導体集積回路の自動遅延調整方法では、マニュアルによる方法に比べて、汎用性に優れている。

（第２実施形態）
第１実施形態では、ダミー配線接続処理部１４は、対象配線４０にダミー配線５０−Ｊとして１つのダミー配線を接続しているが、第２実施形態では、対象配線４０がタイミング違反を表さなくなるまで、対象配線４０に対して複数のダミー配線を接続している。第２実施形態では、これについて説明し、第１実施形態と重複する説明については省略する。

図１８は、本発明の第２実施形態による半導体集積回路の自動遅延調整方法を示し、コンピュータ１の動作を示すフローチャートである。

前述のダミー配線接続処理（ステップＳ４）が実行される。このときに、タイミング検索処理部１３は、修正対象配線７０を対象配線４０としてタイミング検索処理（ステップＳ３）を再度実行する。

そこで、複数の配線の各々がタイミング違反を表さない場合（ステップＳ７；ＯＫ）、タイミング検索処理部１３は、上記のレイアウトデータ７をレイアウトデータ７’として出力装置５に出力する（ステップＳ５）。

一方、対象配線４０（修正対象配線７０）は、タイミング違反を表しているものとする（ステップＳ７；ＮＧ）。そのタイミング違反（前述の第１のタイミング違反）として、対象配線４０の遅延時間ｔが、第１ホールド違反設定時間ｔ１より長く、且つ、第２ホールド違反設定時間ｔ２以下である（ステップＳ３；ｔ１＜ｔ≦ｔ２）。この場合、ダミー配線接続処理部１４は、前述のダミー配線接続処理（ステップＳ４）を再度実行する。

図１９に示されるように、ダミー配線接続処理部１４は、座標領域８が表す座標（Ｘ、Ｙ）のうちの、前述のダミー配線５０−Ｊとしてダミー配線５０−５の両端部のうちの１つの端部（図１９の●）の座標を中心とし、そのダミー配線５０−５と第１セル３０−１と第２セル３０−２とを含むダミー配線検索エリア５５としてダミー配線検索エリア５５’を決定する。また、図１９に示されるように、ダミー配線検索エリア５５’に複数のダミー配線が存在する場合、ダミー配線接続処理部１４は、複数のダミー配線のうちの、ダミー配線５０−５の両端部のうちの１つの端部に最も近いダミー配線５０−１０を新たな調整用ダミー配線として検索する。即ち、ダミー配線５０−５に最も近いダミー配線を調整用ダミー配線５０−１０として検索する（ステップＳ１１−ＹＥＳ）。その後、ダミー配線接続処理部１４は、前述のステップＳ１２〜Ｓ１７を実行する。この場合、ステップＳ１２〜Ｓ１６により、新たに第１修正配線７３と第２修正配線７４とが生成され、ステップＳ１７により、第１対象配線４１と第１修正配線７１、７３と調整用ダミー配線５０−１０と第２修正配線７４とダミー配線５０−５と第２修正配線７２と第２対象配線４２とを含む修正対象配線７０が生成されている（図２０Ｃ参照）。

ここで、具体例として、図２０Ａに示されるように、タイミング検索処理（ステップＳ３）により１２［ｐｓ］のホールド違反が発生し、対象配線４０に対してダミー配線を追加する場合を想定する。

複数のダミー配線５０−１〜５０−Ｎの各々の遅延時間（遅延値）を１［ｐｓ］とし、１本目のダミー配線を対象配線４０に接続するのにこの５倍の配線長が必要であるものとする。設計ツール６は、配置情報ファイル２１と遅延情報ファイル２２とにより、ダミー配線と接続配線の遅延量を容易に計算できる。この場合、設計ツール６がステップＳ１〜Ｓ４を実行することにより、第１接続配線として上記の第１修正配線７１、第２修正配線７２となり、その第１接続配線の遅延値は１×５＝５［ｐｓ］になる。このため、図２０Ｂに示されるように、ダミー配線３０−５と第１接続配線の総遅延値は１＋５＝６［ｐｓ］となる。この場合、１２［ｐｓ］より６［ｐｓ］だけ足りないため、設計ツール６は、ダミー配線の追加が必要と判断する。

２本目のダミー配線を対象配線４０に接続するのにこの６倍の配線長が必要であるものとする。この場合、設計ツール６は、ステップＳ７、Ｓ３、Ｓ４を実行することにより、第２接続配線として上記の第１修正配線７３、第２修正配線７４となり、その第２接続配線の遅延値は１×６＝６［ｐｓ］になる。このため、図２０Ｃに示されるように、ダミー配線３０−１０と第２接続配線の総遅延値は１＋６＝７［ｐｓ］となる。ダミー配線３０−５と第１接続配線の総遅延値と、ダミー配線３０−１０と第２接続配線の総遅延値とを合計すると、６＋７＝１３［ｐｓ］となるので、ホールド違反の１２［ｐｓ］よりも大きくなり、ホールド違反をなくすことができる。

ここで、２本目のダミー配線を接続してもホールド違反がなくならない場合、設計ツール６は、ステップＳ７、Ｓ３、Ｓ４を実行することにより、３本目、４本目、…、Ｎ本目のダミーを接続する。

以上の説明により、本発明の第２実施形態による半導体集積回路の自動遅延調整方法では、対象配線４０（又は修正対象配線７０）がタイミング違反を表さなくなるまで、対象配線４０（又は修正対象配線７０）に複数のダミー配線を自動的に接続することができる。これにより、本発明の半導体集積回路の自動遅延調整方法では、マニュアルによる方法や第１実施形態に比べて、更に汎用性に優れている。

図１は、本発明の半導体集積回路の自動遅延調整方法が適用される設計システムの構成を示している。 図２は、配置情報ファイル２１を示している。 図３は、遅延情報ファイル２２を示している。 図４は、本発明の第１実施形態による半導体集積回路の自動遅延調整方法を示し、コンピュータ１の動作を示すフローチャートである。 図５は、レイアウトデータ７であり、図４のステップＳ１の処理を説明するための図である。 図６は、レイアウトデータ７であり、図４のステップＳ２の処理を説明するための図である。 図７は、レイアウトデータ７であり、図４のステップＳ１１の処理を説明するための図である。 図８は、レイアウトデータ７であり、図４のステップＳ１１の処理を説明するための図である。 図９Ａは、レイアウトデータ７であり、図４のステップＳ１２の処理を説明するための図である。 図９Ｂは、レイアウトデータ７であり、図４のステップＳ１２の処理を説明するための図である。 図１０Ａは、レイアウトデータ７であり、図４のステップＳ１２の処理を説明するための図である。 図１０Ｂは、レイアウトデータ７であり、図４のステップＳ１２の処理を説明するための図である。 図１１Ａは、図４のステップＳ１２の処理が実行される理由を説明するための図である。 図１１Ｂは、図４のステップＳ１２の処理が実行される理由を説明するための図である。 図１２は、レイアウトデータ７であり、図４のステップＳ１３の処理を説明するための図である。 図１３は、レイアウトデータ７であり、図４のステップＳ１４の処理を説明するための図である。 図１４は、レイアウトデータ７であり、図４のステップＳ１５の処理を説明するための図である。 図１５は、レイアウトデータ７であり、図４のステップＳ１６の処理を説明するための図である。 図１６は、レイアウトデータ７であり、図４のステップＳ１７の処理を説明するための図である。 図１７は、レイアウトデータ７であり、図４のステップＳ１７の処理を説明するための図である。 図１８は、本発明の第２実施形態による半導体集積回路の自動遅延調整方法を示し、コンピュータ１の動作を示すフローチャートである。 図１９は、レイアウトデータ７であり、図１８のステップＳ１〜Ｓ７の処理を説明するための図である。 図２０Ａは、レイアウトデータ７であり、図１８のステップＳ１〜Ｓ７の処理を説明するための図である。 図２０Ｂは、レイアウトデータ７であり、図１８のステップＳ１〜Ｓ７の処理を説明するための図である。 図２０Ｃは、レイアウトデータ７であり、図１８のステップＳ１〜Ｓ７の処理を説明するための図である。 図２１Ａは、図９Ａに対応するレイアウト図である。 図２１Ｂは、図９Ｂに対応するレイアウト図である。 図２１Ｃは、図１２〜図１６に対応するレイアウト図である。 図２１Ｄは、図１７に対応するレイアウト図である。 図２２Ａは、図１０Ａに対応するレイアウト図である。 図２２Ｂは、図１０Ｂに対応するレイアウト図である。 図２２Ｃは、図１２〜図１６に対応するレイアウト図である。 図２２Ｄは、図１７に対応するレイアウト図である。

符号の説明

１ コンピュータ、
２ ＣＰＵ、
３ 記憶部、
４ 入力装置、
５ 出力装置、
６ 設計ツール、
７、７’ レイアウトデータ、
８ 座標領域、
１０ コンピュータプログラム、
１１ 入力処理部、
１２ ダミー配線配置処理部、
１３ タイミング検索処理部、
１４ ダミー配線接続処理部、
１５ 出力処理部、
１６ フィルセル配置処理部、
２０ ファイル、
２１ 配置情報ファイル、
２２ 遅延情報ファイル、
３０−１〜３０−Ｍ セル、
３０−１ セル（第１セル）、
３０−２ セル（第２セル）、
４０ 対象配線、
４１ 第１対象配線、
４２ 第２対象配線、
５０−１〜５０−Ｎ ダミー配線、
５０−Ｊ ダミー配線、
５５ ダミー配線検索エリア、
６０ ダミー配線セル、
６１ 第１ピン、
６２ 第２ピン、
７０ 修正対象配線、
７１ 第１修正配線、
７２ 第２修正配線、

Claims (17)

1. コンピュータを用いて、半導体集積回路のタイミングを調整する方法であって、
   レイアウトデータにダミー配線を追加するダミー配線配置ステップと、
   前記レイアウトデータ中でタイミング違反である第１セルと第２セル間の対象配線に前記ダミー配線を接続するダミー配線接続ステップと
   を具備し、
   前記ダミー配線接続ステップは、
   前記ダミー配線を、前記ダミー配線の両端部に対応する第１及び第２ピンを有するダミー配線セルに置き換えるセル置換ステップと、
   前記対象配線を切断して、第１、第２対象配線を生成する配線切断ステップと、
   前記第１、第２対象配線を前記第１、第２ピンにそれぞれ接続するセル間接続ステップと、
   前記ダミー配線セルを前記ダミー配線に置き換えて、前記対象配線の切断部分に前記ダミー配線が接続された配線とする配線置換ステップと
   を含む半導体集積回路の自動遅延調整方法。
2. 前記ダミー配線配置ステップは、
   複数のダミー配線を前記座標領域に配置するステップ
   を更に含み、
   前記ダミー配線接続ステップは、
   前記対象配線がタイミング違反を表す場合、前記複数のダミー配線のうちの、前記対象配線に最も近い前記ダミー配線を検索するダミー配線検索ステップ
   を更に含む請求項１に記載の半導体集積回路の自動遅延調整方法。
3. 前記レイアウトデータは、複数の配線を更に含み、
   前記複数の配線のうちの、前記タイミング違反を表す前記対象配線を検索するタイミング検索ステップ
   を更に具備する請求項１又は２に記載の半導体集積回路の自動遅延調整方法。
4. 前記タイミング検索ステップは、
   配線長とその遅延時間とを対応付ける遅延情報ファイルを参照して、前記複数の配線の各々の遅延時間を算出するステップと、
   前記複数の配線のうちの前記対象配線の前記遅延時間がホールド違反を表しているとき、第１、第２ホールド違反設定時間より長いか否かを検索するステップと
   を更に含み、
   前記第２ホールド違反設定時間は、前記第１ホールド違反設定時間よりも長く、
   前記タイミング違反として、前記対象配線の前記遅延時間が、前記第１ホールド違反設定時間より長く、且つ、前記第２ホールド違反設定時間以下である場合、前記ダミー配線接続ステップを実行するステップ
   を更に具備する請求項３に記載の半導体集積回路の自動遅延調整方法。
5. 前記対象配線の前記遅延時間が、前記第２ホールド違反設定時間を超える場合、前記ダミー配線よりも遅延時間を長くするためのフィルセルを前記対象配線上に配置してフィルセル配置配線を生成するステップと、
   前記フィルセル配置配線が生成されたときに、前記フィルセル配置配線を前記対象配線として前記タイミング検索ステップを再度実行するステップと、
   前記タイミング検索ステップが再度実行されたときに、前記タイミング違反として、前記対象配線の前記遅延時間が、前記第１ホールド違反設定時間より長く、且つ、前記第２ホールド違反設定時間以下である場合、前記ダミー配線接続ステップを実行するステップと
   を更に具備する請求項４に記載の半導体集積回路の自動遅延調整方法。
6. 前記ダミー配線接続ステップが実行されたときに、前記レイアウトデータを出力装置に出力するステップ
   を更に具備する請求項１〜５のいずれかに記載の半導体集積回路の自動遅延調整方法。
7. 前記ダミー配線接続ステップが実行されたときに、前記修正対象配線を前記対象配線として前記タイミング検索ステップを再度実行するステップと、
   前記タイミング検索ステップが再度実行されたときに、前記タイミング違反として、前記対象配線の前記遅延時間が、前記第１ホールド違反設定時間より長く、且つ、前記第２ホールド違反設定時間以下である場合、前記ダミー配線接続ステップを再度実行するステップと
   を更に具備する請求項４又は５に記載の半導体集積回路の自動遅延調整方法。
8. 前記ダミー配線接続ステップが実行されたときに、前記修正対象配線を前記対象配線として前記タイミング検索ステップを再度実行するステップと、
   前記タイミング検索ステップが再度実行されたときに、前記タイミング違反を表していない場合、前記レイアウトデータを出力装置に出力するステップ
   を更に具備する請求項７に記載の半導体集積回路の自動遅延調整方法。
9. コンピュータにインストールされ、前記コンピュータを用いて、半導体集積回路のタイミングを調整するコンピュータプログラムであって、
   レイアウトデータにダミー配線を追加するダミー配線配置ステップと、
   前記レイアウトデータ中でタイミング違反である第１セルと第２セル間の対象配線に前記ダミー配線を接続するダミー配線接続ステップと
   の各ステップを前記コンピュータに実行させ、
   前記ダミー配線接続ステップは、
   前記ダミー配線を、前記ダミー配線の両端部に対応する第１及び第２ピンを有するダミー配線セルに置き換えるセル置換ステップと、
   前記対象配線を切断して、第１、第２対象配線を生成する配線切断ステップと、
   前記第１、第２対象配線を前記第１、第２ピンにそれぞれ接続するセル間接続ステップと、
   前記ダミー配線セルを前記ダミー配線に置き換えて、前記対象配線の切断部分に前記ダミー配線が接続された配線とする配線置換ステップと
   を含むコンピュータプログラム。
10. 前記配置ステップは、
    複数のダミー配線を前記座標領域に配置するステップ
    を更に含み、
    前記ダミー配線接続ステップは、
    前記対象配線がタイミング違反を表す場合、前記複数のダミー配線のうちの、前記対象配線に最も近い前記ダミー配線を検索するダミー配線検索ステップ
    を更に含む請求項９に記載のコンピュータプログラム。
11. 前記レイアウトデータは、複数の配線を更に含み、
    前記複数の配線のうちの、前記タイミング違反を表す前記対象配線を検索するタイミング検索ステップ
    を更に前記コンピュータに実行させる請求項９又は１０に記載のコンピュータプログラム。
12. 前記タイミング検索ステップは、
    配線長とその遅延時間とを対応付ける遅延情報ファイルを参照して、前記複数の配線の各々の遅延時間を算出するステップと、
    前記複数の配線のうちの前記対象配線の前記遅延時間がホールド違反を表しているとき、第１、第２ホールド違反設定時間より長いか否かを検索するステップと
    を更に含み、
    前記第２ホールド違反設定時間は、前記第１ホールド違反設定時間よりも長く、
    前記タイミング違反として、前記対象配線の前記遅延時間が、前記第１ホールド違反設定時間より長く、且つ、前記第２ホールド違反設定時間以下である場合、前記ダミー配線接続ステップを実行するステップ
    を更に前記コンピュータに実行させる請求項１１に記載のコンピュータプログラム。
13. 前記対象配線の前記遅延時間が、前記第２ホールド違反設定時間を超える場合、前記ダミー配線よりも遅延時間を長くするためのフィルセルを前記対象配線上に配置してフィルセル配置配線を生成するステップと、
    前記フィルセル配置配線が生成されたときに、前記フィルセル配置配線を前記対象配線として前記タイミング検索ステップを再度実行するステップと、
    前記タイミング検索ステップが再度実行されたときに、前記タイミング違反として、前記対象配線の前記遅延時間が、前記第１ホールド違反設定時間より長く、且つ、前記第２ホールド違反設定時間以下である場合、前記ダミー配線接続ステップを実行するステップと
    の各ステップを更に前記コンピュータに実行させる請求項１２に記載のコンピュータプログラム。
14. 前記ダミー配線接続ステップが実行されたときに、前記レイアウトデータを出力装置に出力するステップ
    を更に前記コンピュータに実行させる請求項９〜１３のいずれかに記載のコンピュータプログラム。
15. 前記ダミー配線接続ステップが実行されたときに、前記修正対象配線を前記対象配線として前記タイミング検索ステップを再度実行するステップと、
    前記タイミング検索ステップが再度実行されたときに、前記タイミング違反として、前記対象配線の前記遅延時間が、前記第１ホールド違反設定時間より長く、且つ、前記第２ホールド違反設定時間以下である場合、前記ダミー配線接続ステップを再度実行するステップと
    の各ステップを更に前記コンピュータに実行させる請求項１２又は１３に記載のコンピュータプログラム。
16. 前記ダミー配線接続ステップが実行されたときに、前記修正対象配線を前記対象配線として前記タイミング検索ステップを再度実行するステップと、
    前記タイミング検索ステップが再度実行されたときに、前記タイミング違反を表していない場合、前記レイアウトデータを出力装置に出力するステップ
    を更に前記コンピュータに実行させる請求項１５に記載のコンピュータプログラム。
17. 請求項９〜１６のいずれかに記載のコンピュータプログラムがインストールされたコンピュータ。

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