JPH04279976A - インタラクティブな配置修正方式 - Google Patents
インタラクティブな配置修正方式Info
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- JPH04279976A JPH04279976A JP3065220A JP6522091A JPH04279976A JP H04279976 A JPH04279976 A JP H04279976A JP 3065220 A JP3065220 A JP 3065220A JP 6522091 A JP6522091 A JP 6522091A JP H04279976 A JPH04279976 A JP H04279976A
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- 238000012937 correction Methods 0.000 claims abstract description 30
- 238000012545 processing Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000005484 gravity Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ、プリント基板
等のインタラクティブな配置修正方式に関する。
等のインタラクティブな配置修正方式に関する。
【０００２】
【従来の技術】従来、この種の会話型のインタラクティ
ブな配置修正方式では、遅延解析により違反パスを検出
し、そのパスの制限遅延値が満たされるように、その違
反パス上のブロックを指定し配置修正を行っていた。そ
の際に修正先の目安となるのは、ブロックに接続してい
るネットの総配線長が短くなる位置、即ち、重心位置が
一般的であった（参考文献：『論理装置のＣＡＤ』情処
学会）。
ブな配置修正方式では、遅延解析により違反パスを検出
し、そのパスの制限遅延値が満たされるように、その違
反パス上のブロックを指定し配置修正を行っていた。そ
の際に修正先の目安となるのは、ブロックに接続してい
るネットの総配線長が短くなる位置、即ち、重心位置が
一般的であった（参考文献：『論理装置のＣＡＤ』情処
学会）。
【０００３】
【発明が解決しようとする課題】上述した従来の方式は
、ブロックの配置修正を行う際の指標が重心位置のみで
あるため、ネットの総配線長を尺度とした配置修正しか
行えず、遅延制限を満たすべき配置位置が認め難いとい
う欠点がある。また、遅延制限に違反しているパス内の
ブロックを配置修正することにより、注目している違反
パス（カレントのパス）の遅延値が制限遅延値を満たす
ようになったとしても、配置修正したブロックが他のパ
スにも含まれている場合には、他のパスの遅延値につい
ての考慮はされていないので、他のパスが違反してしま
う場合があると言う欠点がある。そこで、本発明の技術
的課題は、上記欠点に鑑み、回路の高速化に伴う厳しい
遅延制約を満たしたブロックの配置修正が行えるインタ
ラクティブな配置修正方式を提供することである。
、ブロックの配置修正を行う際の指標が重心位置のみで
あるため、ネットの総配線長を尺度とした配置修正しか
行えず、遅延制限を満たすべき配置位置が認め難いとい
う欠点がある。また、遅延制限に違反しているパス内の
ブロックを配置修正することにより、注目している違反
パス（カレントのパス）の遅延値が制限遅延値を満たす
ようになったとしても、配置修正したブロックが他のパ
スにも含まれている場合には、他のパスの遅延値につい
ての考慮はされていないので、他のパスが違反してしま
う場合があると言う欠点がある。そこで、本発明の技術
的課題は、上記欠点に鑑み、回路の高速化に伴う厳しい
遅延制約を満たしたブロックの配置修正が行えるインタ
ラクティブな配置修正方式を提供することである。
【０００４】
【課題を解決するための手段】本発明によれば、ＬＳＩ
、プリント基板等の配置単位となるブロックのインタラ
クティブな配置修正処理において、ブロックの配置情報
、ブロックの接続情報、下地やブロックの物理情報、ブ
ロックの遅延値、単位配線長当たりの遅延値を含む個別
遅延情報及び各パスの制限遅延情報を読み込む情報入力
手段と、 ブロックの配置情報、接続情報より仮想配
線長を求め、仮想配線長、ブロックの遅延情報、及び、
単位配線長当たりの遅延情報を参照して遅延解析を行う
遅延解析手段と、遅延解析の結果より、制限遅延値を満
足しないパス（違反パス）を検出する違反パス検出手段
と、パスを構成するネットのネット長の和で求められる
パス長と上記遅延解析手段より求められるパスの遅延値
の関係をブロックの遅延情報、及び、単位配線長当たり
の遅延情報を用いて示した関係式（近似式）から、各パ
スの制限遅延値に相当する制限パス長を求める制限パス
長算出手段と、上記違反パスを構成するブロックとパス
を強調表示する違反パスブロック表示手段と、配置修正
のために選択された修正対象ブロックを含む全てのパス
が、制限パス長内となるような移動可能領域を求める移
動可能領域算出手段と、上記移動可能領域を表示する移
動可能領域表示手段と、修正対象ブロックを上記移動可
能領域表示手段により表示された領域内に配置移動する
配置修正手段と、これら一連の操作を制御する制御手段
とを有している。
、プリント基板等の配置単位となるブロックのインタラ
クティブな配置修正処理において、ブロックの配置情報
、ブロックの接続情報、下地やブロックの物理情報、ブ
ロックの遅延値、単位配線長当たりの遅延値を含む個別
遅延情報及び各パスの制限遅延情報を読み込む情報入力
手段と、 ブロックの配置情報、接続情報より仮想配
線長を求め、仮想配線長、ブロックの遅延情報、及び、
単位配線長当たりの遅延情報を参照して遅延解析を行う
遅延解析手段と、遅延解析の結果より、制限遅延値を満
足しないパス（違反パス）を検出する違反パス検出手段
と、パスを構成するネットのネット長の和で求められる
パス長と上記遅延解析手段より求められるパスの遅延値
の関係をブロックの遅延情報、及び、単位配線長当たり
の遅延情報を用いて示した関係式（近似式）から、各パ
スの制限遅延値に相当する制限パス長を求める制限パス
長算出手段と、上記違反パスを構成するブロックとパス
を強調表示する違反パスブロック表示手段と、配置修正
のために選択された修正対象ブロックを含む全てのパス
が、制限パス長内となるような移動可能領域を求める移
動可能領域算出手段と、上記移動可能領域を表示する移
動可能領域表示手段と、修正対象ブロックを上記移動可
能領域表示手段により表示された領域内に配置移動する
配置修正手段と、これら一連の操作を制御する制御手段
とを有している。
【０００５】
【実施例】次に、本発明について、図面を参照して説明
する。図１は本発明の一実施例であるインタラクティブ
の配置修正方式の構成図である。本処理は幾つかの処理
手順から構成され、それらは制御手段１によってコント
ロールされる。まず、情報入力手段２により、ブロック
の配置情報１０、ブロック間の接続情報１１、下地やブ
ロックの物理情報１２、ブロックの遅延値、単位配線長
当たりの遅延値を持つ個別遅延情報１３及びパスの制限
遅延情報１４を入力する。ブロックの配置結果、接続情
報より仮想配線長を求め、それとブロックの遅延情報、
単位配線長当たりの遅延情報より遅延解析手段３で遅延
解析を行う。遅延解析の結果を基に、違反パス検出手段
４で制限遅延値を満足しないパス（違反パス）を検出す
る。ここで、パスを構成するネットのネット長の和で求
められるパス長と上記遅延解析手段３より求められるパ
スの遅延値の関係を示した関係式（近似式）を用いて、
制限パス長算出手段５により、各パスの制限遅延値に対
する制限パス長を求める。次に、違反パスブロック表示
手段６で、違反パス検出手段４で求められたパスとその
パスを構成するブロックを強調表示する。強調表示され
たブロックの中から配置修正の対象となるブロック（修
正対象ブロック）が選択されると、配置領域算出手段７
において、移動可能領域を求める。ここでは、この修正
対象ブロックが含まれる全てのパスを抽出した後、各パ
スが、（各パスのパス長）≦（制限パス長算出手段５で
求めた制限パス長）を満たすような修正対象ブロックの
領域を求める。すなわち、パス上の修正対象ブロック以
外のブロックの配置位置よりネットの仮想配線長を求め
、それと、修正対象ブロックの次段ネット長と前段ネッ
ト長との和が制限パス長以下となるような領域を、修正
対象ブロックが含まれる全てのパスについて求め、それ
らの共通領域を移動可能領域とする。上記移動可能領域
算出手段７で求められた移動可能領域を移動可能領域表
示手段８で表示する。そして、配置修正手段９で、修正
対象ブロックを上記で表示された移動可能領域内に移動
する。もし、移動した修正対象ブロックが配置領域内の
既配置ブロックと重なってしまった場合は、上述の手段
を繰り返し用いることにより、既配置ブロックの含まれ
る全てのパスのパス長が制限パス長以内となるような領
域が表示されるので、移動可能領域内へ既配置ブロック
を配置移動することができる。図２、図３は、本発明の
一実施例である。図２は、ブロックの配置状態とブロッ
ク間の接続関係を示したものである。図中において、１
０１〜１０９はブロックを、また、２０１〜２０８は、
各ブロック間の接続関係を、更に、３０１，３０２は複
数のブロックのつながりを表すパスを示している。 まず、情報入力手段２により、図２に示すブロックの配
置情報、ブロック間の論理接続情報、下地やブロックの
物理情報、ブロックの遅延情報、単位配線長当たりの遅
延情報及び全パスの制限遅延値を入力する。この配置情
報、接続情報、遅延情報より、遅延解析手段３において
仮想配線長を用いた遅延解析を行う。遅延解析の結果を
基に、違反パス検出手段４で、制限遅延値を満足しない
パスを検出する。図２で示されているパス３０１，３０
２のうちパス３０１が制限遅延値を満足しないパス（違
反パス）として、検出されたとする。ここで、制限パス
長算出手段５により、遅延解析手段３で求めたパスの遅
延値とネットのネット長の和であるパス長との関係を示
した関係式（近似式）を用いて各パス３０１，３０２の
制限遅延値に対する制限パス長を求める。次に、違反パ
スブロック表示手段６で、違反パス３０１とそれを構成
するブロック１０１，１０２，１０４，１０６，１０８
が強調表示される。強調表示された状態を図３（ａ）に
示す。強調表示されたブロックの中から修正対象ブロッ
クとしてブロック１０２を選択した場合を考える。配置
領域算出手段７では、まず、修正対象ブロック１０２が
含まれるパス３０１，３０２を抽出する。そして次に、
配置領域を求めるのであるが、パス３０１については、
ブロック１０２以外のブロックの配置位置より、ネット
２０３，２０５の仮想配線長が求められ、それらと、ブ
ロック１０２の前段ネット２０１と次段ネット２０２の
ネットの仮想配線長との和が、制限パス長算出手段５で
求めたパス３０１の制限パス長以内となるような領域を
求める。パス３０２についても同様に領域を求め、両領
域の共通の部分をブロック１０２の移動可能領域とする
。上記手段で求められた移動可能領域を移動可能領域表
示手段８で表示したのが、図３（ｂ）の移動可能領域４
０１である。そして、配置修正手段９でブロック１０２
を移動可能領域４０１の中に配置移動する。図３（ｃ）
が配置移動した一例である。もし、配置移動したブロッ
ク１０２が移動可能領域４０１内の既配置ブロックと重
なってしまった場合は、上述の手段を繰り返し用いるこ
とにより、既配置ブロックの含まれる全てのパスのパス
長が制限パス長以内となるような領域が表示されるので
、その移動可能領域内へ既配置ブロックの配置移動を行
う。図４は、従来法で、違反パス３０１上のブロック１
０２の配置修正を示したものである。従来法では、配置
修正の目安となるのは、配置修正ブロックに接続してい
るネットの総配線長が最小になる位置、既ち重心位置で
ある。同図で示す様に、重心位置５０１が表示されるが
、この例の場合、この位置にブロックを配置修正しても
、違反パス３０１は制限遅延値を満たすようにはならな
い。更に、ブロック１０２を含み今まで違反していなか
った他のパス３０２が、ブロック１０２の移動によって
違反してしまう場合もある。
する。図１は本発明の一実施例であるインタラクティブ
の配置修正方式の構成図である。本処理は幾つかの処理
手順から構成され、それらは制御手段１によってコント
ロールされる。まず、情報入力手段２により、ブロック
の配置情報１０、ブロック間の接続情報１１、下地やブ
ロックの物理情報１２、ブロックの遅延値、単位配線長
当たりの遅延値を持つ個別遅延情報１３及びパスの制限
遅延情報１４を入力する。ブロックの配置結果、接続情
報より仮想配線長を求め、それとブロックの遅延情報、
単位配線長当たりの遅延情報より遅延解析手段３で遅延
解析を行う。遅延解析の結果を基に、違反パス検出手段
４で制限遅延値を満足しないパス（違反パス）を検出す
る。ここで、パスを構成するネットのネット長の和で求
められるパス長と上記遅延解析手段３より求められるパ
スの遅延値の関係を示した関係式（近似式）を用いて、
制限パス長算出手段５により、各パスの制限遅延値に対
する制限パス長を求める。次に、違反パスブロック表示
手段６で、違反パス検出手段４で求められたパスとその
パスを構成するブロックを強調表示する。強調表示され
たブロックの中から配置修正の対象となるブロック（修
正対象ブロック）が選択されると、配置領域算出手段７
において、移動可能領域を求める。ここでは、この修正
対象ブロックが含まれる全てのパスを抽出した後、各パ
スが、（各パスのパス長）≦（制限パス長算出手段５で
求めた制限パス長）を満たすような修正対象ブロックの
領域を求める。すなわち、パス上の修正対象ブロック以
外のブロックの配置位置よりネットの仮想配線長を求め
、それと、修正対象ブロックの次段ネット長と前段ネッ
ト長との和が制限パス長以下となるような領域を、修正
対象ブロックが含まれる全てのパスについて求め、それ
らの共通領域を移動可能領域とする。上記移動可能領域
算出手段７で求められた移動可能領域を移動可能領域表
示手段８で表示する。そして、配置修正手段９で、修正
対象ブロックを上記で表示された移動可能領域内に移動
する。もし、移動した修正対象ブロックが配置領域内の
既配置ブロックと重なってしまった場合は、上述の手段
を繰り返し用いることにより、既配置ブロックの含まれ
る全てのパスのパス長が制限パス長以内となるような領
域が表示されるので、移動可能領域内へ既配置ブロック
を配置移動することができる。図２、図３は、本発明の
一実施例である。図２は、ブロックの配置状態とブロッ
ク間の接続関係を示したものである。図中において、１
０１〜１０９はブロックを、また、２０１〜２０８は、
各ブロック間の接続関係を、更に、３０１，３０２は複
数のブロックのつながりを表すパスを示している。 まず、情報入力手段２により、図２に示すブロックの配
置情報、ブロック間の論理接続情報、下地やブロックの
物理情報、ブロックの遅延情報、単位配線長当たりの遅
延情報及び全パスの制限遅延値を入力する。この配置情
報、接続情報、遅延情報より、遅延解析手段３において
仮想配線長を用いた遅延解析を行う。遅延解析の結果を
基に、違反パス検出手段４で、制限遅延値を満足しない
パスを検出する。図２で示されているパス３０１，３０
２のうちパス３０１が制限遅延値を満足しないパス（違
反パス）として、検出されたとする。ここで、制限パス
長算出手段５により、遅延解析手段３で求めたパスの遅
延値とネットのネット長の和であるパス長との関係を示
した関係式（近似式）を用いて各パス３０１，３０２の
制限遅延値に対する制限パス長を求める。次に、違反パ
スブロック表示手段６で、違反パス３０１とそれを構成
するブロック１０１，１０２，１０４，１０６，１０８
が強調表示される。強調表示された状態を図３（ａ）に
示す。強調表示されたブロックの中から修正対象ブロッ
クとしてブロック１０２を選択した場合を考える。配置
領域算出手段７では、まず、修正対象ブロック１０２が
含まれるパス３０１，３０２を抽出する。そして次に、
配置領域を求めるのであるが、パス３０１については、
ブロック１０２以外のブロックの配置位置より、ネット
２０３，２０５の仮想配線長が求められ、それらと、ブ
ロック１０２の前段ネット２０１と次段ネット２０２の
ネットの仮想配線長との和が、制限パス長算出手段５で
求めたパス３０１の制限パス長以内となるような領域を
求める。パス３０２についても同様に領域を求め、両領
域の共通の部分をブロック１０２の移動可能領域とする
。上記手段で求められた移動可能領域を移動可能領域表
示手段８で表示したのが、図３（ｂ）の移動可能領域４
０１である。そして、配置修正手段９でブロック１０２
を移動可能領域４０１の中に配置移動する。図３（ｃ）
が配置移動した一例である。もし、配置移動したブロッ
ク１０２が移動可能領域４０１内の既配置ブロックと重
なってしまった場合は、上述の手段を繰り返し用いるこ
とにより、既配置ブロックの含まれる全てのパスのパス
長が制限パス長以内となるような領域が表示されるので
、その移動可能領域内へ既配置ブロックの配置移動を行
う。図４は、従来法で、違反パス３０１上のブロック１
０２の配置修正を示したものである。従来法では、配置
修正の目安となるのは、配置修正ブロックに接続してい
るネットの総配線長が最小になる位置、既ち重心位置で
ある。同図で示す様に、重心位置５０１が表示されるが
、この例の場合、この位置にブロックを配置修正しても
、違反パス３０１は制限遅延値を満たすようにはならな
い。更に、ブロック１０２を含み今まで違反していなか
った他のパス３０２が、ブロック１０２の移動によって
違反してしまう場合もある。
【０００６】
【発明の効果】以上説明したように、本発明は、配置情
報に基づく仮想配線長を用いた遅延解析を行い違反パス
を検出し、違反パス、ブロックを強調表示し、修正対象
とするブロックが選択されたら、その修正対象ブロック
を含む全てのパスが制限パス長内となるような移動可能
領域を表示し、その移動可能領域内に修正対象ブロック
を移動することにより、違反しているパスが必ず制限遅
延値を満たすような修正が行え、更に、配置移動したブ
ロックに係わる他のパスも、制限遅延値内に収まること
が保証される。これより、回路の高速化に伴う厳しい遅
延制約を満たしたブロックの配置修正が行えると言う効
果がある。
報に基づく仮想配線長を用いた遅延解析を行い違反パス
を検出し、違反パス、ブロックを強調表示し、修正対象
とするブロックが選択されたら、その修正対象ブロック
を含む全てのパスが制限パス長内となるような移動可能
領域を表示し、その移動可能領域内に修正対象ブロック
を移動することにより、違反しているパスが必ず制限遅
延値を満たすような修正が行え、更に、配置移動したブ
ロックに係わる他のパスも、制限遅延値内に収まること
が保証される。これより、回路の高速化に伴う厳しい遅
延制約を満たしたブロックの配置修正が行えると言う効
果がある。
【図１】本発明の一実施例であるインタラクティブな配
置修正方式の構成図である。
置修正方式の構成図である。
【図２】ブロックの配置と接続関係の一部を示す。
【図３】違反パス、ブロックの強調表示状態を示す。
【図４】移動可能領域の表示状態を示す。
【図５】配置修正後の状態を示す。
【図６】従来法による違反パスブロックの配置修正を示
す。
す。
１ 制御手段
２ 情報入力手段
３ 遅延解析手段
４ 違反パス検出手段
５ 制限パス長算出手段
６ 違反パスブロック表示手段
７ 移動可能領域算出手段
８ 移動可能領域表示手段
９ 配置修正手段
１０ 配置情報
１１ 接続情報
１２ 物理情報
１３ 個別遅延情報
１２ 制限遅延情報
１０１〜１０９ ブロック
２０１〜２０８ 接続関係（ネット）３０１，３
０２ パス
０２ パス
Claims (3)
- 【請求項１】 ＬＳＩ、プリント基板等の配置単位と
なるブロックのインタラクティブな配置修正処理におい
て、ブロックの配置情報（１０）と、ブロックの接続情
報（１１）と、下地やブロックの物理情報（１２）と、
ブロックの遅延値及び単位配線長当たりの遅延値を含む
個別遅延情報（１３）と、各パスの制限遅延値の情報（
１４）とを読み込む情報入力手段（２）と、前記ブロッ
クの配置情報（１０）と前記ブロックの接続情報（１１
）とから、仮想配線長を求め、該仮想配線長と前記個別
遅延情報（１３）とを参照して、遅延解析を行う遅延解
析手段（３）と、該遅延解析の結果より、前記制限遅延
値（１４）を満足しない違反パスを検出する違反パス検
出手段（４）と、前記パスを構成するネットのネット長
の和で求められるパス長と上記遅延解析手段（３）より
求められるパスの遅延値との関係を、前記個別遅延情報
（１３）に基づいて、各パスの制限遅延値（１４）に相
当する制限パス長を求める制限パス長算出手段（５）と
、上記違反パスを構成するブロックとパスを強調表示す
る違反パスブロック表示手段（６）とを有することを特
徴とするインタラクティブな配置修正方式。 - 【請求項２】 請求項１記載のインタラクティブな配
置修正方式において、配置修正のために選択された修正
対象ブロックを含む全てのパスが、前記制限パス長内と
なるような移動可能領域を求める移動可能領域算出手段
（７）と、上記移動可能領域を表示する移動可能領域表
示手段（８）とを有することを特徴とするインタラクテ
ィブな配置修正方式。 - 【請求項３】 請求項１記載のインタラクティブな配
置修正方式において、前記修正対象ブロックを上記移動
可能領域表示手段（８）により表示された領域内に配置
移動する配置修正手段（９）とを有することを特徴とす
るインタラクティブな配置修正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3065220A JP2735083B2 (ja) | 1991-03-07 | 1991-03-07 | インタラクティブな配置修正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3065220A JP2735083B2 (ja) | 1991-03-07 | 1991-03-07 | インタラクティブな配置修正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04279976A true JPH04279976A (ja) | 1992-10-06 |
| JP2735083B2 JP2735083B2 (ja) | 1998-04-02 |
Family
ID=13280618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3065220A Expired - Fee Related JP2735083B2 (ja) | 1991-03-07 | 1991-03-07 | インタラクティブな配置修正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735083B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06223133A (ja) * | 1993-01-26 | 1994-08-12 | Nec Corp | 配置修正方法及びその装置 |
| EP0814420A1 (en) * | 1996-01-08 | 1997-12-29 | Fujitsu Limited | Interactive cad apparatus for designing packaging of logic circuit |
| US6145116A (en) * | 1996-04-27 | 2000-11-07 | Nec Corporation | Layout design apparatus |
| JP2009151619A (ja) * | 2007-12-21 | 2009-07-09 | Nec Computertechno Ltd | 部品配置設計支援装置及び方法 |
-
1991
- 1991-03-07 JP JP3065220A patent/JP2735083B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06223133A (ja) * | 1993-01-26 | 1994-08-12 | Nec Corp | 配置修正方法及びその装置 |
| EP0814420A1 (en) * | 1996-01-08 | 1997-12-29 | Fujitsu Limited | Interactive cad apparatus for designing packaging of logic circuit |
| EP0814420A4 (en) * | 1996-01-08 | 2001-04-11 | Fujitsu Ltd | INTERACTIVE CAD DEVICE FOR THE DESIGN OF THE PACKAGING OF A LOGIC CIRCUIT |
| US6145116A (en) * | 1996-04-27 | 2000-11-07 | Nec Corporation | Layout design apparatus |
| JP2009151619A (ja) * | 2007-12-21 | 2009-07-09 | Nec Computertechno Ltd | 部品配置設計支援装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2735083B2 (ja) | 1998-04-02 |
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