JPH04251961A - Ｃａｄによる回路ブロックの配置設計方式 - Google Patents
Ｃａｄによる回路ブロックの配置設計方式Info
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- JPH04251961A JPH04251961A JP3000834A JP83491A JPH04251961A JP H04251961 A JPH04251961 A JP H04251961A JP 3000834 A JP3000834 A JP 3000834A JP 83491 A JP83491 A JP 83491A JP H04251961 A JPH04251961 A JP H04251961A
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- Japan
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- circuit
- critical path
- logic
- blocks
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- Pending
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- 238000004364 calculation method Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＣＡＤによる回路ブロッ
クの配置設計方式に関し、特にＬＳＩ等の回路ブロック
の配置を決めるＣＡＤによる回路ブロックの配置設計方
式に関する。
クの配置設計方式に関し、特にＬＳＩ等の回路ブロック
の配置を決めるＣＡＤによる回路ブロックの配置設計方
式に関する。
【０００２】
【従来の技術】従来、ＣＡＤによりＬＳＩ等の回路ブロ
ックの配置を決める方法は、ブロック間の接続関係を表
わす論理接続情報に基づいて行われていた。
ックの配置を決める方法は、ブロック間の接続関係を表
わす論理接続情報に基づいて行われていた。
【０００３】図４は、ＣＡＤによる回路ブロックの配置
設計方式における論理接続情報の一例を示す図である。 図４では、外部端子２１ａ〜２１ｃ，ブロックＡ〜ブロ
ックＤの間が、パスＡ〜パスＧで接続されていることを
示している。そして、図４に示される論理接続情報に従
って、ＣＡＤにより回路ブロックの配置設計を行った配
置結果が図５に示される。
設計方式における論理接続情報の一例を示す図である。 図４では、外部端子２１ａ〜２１ｃ，ブロックＡ〜ブロ
ックＤの間が、パスＡ〜パスＧで接続されていることを
示している。そして、図４に示される論理接続情報に従
って、ＣＡＤにより回路ブロックの配置設計を行った配
置結果が図５に示される。
【０００４】なお、参考文献としては、「論理装置のＣ
ＡＤ」，第２章〜第３章，情報処理学界（昭和５６年）
がある。
ＡＤ」，第２章〜第３章，情報処理学界（昭和５６年）
がある。
【０００５】
【発明が解決しようとする課題】上述した従来のＣＡＤ
による回路ブロックの配置設計方式は、論理接続情報に
従って回路ブロックの配置を行うので、回路上要求され
る制約、特にクリティカルなブロック間の線長を一定の
値以下におさえるような電気的制約を必らずしも満足す
ることができないという欠点を有している。
による回路ブロックの配置設計方式は、論理接続情報に
従って回路ブロックの配置を行うので、回路上要求され
る制約、特にクリティカルなブロック間の線長を一定の
値以下におさえるような電気的制約を必らずしも満足す
ることができないという欠点を有している。
【０００６】本発明の目的は、クリティカルなブロック
間の線長を一定の値以下におさえるような電気的制約を
満足することができるＣＡＤによる回路ブロックの配置
設計方式を提供することにある。
間の線長を一定の値以下におさえるような電気的制約を
満足することができるＣＡＤによる回路ブロックの配置
設計方式を提供することにある。
【０００７】
【課題を解決するための手段】第１の発明のＣＡＤによ
る回路ブロックの配置設計方式は、（Ａ）論理接続情報
と回路規則に基づいて対象回路の論理遅延値を計算する
論理遅延計算手段、（Ｂ）前記論理遅延値をあらかじめ
定められた前記対象回路の制約条件と比較することによ
り、クリティカルパスを判定するクリティカルパス判定
手段、（Ｃ）前記クリティカルパスを構成する回路ブロ
ックについては、配線ディレイが前記回路制約条件に示
される制限値以下になるように配置し、クリティカルパ
スを構成しない回路ブロックについては、配線が容易に
なるようにブロックを配置するブロック配置手段、を備
えて構成されている。
る回路ブロックの配置設計方式は、（Ａ）論理接続情報
と回路規則に基づいて対象回路の論理遅延値を計算する
論理遅延計算手段、（Ｂ）前記論理遅延値をあらかじめ
定められた前記対象回路の制約条件と比較することによ
り、クリティカルパスを判定するクリティカルパス判定
手段、（Ｃ）前記クリティカルパスを構成する回路ブロ
ックについては、配線ディレイが前記回路制約条件に示
される制限値以下になるように配置し、クリティカルパ
スを構成しない回路ブロックについては、配線が容易に
なるようにブロックを配置するブロック配置手段、を備
えて構成されている。
【０００８】また、第２の発明のＣＡＤによる回路ブロ
ックの配置設計方式は、（Ａ）論理接続情報と回路規則
に基づいて対象回路の論理遅延値を計算する論理遅延計
算ステップ、（Ｂ）前記論理遅延値をあらかじめ定めら
れた前記対象回路の制約条件と比較することにより、ク
リティカルパスを判定するクリティカルパス判定ステッ
プ、（Ｃ）前記クリティカルパスを構成する回路ブロッ
クについては、配線ディレイが前記回路制約条件に示さ
れる制限値以下になるように配置し、クリティカルパス
を構成しない回路ブロックについては、配線が容易にな
るようにブロックを配置するブロック配置ステップ、を
備えて構成されている。
ックの配置設計方式は、（Ａ）論理接続情報と回路規則
に基づいて対象回路の論理遅延値を計算する論理遅延計
算ステップ、（Ｂ）前記論理遅延値をあらかじめ定めら
れた前記対象回路の制約条件と比較することにより、ク
リティカルパスを判定するクリティカルパス判定ステッ
プ、（Ｃ）前記クリティカルパスを構成する回路ブロッ
クについては、配線ディレイが前記回路制約条件に示さ
れる制限値以下になるように配置し、クリティカルパス
を構成しない回路ブロックについては、配線が容易にな
るようにブロックを配置するブロック配置ステップ、を
備えて構成されている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明のＣＡＤによる回路ブロック
の配置設計方式の一実施例を示すブロック図である。
の配置設計方式の一実施例を示すブロック図である。
【００１１】本実施例のＣＡＤによる回路ブロックの配
置設計方式は、図１に示すように、論理接続情報６と回
路規則に基づいて対象回路の論理遅延値を計算する論理
遅延計算手段２、論理遅延値をあらかじめ定められた対
象回路の制約条件と比較することにより、クリティカル
パスを判定するクリティカルパス判定手段３、クリティ
カルパスを構成する回路ブロックについては、配線ディ
レイが回路制約条件に示される制限値以下になるように
配置し、クリティカルパスを構成しない回路ブロックに
ついては、配線が容易になるようにブロックを配置する
ブロック配置手段４、論理遅延計算手段２，クリティカ
ルパス判定手段３，ブロック配置手段４を制御する制御
部１から構成されている。
置設計方式は、図１に示すように、論理接続情報６と回
路規則に基づいて対象回路の論理遅延値を計算する論理
遅延計算手段２、論理遅延値をあらかじめ定められた対
象回路の制約条件と比較することにより、クリティカル
パスを判定するクリティカルパス判定手段３、クリティ
カルパスを構成する回路ブロックについては、配線ディ
レイが回路制約条件に示される制限値以下になるように
配置し、クリティカルパスを構成しない回路ブロックに
ついては、配線が容易になるようにブロックを配置する
ブロック配置手段４、論理遅延計算手段２，クリティカ
ルパス判定手段３，ブロック配置手段４を制御する制御
部１から構成されている。
【００１２】次に、動作を説明する。
【００１３】図１において、まず、制御部１により論理
遅延計算部２が起動され、論理遅延計算部２によって記
憶部９から読み出した論理接続情報５に基づいて、論理
遅延値が計算される。この計算方法としては、論理接続
情報５に示された、対象となるＬＳＩ等の論理回路の段
数及びファンアウト数に基づいて計算を行う方法や、上
記論理接続情報５の他に配置指定情報であるフロアプラ
ン情報をも含めて論理遅延情報を計算する方法がある。 得られた論理遅延値は制御部１により論理遅延情報６と
して記憶部９に格納される。
遅延計算部２が起動され、論理遅延計算部２によって記
憶部９から読み出した論理接続情報５に基づいて、論理
遅延値が計算される。この計算方法としては、論理接続
情報５に示された、対象となるＬＳＩ等の論理回路の段
数及びファンアウト数に基づいて計算を行う方法や、上
記論理接続情報５の他に配置指定情報であるフロアプラ
ン情報をも含めて論理遅延情報を計算する方法がある。 得られた論理遅延値は制御部１により論理遅延情報６と
して記憶部９に格納される。
【００１４】次に、制御部１によりクリティカルパス判
定部３が起動され、クリティカルパス判定部３が、論理
遅延情報６をあらかじめ定められた回路制約条件と比較
し、論理遅延情報６の中に示されたパスのうち、クリテ
ィカルなパスを選択して、クリティカルパス情報７を作
成する。作成されたクリティカルパス情報７は制御部１
により記憶部９に格納される。
定部３が起動され、クリティカルパス判定部３が、論理
遅延情報６をあらかじめ定められた回路制約条件と比較
し、論理遅延情報６の中に示されたパスのうち、クリテ
ィカルなパスを選択して、クリティカルパス情報７を作
成する。作成されたクリティカルパス情報７は制御部１
により記憶部９に格納される。
【００１５】最後に、制御部１によりブロック配置部４
が起動され、ブロック配置部４が、論理接続情報５及び
クリティカルパス情報７を参照することにより、クリテ
ィカルパスを構成するブロックについては、その配線デ
ィレイが制限値以下になるようにブロック配置部４によ
ってブロックを配置し、残りのブロックについては、配
線が容易になるように、全ブロックを配置する。その結
果は、制御部１により配置結果情報８として記憶部９に
格納される。
が起動され、ブロック配置部４が、論理接続情報５及び
クリティカルパス情報７を参照することにより、クリテ
ィカルパスを構成するブロックについては、その配線デ
ィレイが制限値以下になるようにブロック配置部４によ
ってブロックを配置し、残りのブロックについては、配
線が容易になるように、全ブロックを配置する。その結
果は、制御部１により配置結果情報８として記憶部９に
格納される。
【００１６】いま、図４に示された論理接続情報の例に
ついて、パスＢがクリティカルパスであるという前提で
、クリティカルなパスを考慮したブロックの配置を求め
る場合を説明する。
ついて、パスＢがクリティカルパスであるという前提で
、クリティカルなパスを考慮したブロックの配置を求め
る場合を説明する。
【００１７】まず、論理遅延計算部２により、上記回路
の論理遅延値が計算される。次の、クリティカルパス判
定部３によりあらかじめ定められた回路制約条件と比較
し、クリティカルパスを選択する。この場合では、パス
Ｂがクリティカルパスと判定され、パスＢがクリティカ
ルパスであるということを示すクリティカルパス情報７
として記憶部９に格納される。
の論理遅延値が計算される。次の、クリティカルパス判
定部３によりあらかじめ定められた回路制約条件と比較
し、クリティカルパスを選択する。この場合では、パス
Ｂがクリティカルパスと判定され、パスＢがクリティカ
ルパスであるということを示すクリティカルパス情報７
として記憶部９に格納される。
【００１８】このときのクリティカルパス情報の一例を
図２に示す。図２では、ブロックＡとブロックＢ間のパ
スＢがクリティカルパスであり、その遅延制約値がαで
あることを示している。
図２に示す。図２では、ブロックＡとブロックＢ間のパ
スＢがクリティカルパスであり、その遅延制約値がαで
あることを示している。
【００１９】図３は、図１のＣＡＤによる回路ブロック
の配置設計方式における配置結果の一例を示す図である
。
の配置設計方式における配置結果の一例を示す図である
。
【００２０】上記クリティカルパス情報を論理接続情報
５と共に参照することにより、クリティカルパスである
パスＢを構成するブロックＡ，ブロックＢは、近接して
配置され、遅延制約値αを満足させることができる。な
お、図５に示される従来技術の場合は、論理接続情報の
みによって配置が行われるため、ブロックＡとブロック
Ｂとの間は必ずしも遅延制約値αを満たしている保障は
ない。
５と共に参照することにより、クリティカルパスである
パスＢを構成するブロックＡ，ブロックＢは、近接して
配置され、遅延制約値αを満足させることができる。な
お、図５に示される従来技術の場合は、論理接続情報の
みによって配置が行われるため、ブロックＡとブロック
Ｂとの間は必ずしも遅延制約値αを満たしている保障は
ない。
【００２１】このように、論理遅延情報と回路規則とに
基づいて論理遅延値を計算し、その論理遅延値とあらか
じめ定められた回路制約条件との比較を行い、クリティ
カルパスを判定し、次にそのクリティカルパス情報を参
照してブロックの配置を行うことにより、電気的制約を
満足させたブロックの配置結果を得ることができる。
基づいて論理遅延値を計算し、その論理遅延値とあらか
じめ定められた回路制約条件との比較を行い、クリティ
カルパスを判定し、次にそのクリティカルパス情報を参
照してブロックの配置を行うことにより、電気的制約を
満足させたブロックの配置結果を得ることができる。
【００２２】
【発明の効果】以上説明したように、本発明のＣＡＤに
よる回路ブロックの配置設計方式は、論理遅延情報と回
路規則とに基づいて論理遅延値を計算し、その論理遅延
値とあらかじめ定められた回路制約条件との比較を行い
、クリティカルパスを判定し、次にそのクリティカルパ
ス情報を参照してブロックの配置を行うことにより、電
気的制約を満足させたブロックの配置結果を得ることが
できるという効果を有している。
よる回路ブロックの配置設計方式は、論理遅延情報と回
路規則とに基づいて論理遅延値を計算し、その論理遅延
値とあらかじめ定められた回路制約条件との比較を行い
、クリティカルパスを判定し、次にそのクリティカルパ
ス情報を参照してブロックの配置を行うことにより、電
気的制約を満足させたブロックの配置結果を得ることが
できるという効果を有している。
【図１】本発明のＣＡＤによる回路ブロックの配置設計
方式の一実施例を示すブロック図である。
方式の一実施例を示すブロック図である。
【図２】図１のＣＡＤによる回路ブロックの配置設計方
式におけるクリティカルパス情報の一例を示す図である
。
式におけるクリティカルパス情報の一例を示す図である
。
【図３】図１のＣＡＤによる回路ブロックの配置設計方
式における配置結果の一例を示す図である。
式における配置結果の一例を示す図である。
【図４】ＣＡＤによる回路ブロックの配置設計方式にお
ける論理接続情報の一例を示す図である。
ける論理接続情報の一例を示す図である。
【図５】従来のＣＡＤによる回路ブロックの配置設計方
式における配置結果の一例を示す図である。
式における配置結果の一例を示す図である。
１ 制御部
２ 論理遅延計算部
３ クリティカルパス判定部
４ ブロック配置部
５ 論理接続情報
６ 論理遅延情報
７ クリティカルパス情報
８ 配置結果情報
Claims (3)
- 【請求項１】（Ａ）論理接続情報と回路規則に基づいて
対象回路の論理遅延値を計算する論理遅延計算手段、（
Ｂ）前記論理遅延値をあらかじめ定められた前記対象回
路の制約条件と比較することにより、クリティカルパス
を判定するクリティカルパス判定手段、（Ｃ）前記クリ
ティカルパスを構成する回路ブロックについては、配線
ディレイが前記回路制約条件に示される制限値以下にな
るように配置し、クリティカルパスを構成しない回路ブ
ロックについては、配線が容易になるようにブロックを
配置するブロック配置手段、を備えたことを特徴とする
ＣＡＤによる回路ブロックの配置設計方式。 - 【請求項２】（Ａ）論理接続情報と回路規則に基づいて
対象回路の論理遅延値を計算する論理遅延計算ステップ
、（Ｂ）前記論理遅延値をあらかじめ定められた前記対
象回路の制約条件と比較することにより、クリティカル
パスを判定するクリティカルパス判定ステップ、（Ｃ）
前記クリティカルパスを構成する回路ブロックについて
は、配線ディレイが前記回路制約条件に示される制限値
以下になるように配置し、クリティカルパスを構成しな
い回路ブロックについては、配線が容易になるようにブ
ロックを配置するブロック配置ステップ、を備えたこと
を特徴とするＣＡＤによる回路ブロックの配置設計方式
。 - 【請求項３】 請求項１及び請求項２記載のＣＡＤに
よる回路ブロックの配置設計方式において、前記論理接
続情報が、論理回路の段数及びファンアウト数であるこ
とを特徴とするＣＡＤによる回路ブロックの配置設計方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000834A JPH04251961A (ja) | 1991-01-09 | 1991-01-09 | Ｃａｄによる回路ブロックの配置設計方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000834A JPH04251961A (ja) | 1991-01-09 | 1991-01-09 | Ｃａｄによる回路ブロックの配置設計方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251961A true JPH04251961A (ja) | 1992-09-08 |
Family
ID=11484652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000834A Pending JPH04251961A (ja) | 1991-01-09 | 1991-01-09 | Ｃａｄによる回路ブロックの配置設計方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251961A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06191407A (ja) * | 1992-12-28 | 1994-07-12 | East Japan Railway Co | 配線略図データの入力方法 |
| JPH06266801A (ja) * | 1993-03-15 | 1994-09-22 | Nec Corp | フロアプランを考慮した論理合成方法 |
| JPH06266800A (ja) * | 1993-03-15 | 1994-09-22 | Nec Corp | フロアプランを考慮した論理合成方法 |
| US6198978B1 (en) | 1997-08-08 | 2001-03-06 | Nec Corporation | Semiconductor integrated circuit designing system taking insertion of repeaters into consideration and designing method thereof |
| KR20150119157A (ko) | 2013-03-15 | 2015-10-23 | 오므론 가부시키가이샤 | 계측 장치 및 설치 유닛 |
-
1991
- 1991-01-09 JP JP3000834A patent/JPH04251961A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06191407A (ja) * | 1992-12-28 | 1994-07-12 | East Japan Railway Co | 配線略図データの入力方法 |
| JPH06266801A (ja) * | 1993-03-15 | 1994-09-22 | Nec Corp | フロアプランを考慮した論理合成方法 |
| JPH06266800A (ja) * | 1993-03-15 | 1994-09-22 | Nec Corp | フロアプランを考慮した論理合成方法 |
| US6198978B1 (en) | 1997-08-08 | 2001-03-06 | Nec Corporation | Semiconductor integrated circuit designing system taking insertion of repeaters into consideration and designing method thereof |
| KR20150119157A (ko) | 2013-03-15 | 2015-10-23 | 오므론 가부시키가이샤 | 계측 장치 및 설치 유닛 |
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