JP3123828B2 - Ｌｓｉの配置処理方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ（Ｌａｒｇｅ
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のレイアウト設
計においてブロックの配置を行うＬＳＩの配置処理方式
に関する。

【０００２】

【従来の技術】ＬＳＩの配置処理方式では、ＬＳＩを構
成する全てのパスが伝播遅延時間の制限を満たすことを
１つの目標として、ブロックの配置が行われる。なお、
ＬＳＩの配置処理に関しての参考文献としては、「ＶＬ
ＳＩの設計１，渡辺 誠 他３名著，岩波書店」があ
る。

【０００３】従来、この種のＬＳＩの配置処理方式で
は、論理接続情報および下地情報等を有するレイアウト
設計情報が入力され、そのレイアウト設計情報に基づい
て処理対象（配置処理の対象）のＬＳＩにおける全ての
ネットの仮想配線長の総和が最小となるようにブロック
の配置が行われていた。なお、レイアウト設計情報（特
に、伝播遅延時間の制限が厳しいパスを有するＬＳＩの
レイアウト設計情報）においては、ＬＳＩを構成する各
パスの始点または終点となるブロックの強制配置情報
（パス長の見積もり等に基づいて決められている始点ま
たは終点となるブロックの強制的な配置位置を示す情
報）が指定されている（このような指定がある場合に
は、始点となるブロックおよび終点となるブロック以外
のブロックについて、上述のような「ブロックの配置」
が行われる）。

【０００４】上述のような従来のＬＳＩの配置処理方式
においてブロックの配置順序を決定する際には、各パス
の伝播遅延時間の制限に対する余裕度（後述する「配線
余裕度」のような値）は直接的に考慮されることはなか
った。すなわち、ＬＳＩ全体について考えた場合に「全
てのネットの仮想配線長の総和が最小となるように配置
すること」が伝播遅延時間の制限を満たすことにつなが
るであろうという考え方に基づき、ＬＳＩの配置処理が
行われていた。

【０００５】なお、配置順序が後であるブロックほどブ
ロックの理想的な配置位置と実際の配置位置との差が大
きくなり、そのようなブロックに接続されるネットの仮
想配線長は長くなる可能性が高い。

【０００６】

【発明が解決しようとする課題】上述した従来のＬＳＩ
の配置処理方式では、処理対象のＬＳＩにおける全ての
ネットの仮想配線長の総和が最小となるようにブロック
の配置が行われており、各パスの伝播遅延時間の制限に
対する余裕度がブロックの配置順序の決定に際して考慮
されていないので、配置順序が後であるブロックに接続
されるネットの仮想配線長が長くなる可能性が高いこと
に基づき、そのようなネットを有するパスが伝播遅延時
間の制限を違反する可能性が高くなるという欠点があっ
た。すなわち、ＬＳＩの配置処理において、伝播遅延時
間の制限を違反するパスが発生するおそれが大きくなる
という欠点があった。

【０００７】本発明の目的は、上述の点に鑑み、伝播遅
延時間の制限を違反するパスが発生するおそれを減少さ
せることができるＬＳＩの配置処理方式を提供すること
にある。

【０００８】

【課題を解決するための手段】本発明のＬＳＩの配置処
理方式は、レイアウト設計情報を入力し記憶するレイア
ウト設計情報入力手段と、遅延情報を入力し記憶する遅
延情報入力手段と、前記レイアウト設計情報入力手段に
よって記憶されているレイアウト設計情報および前記遅
延情報入力手段によって記憶されている遅延情報に基づ
き各パスの制限パス長を算出する制限パス長算出手段
と、前記レイアウト設計情報入力手段によって記憶され
ているレイアウト設計情報および前記制限パス長算出手
段によって算出された制限パス長に基づき各パスの始点
となるブロックおよび終点となるブロックの配置を行う
始点終点ブロック配置手段と、この始点終点ブロック配
置手段による始点となるブロックおよび終点となるブロ
ックの配置に基づき各パスの仮想パス長を算出し前記制
限パス長算出手段により算出された各パスの制限パス長
から各パスの仮想パス長を減じて各パスの配線余裕度を
算出する配線余裕度算出手段と、この配線余裕度算出手
段により算出された配線余裕度が小さいパスを優先させ
る順序で各パスを構成する未配置のブロックの配置を行
う未配置ブロック配置手段とを有する。

【０００９】

【作用】本発明のＬＳＩの配置処理方式では、レイアウ
ト設計情報入力手段がレイアウト設計情報を入力し記憶
し、遅延情報入力手段が遅延情報を入力し記憶し、制限
パス長算出手段がレイアウト設計情報入力手段によって
記憶されているレイアウト設計情報および遅延情報入力
手段によって記憶されている遅延情報に基づき各パスの
制限パス長を算出し、始点終点ブロック配置手段がレイ
アウト設計情報入力手段によって記憶されているレイア
ウト設計情報および制限パス長算出手段によって算出さ
れた制限パス長に基づき各パスの始点となるブロックお
よび終点となるブロックの配置を行い、配線余裕度算出
手段が始点終点ブロック配置手段による始点となるブロ
ックおよび終点となるブロックの配置に基づき各パスの
仮想パス長を算出し制限パス長算出手段により算出され
た各パスの制限パス長から各パスの仮想パス長を減じて
各パスの配線余裕度を算出し、未配置ブロック配置手段
が配線余裕度算出手段により算出された配線余裕度が小
さいパスを優先させる順序で各パスを構成する未配置の
ブロックの配置を行う。

【００１０】

【実施例】次に、本発明について図面を参照して詳細に
説明する。

【００１１】図１は、本発明のＬＳＩの配置処理方式の
一実施例の構成を示すブロック図である。

【００１２】本実施例のＬＳＩの配置処理方式は、処理
対象（配置処理の対象）のＬＳＩのレイアウト設計情報
（論理接続情報および下地情報等）を入力し記憶するレ
イアウト設計情報入力手段１−１と、処理対象のＬＳＩ
を構成する各パスの遅延情報（各パスの伝播遅延時間制
限情報（伝播遅延時間の制限を示す情報）および各パス
を構成するブロックの回路遅延時間情報等）を入力し記
憶する遅延情報入力手段１−２と、レイアウト設計情報
および遅延情報に基づいて制限パス長を求める制限パス
長算出手段１−３と、レイアウト設計情報および制限パ
ス長に基づいてパスの始点となるブロックおよび終点と
なるブロックの配置を行う始点終点ブロック配置手段１
−４と、処理対象のＬＳＩを構成する全てのパスの配線
余裕度の各々を算出する配線余裕度算出手段１−５と、
配線余裕度の小さいパスの順に（配線余裕度が小さいパ
スを優先させる順序で）各パスを構成する未配置のブロ
ック（パスの始点となるブロックおよび終点となるブロ
ック以外のブロック）の配置を行う未配置ブロック配置
手段１−６とを含んで構成されている。

【００１３】図２は、本実施例のＬＳＩの配置処理方式
の処理を示す流れ図である。この処理は、レイアウト設
計情報入力ステップ２−１と、遅延情報入力ステップ２
−２と、全パス制限パス長算出処理終了判定ステップ２
−３と、制限パス長算出ステップ２−４と、始点終点ブ
ロック配置ステップ２−５と、全パス配線余裕度算出処
理終了判定ステップ２−６と、配線余裕度算出ステップ
２−７と、未配置ブロック配置ステップ２−８とからな
る。

【００１４】図３（ａ）〜（ｃ）は、本実施例のＬＳＩ
の配置処理方式の具体的な動作を説明するための図（３
つのパス３−１〜３−３に関する配置処理の態様を示す
図）である。

【００１５】次に、このように構成された本実施例のＬ
ＳＩの配置処理方式の動作について説明する。

【００１６】レイアウト設計情報入力手段１−１は、処
理対象のＬＳＩのレイアウト設計情報を入力し（あらか
じめ設定されたファイル等から入力する。後述する遅延
情報の入力においても同様）、そのレイアウト設計情報
を記憶する（ステップ２−１）。

【００１７】遅延情報入力手段１−２は、処理対象のＬ
ＳＩを構成する全てのパスの遅延情報を入力し、それら
の遅延情報を記憶する（ステップ２−２）。

【００１８】制限パス長算出手段１−３は、処理対象の
ＬＳＩを構成する全てのパスの制限パス長の算出が終了
しているか否かを判定する（ステップ２−３）。

【００１９】制限パス長算出手段１−３は、ステップ２
−３で全てのパスの制限パス長の算出がまだ終了してい
ないと判定した場合には、制限パス長をまだ算出してい
ないパスを１つ取り出し（そのパスに関するレイアウト
設計情報中の情報および遅延情報をレイアウト設計情報
入力手段１−１および遅延情報入力手段１−２から取り
出し）、そのパスの制限パス長を算出してその値を記憶
する（ステップ２−４）。すなわち、次の〜に示す
ような処理を行う。 そのパスに関するレイアウト設計情報中の情報およ
び遅延情報に基づき、パストレース（パスを構成するブ
ロックの認識等）を行い、そのパスを構成する全てのブ
ロックの回路遅延時間の合計を求める。 そのパスについての伝播遅延時間の制限（伝播遅延
時間制限情報によって示される値）からで求めた回路
遅延時間の合計を引いて、そのパスの配線遅延時間の制
限（ネットにおける遅延時間の制限）を求める。 で求めた配線遅延時間の制限（時間を単位とする
値）を制限パス長（長さを単位とする値）に換算する
（あるパスの配線（ネット）に関する遅延時間とパス長
との間の換算のための情報はそのパスの遅延情報中に存
在する）。 その制限パス長の値を記憶する。

【００２０】以上の処理の後に、制限パス長算出手段１
−３はステップ２−３の判定に制御を戻す。

【００２１】制限パス長算出手段１−３は、ステップ２
−３で全てのパスの制限パス長の算出が終了していると
判定した場合には、始点終点ブロック配置手段１−４に
制御を渡す。

【００２２】始点終点ブロック配置手段１−４は、レイ
アウト設計情報中に始点または終点となるブロックの強
制配置情報（始点または終点となるブロックの強制的な
配置位置を示す情報）が存在するパスについては、その
強制配置情報に基づいてパスの始点となるブロックおよ
び終点となるブロックの自動配置を行う（ステップ２−
５）。また、レイアウト設計情報中に始点または終点と
なるブロックの強制配置情報が存在しないパスについて
は、ステップ２−４で算出された制限パス長を満たすよ
うに、一般的配置手法（ＭＩＮＣＵＴ法および重心法
等）を用いてパスの始点となるブロックおよび終点とな
るブロックの自動配置を行う（ステップ２−５）。

【００２３】始点終点ブロック配置手段１−４は、ステ
ップ２−５の処理を終えると、配線余裕度算出手段１−
５に制御を渡す。

【００２４】配線余裕度算出手段１−５は、全てのパス
の配線余裕度の算出が終了しているか否かを判定する
（ステップ２−６）。

【００２５】配線余裕度算出手段１−５は、ステップ２
−６で全てのパスの配線余裕度の算出がまだ終了してい
ないと判定した場合には、配線余裕度をまだ算出してい
ないパスを１つ取り出し（そのパスに関するレイアウト
設計情報中の情報および遅延情報をレイアウト設計情報
入力手段１−１および遅延情報入力手段１−２から取り
出し）、そのパスの配線余裕度を算出してその値を記憶
する（ステップ２−７）。すなわち、次の〜に示す
ような処理を行う。 そのパスの始点となるブロックおよび終点となるブ
ロックの配置位置（ステップ２−５で配置された位置）
およびレイアウト設計情報に基づいて、始点となるブロ
ックおよび終点となるブロックの端子（それらのブロッ
クがそのパスのネットに接続する端子）の端子位置を求
める。 で端子位置を求めた始点となるブロックの端子と
終点となるブロックの端子との間の仮想パス長（マンハ
ッタン長等）を算出する。 ステップ２−４で算出されたそのパスの制限パス長
からで求めたそのパスの仮想パス長を引いて、そのパ
スの配線余裕度を算出する。 その配線余裕度の値を記憶する。

【００２６】以上の処理の後に、配線余裕度算出手段１
−５はステップ２−６の判定に制御を戻す。

【００２７】配線余裕度算出手段１−５は、ステップ２
−６で全てのパスの配線余裕度の算出が終了していると
判定した場合には、未配置ブロック配置手段１−６に制
御を渡す。

【００２８】未配置ブロック配置手段１−６は、ステッ
プ２−７で算出された配線余裕度の小さいパスの順に
（配線余裕度が小さいパスを優先させる順序で）、各パ
スを構成するブロック（始点となるブロックおよび終点
となるブロック以外のブロックでありこの時点で未配置
のブロック）の自動配置を一般的配置手法を用いて行う
（ステップ２−８）。

【００２９】次に、図３（ａ）〜（ｃ）を参照して、本
実施例のＬＳＩの配置処理方式の具体的な動作について
説明する。

【００３０】図３（ａ）は、ブロック３−４を始点（始
点となるブロック）としブロック３−５を終点（終点と
なるブロック）としその間に３つのブロック３−１０
（始点となるブロックおよび終点となるブロック以外の
ブロック）を接続するパス３−１と、ブロック３−６を
始点としブロック３−７を終点としその間に２つのブロ
ック３−１０を接続するパス３−２と、ブロック３−８
を始点としブロック３−９を終点としその間に１つのブ
ロック３−１０を接続するパス３−２との構成を示す図
である（このような構成を示す情報がレイアウト設計情
報中に存在する）。ここで、ステップ２−４で算出され
る制限パス長は、３つのパス３−１〜３−３において等
しいものと仮定する。

【００３１】図３（ｂ）は、３つのパス３−１〜３−３
の始点または終点となるブロック３−４〜３−９がステ
ップ２−５の処理によって配置された態様（イメージ）
を示す図である。ここで、その配置結果に基づいて算出
される３つのパス３−１〜３−３の仮想パス長３−１１
〜３−１３は、仮想パス長３−１１（パス３−１の仮想
パス長），仮想パス長３−１２（パス３−２の仮想パス
長）および仮想パス長３−１３（パス３−３の仮想パス
長）の順に長いものと仮定する。このように仮定する
と、ステップ２−７で算出される配線余裕度について
は、パス３−３の配線余裕度よりもパス３−２の配線余
裕度が小さくなり、パス３−２の配線余裕度よりもパス
３−１の配線余裕度が小さくなる。

【００３２】図３（ｃ）は、パス３−１を構成するブロ
ック３−１０（始点となるブロック３−４および終点と
なるブロック３−５以外のブロックでありステップ２−
８より前の処理で未配置のブロック）がステップ２−８
の処理によって配置された態様を示す図である。

【００３３】ステップ２−８の処理では、図３（ｃ）に
示すような態様で、３つのパス３−１〜３−３の中で配
線余裕度が最小のパスであるパス３−１を構成する未配
置のブロック３−１０の配置が最初に行われる。さら
に、この後に、パス３−２およびパス３−３の順でこれ
らのパスを構成する未配置のブロック３−１０の配置が
行われる。

【００３４】

【発明の効果】以上説明したように本発明は、パスの始
点となるブロックおよび終点となるブロック以外のブロ
ックの自動配置を行う際に、配線余裕度の小さいパスを
構成する未配置のブロックから順番に配置を行うことに
より、配線余裕度の小さいパスを構成するブロックほど
理想的な配置位置と実際の配置位置との差を小さくする
ことができる。したがって、そのようなブロックに接続
されるネットの仮想配線長が短くなって、そのようなブ
ロックを有するパスにおいて伝播遅延時間の制限が満た
される可能性が高くなる。

【００３５】一方、配置順序が後のブロックについて
は、理想的な配置位置と実際の配置位置との差が大きく
なってそのようなブロックに接続されるネットの仮想配
線長が長くなりやすいが、そのようなブロックを有する
パスの配線余裕度は大きいので、そのようなパスについ
ても伝播遅延時間の制限が満たされる可能性が高くな
る。

【００３６】以上のことにより、本発明においては、処
理対象のＬＳＩにおける全てのパスについて伝播遅延時
間の制限が満たされる可能性を高めることができる（伝
播遅延時間の制限を違反するパスが発生するおそれを減
少させることができる）という効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１に示すＬＳＩの配置処理方式の処理を示す
流れ図である。

【図３】図１に示すＬＳＩの配置処理方式の具体的な動
作を説明するための図である。

【符号の説明】

１−１ レイアウト設計情報入力手段 １−２ 遅延情報入力手段 １−３ 制限パス長算出手段 １−４ 始点終点ブロック配置手段 １−５ 配線余裕度算出手段 １−６ 未配置ブロック配置手段 ３−１〜３−３ パス ３−４，３−６，３−８ ブロック（始点となるブロッ
ク） ３−５，３−７，３−９ ブロック（終点となるブロッ
ク） ３−１０ ブロック（始点となるブロックおよび終点と
なるブロック以外のブロック） ３−１１〜３−１３ 仮想パス長

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 レイアウト設計情報を入力し記憶するレ
   イアウト設計情報入力手段と、 遅延情報を入力し記憶する遅延情報入力手段と、 前記レイアウト設計情報入力手段によって記憶されてい
   るレイアウト設計情報および前記遅延情報入力手段によ
   って記憶されている遅延情報に基づき各パスの制限パス
   長を算出する制限パス長算出手段と、 前記レイアウト設計情報入力手段によって記憶されてい
   るレイアウト設計情報および前記制限パス長算出手段に
   よって算出された制限パス長に基づき各パスの始点とな
   るブロックおよび終点となるブロックの配置を行う始点
   終点ブロック配置手段と、 この始点終点ブロック配置手段による始点となるブロッ
   クおよび終点となるブロックの配置に基づき各パスの仮
   想パス長を算出し、前記制限パス長算出手段により算出
   された各パスの制限パス長から各パスの仮想パス長を減
   じて各パスの配線余裕度を算出する配線余裕度算出手段
   と、 この配線余裕度算出手段により算出された配線余裕度が
   小さいパスを優先させる順序で各パスを構成する未配置
   のブロックの配置を行う未配置ブロック配置手段とを有
   することを特徴とするＬＳＩの配置処理方式。