JP3253522B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＤＲＡＭ(Dynamic Random Access Memory)にお
けるメモリセルアレイのメモリセル端に形成される形状
ダミー部での第１層の金属配線層を被覆する層間絶縁膜
の平坦性を向上させて、第２層の金属配線層の配線カバ
レジの向上及び安定した形成を図る技術に関する。
し、特にＤＲＡＭ(Dynamic Random Access Memory)にお
けるメモリセルアレイのメモリセル端に形成される形状
ダミー部での第１層の金属配線層を被覆する層間絶縁膜
の平坦性を向上させて、第２層の金属配線層の配線カバ
レジの向上及び安定した形成を図る技術に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭにおけるメモリセルアレ
イのメモリセル端には形状ダミー部が配置されている。
これは、本来のメモリセルアレイの形状を安定に形成す
るため、本来のメモリセル部と同形状を有している。図
３は従来のメモリセル端を示す断面図であり、該メモリ
セル端に配置された形状ダミー部５０Ａにおける層間絶
縁膜６８の局部的な平坦性の劣化により、その部分に形
成された第２層の金属配線層７０のカバレジの悪化状態
を示してある（図中の矢印で示した部分参照）。尚、５
０Ｂは本来のメモリセル部であり、当然のことながら当
該メモリセル部５０Ｂと形状ダミー部５０Ａとは同形状
である。
イのメモリセル端には形状ダミー部が配置されている。
これは、本来のメモリセルアレイの形状を安定に形成す
るため、本来のメモリセル部と同形状を有している。図
３は従来のメモリセル端を示す断面図であり、該メモリ
セル端に配置された形状ダミー部５０Ａにおける層間絶
縁膜６８の局部的な平坦性の劣化により、その部分に形
成された第２層の金属配線層７０のカバレジの悪化状態
を示してある（図中の矢印で示した部分参照）。尚、５
０Ｂは本来のメモリセル部であり、当然のことながら当
該メモリセル部５０Ｂと形状ダミー部５０Ａとは同形状
である。
【０００３】図において、５１は例えばＰ型の半導体基
板で、該半導体基板５１上のフィールド領域にＬＯＣＯ
Ｓ酸化膜５２が形成され、活性領域にはゲート酸化膜５
３を介してゲート電極５４が形成されている。また、前
記ゲート電極５４及び前記ＬＯＣＯＳ酸化膜５２をマス
クにしてイオン注入されて例えばＮ+ 型のソース・ドレ
イン拡散層５５、５６が形成されており、それらを被覆
するように第１層の層間絶縁膜５７が形成されている。
板で、該半導体基板５１上のフィールド領域にＬＯＣＯ
Ｓ酸化膜５２が形成され、活性領域にはゲート酸化膜５
３を介してゲート電極５４が形成されている。また、前
記ゲート電極５４及び前記ＬＯＣＯＳ酸化膜５２をマス
クにしてイオン注入されて例えばＮ+ 型のソース・ドレ
イン拡散層５５、５６が形成されており、それらを被覆
するように第１層の層間絶縁膜５７が形成されている。
【０００４】６０はキャパシタで、前記Ｎ+ 型ソース拡
散層５５にコンタクトされたストレージノード６１と、
該ストレージノード６１上に容量絶縁膜６２を介してセ
ルプレート６３が形成されている。そして、前記キャパ
シタ６０を被覆するように第２層の層間絶縁膜６４が形
成されている。更に、前記層間絶縁膜６４を介して前記
Ｎ+ 型ドレイン拡散層５６にコンタクトするビット線形
成層６５が形成され、該ビット線形成層６５を被覆する
ように第３層の層間絶縁膜６６が形成されている。ま
た、前記層間絶縁膜６６上に第１層の金属配線層６７が
形成され、該金属配線層６７上にＴＥＯＳ膜（テトラエ
トオキシシラン）、ＳＯＧ膜（スピンオングラス）６
９、６９Ａ及びＴＥＯＳ膜から成る第４層の層間絶縁膜
６８が形成され、該層間絶縁膜６８上に第２層の金属配
線層７０が形成されている。
散層５５にコンタクトされたストレージノード６１と、
該ストレージノード６１上に容量絶縁膜６２を介してセ
ルプレート６３が形成されている。そして、前記キャパ
シタ６０を被覆するように第２層の層間絶縁膜６４が形
成されている。更に、前記層間絶縁膜６４を介して前記
Ｎ+ 型ドレイン拡散層５６にコンタクトするビット線形
成層６５が形成され、該ビット線形成層６５を被覆する
ように第３層の層間絶縁膜６６が形成されている。ま
た、前記層間絶縁膜６６上に第１層の金属配線層６７が
形成され、該金属配線層６７上にＴＥＯＳ膜（テトラエ
トオキシシラン）、ＳＯＧ膜（スピンオングラス）６
９、６９Ａ及びＴＥＯＳ膜から成る第４層の層間絶縁膜
６８が形成され、該層間絶縁膜６８上に第２層の金属配
線層７０が形成されている。
【０００５】
【発明が解決しようとする課題】このとき、図４に示す
ようにメモリセルアレイ７１のメモリセル端７１Ａは、
スタック型キャパシタセルの場合、絶対段差が大きくな
る。そのため、２層金属配線層プロセスにおいて、第１
層の金属配線層形成後の平坦化にＳＯＧ膜を使用する場
合、絶対段差の影響でＳＯＧ膜が均一に形成できず（図
３に示すようにメモリセル部５０Ｂに形成されるＳＯＧ
膜６９Ｂと形状ダミー部５０Ａに形成される、特に絶対
段差の大きい部分に形成されるＳＯＧ膜６９Ａとを均一
に形成できず）、局部的に平坦性が劣化してしまう。こ
れは、ＳＯＧ膜６９、６９Ａのコーティング時に、その
ＳＯＧ膜の特性上、図４に示すようにメモリセルアレイ
７１のセル端部７１Ａの絶対段差の大きい部分でのＳＯ
Ｇ膜の膜厚ａが薄くなるためである。そして、この絶対
段差の大きくなるメモリセル端に図３に示すような第１
層の金属配線層６７が形成された部分と、形成されない
部分とが存在すると、この両者間に存在する窪んだ部分
にＳＯＧ膜が落ち込んだ形で形成されるため、この部分
に残膜するＳＯＧ膜は僅かとなり、平坦性が悪化する。
ようにメモリセルアレイ７１のメモリセル端７１Ａは、
スタック型キャパシタセルの場合、絶対段差が大きくな
る。そのため、２層金属配線層プロセスにおいて、第１
層の金属配線層形成後の平坦化にＳＯＧ膜を使用する場
合、絶対段差の影響でＳＯＧ膜が均一に形成できず（図
３に示すようにメモリセル部５０Ｂに形成されるＳＯＧ
膜６９Ｂと形状ダミー部５０Ａに形成される、特に絶対
段差の大きい部分に形成されるＳＯＧ膜６９Ａとを均一
に形成できず）、局部的に平坦性が劣化してしまう。こ
れは、ＳＯＧ膜６９、６９Ａのコーティング時に、その
ＳＯＧ膜の特性上、図４に示すようにメモリセルアレイ
７１のセル端部７１Ａの絶対段差の大きい部分でのＳＯ
Ｇ膜の膜厚ａが薄くなるためである。そして、この絶対
段差の大きくなるメモリセル端に図３に示すような第１
層の金属配線層６７が形成された部分と、形成されない
部分とが存在すると、この両者間に存在する窪んだ部分
にＳＯＧ膜が落ち込んだ形で形成されるため、この部分
に残膜するＳＯＧ膜は僅かとなり、平坦性が悪化する。
【０００６】従って、メモリセル端に形成される形状ダ
ミー部５０Ａにおいて前述した層間絶縁膜６８を介して
形成される第２層の金属配線層７０が、その層間絶縁膜
６８の局部的な平坦性の劣化により、図３に示す矢印部
分での第２層の金属配線層の配線カバレジ、加工性が悪
化する原因となっていた。従って、本発明はＤＲＡＭに
おけるメモリセルアレイのセル端に形成される形状ダミ
ー部での第１層の金属配線層を被覆する層間絶縁膜の平
坦性を向上させて、この部分の第２層の金属配線層の配
線カバレジの向上を図ることを目的とする。
ミー部５０Ａにおいて前述した層間絶縁膜６８を介して
形成される第２層の金属配線層７０が、その層間絶縁膜
６８の局部的な平坦性の劣化により、図３に示す矢印部
分での第２層の金属配線層の配線カバレジ、加工性が悪
化する原因となっていた。従って、本発明はＤＲＡＭに
おけるメモリセルアレイのセル端に形成される形状ダミ
ー部での第１層の金属配線層を被覆する層間絶縁膜の平
坦性を向上させて、この部分の第２層の金属配線層の配
線カバレジの向上を図ることを目的とする。
【０００７】
【課題を解決するための手段】そこで、本発明の半導体
装置は、メモリセルアレイのメモリセル端に配置される
形状ダミー部の少なくとも隣り合う第１層の金属配線層
を接続することにより、前記形状ダミー部における第１
層の金属配線層と第２層の金属配線層との間に形成され
るＳＯＧ膜を含む層間絶縁膜の平坦性を向上させたもの
である。
装置は、メモリセルアレイのメモリセル端に配置される
形状ダミー部の少なくとも隣り合う第１層の金属配線層
を接続することにより、前記形状ダミー部における第１
層の金属配線層と第２層の金属配線層との間に形成され
るＳＯＧ膜を含む層間絶縁膜の平坦性を向上させたもの
である。
【０００８】また、本発明のメモリセルアレイのメモリ
セル端に形状ダミー部を配置して成るスタック型キャパ
シタセル構造を有する半導体装置は、前記形状ダミー部
の少なくとも隣り合う第１層の金属配線層を接続するこ
とにより、前記形状ダミー部における第１層の金属配線
層と第２の金属配線層との間に形成されるＳＯＧ膜を含
む層間絶縁膜の平坦性を向上させたものである。
セル端に形状ダミー部を配置して成るスタック型キャパ
シタセル構造を有する半導体装置は、前記形状ダミー部
の少なくとも隣り合う第１層の金属配線層を接続するこ
とにより、前記形状ダミー部における第１層の金属配線
層と第２の金属配線層との間に形成されるＳＯＧ膜を含
む層間絶縁膜の平坦性を向上させたものである。
【０００９】
【発明の実施の形態】以下、本発明の半導体装置の一実
施の形態について図１及び図２を基に説明する。図１は
本発明のメモリセルアレイのメモリセル端に形状ダミー
部を配置して成るスタック型キャパシタセル構造を有す
る半導体装置のメモリセル端を示す断面図であり、該メ
モリセル端に配置された形状ダミー部１０Ａにおける層
間絶縁膜２８の平坦性の向上が図られ、第２層の金属配
線層３０の配線カバレジの良好状態を示してある。尚、
１０Ｂは本来のメモリセル部であり、詳しくは後述する
が前記形状ダミー部１０Ａと当該メモリセル部１０Ｂと
は各々に形成される第１層の金属配線層２７Ａ、２７Ｂ
の形状が異なり、形状ダミー部１０Ａに形成される第１
層の金属配線層２７Ａは、メモリセル部１０Ｂに形成さ
れる少なくとも隣り合う第１層の金属配線層２８Ｂを接
続することにより、従来のような形状ダミー部における
層間絶縁膜の局部的な平坦性の劣化を解消している。
施の形態について図１及び図２を基に説明する。図１は
本発明のメモリセルアレイのメモリセル端に形状ダミー
部を配置して成るスタック型キャパシタセル構造を有す
る半導体装置のメモリセル端を示す断面図であり、該メ
モリセル端に配置された形状ダミー部１０Ａにおける層
間絶縁膜２８の平坦性の向上が図られ、第２層の金属配
線層３０の配線カバレジの良好状態を示してある。尚、
１０Ｂは本来のメモリセル部であり、詳しくは後述する
が前記形状ダミー部１０Ａと当該メモリセル部１０Ｂと
は各々に形成される第１層の金属配線層２７Ａ、２７Ｂ
の形状が異なり、形状ダミー部１０Ａに形成される第１
層の金属配線層２７Ａは、メモリセル部１０Ｂに形成さ
れる少なくとも隣り合う第１層の金属配線層２８Ｂを接
続することにより、従来のような形状ダミー部における
層間絶縁膜の局部的な平坦性の劣化を解消している。
【００１０】図１において、１１は例えばＰ型の半導体
基板で、該半導体基板１１上のフィールド領域にＬＯＣ
ＯＳ酸化膜１２が形成され、活性領域にはゲート酸化膜
１３を介してポリシリコン膜から成るゲート電極１４が
形成されている。また、前記ゲート電極１３及び前記Ｌ
ＯＣＯＳ酸化膜１２をマスクにしてイオン注入されて例
えばＮ+ 型のソース・ドレイン拡散層１５、１６が形成
されており、それらを被覆するように第１層の層間絶縁
膜１７が形成されている。
基板で、該半導体基板１１上のフィールド領域にＬＯＣ
ＯＳ酸化膜１２が形成され、活性領域にはゲート酸化膜
１３を介してポリシリコン膜から成るゲート電極１４が
形成されている。また、前記ゲート電極１３及び前記Ｌ
ＯＣＯＳ酸化膜１２をマスクにしてイオン注入されて例
えばＮ+ 型のソース・ドレイン拡散層１５、１６が形成
されており、それらを被覆するように第１層の層間絶縁
膜１７が形成されている。
【００１１】２０はキャパシタで、前記Ｎ+ 型ソース拡
散層１５にコンタクトされたストレージノード２１と、
該ストレージノード２１上に容量絶縁膜２２を介してセ
ルプレート２３が形成されている。そして、前記キャパ
シタ２０を被覆するように第２層の層間絶縁膜２４が形
成されている。更に、前記層間絶縁膜２４を介して前記
Ｎ+ 型ドレイン拡散層１６にコンタクトするビット線形
成層２５が形成され、該ビット線形成層２５を被覆する
ように第３層の層間絶縁膜２６が形成されている。ま
た、前記層間絶縁膜２６上にＡｌ合金層から成る第１層
の金属配線層２７Ａ、２７Ｂが形成され、該第１の金属
配線層２７Ａ、２７Ｂ上にＴＥＯＳ膜（テトラエトオキ
シシラン）、ＳＯＧ膜（スピンオングラス）２９及びＴ
ＥＯＳ膜から成る第４層の層間絶縁膜２８が形成され、
該層間絶縁膜２８上にＡｌ合金層から成る第２層の金属
配線層３０が形成されている。
散層１５にコンタクトされたストレージノード２１と、
該ストレージノード２１上に容量絶縁膜２２を介してセ
ルプレート２３が形成されている。そして、前記キャパ
シタ２０を被覆するように第２層の層間絶縁膜２４が形
成されている。更に、前記層間絶縁膜２４を介して前記
Ｎ+ 型ドレイン拡散層１６にコンタクトするビット線形
成層２５が形成され、該ビット線形成層２５を被覆する
ように第３層の層間絶縁膜２６が形成されている。ま
た、前記層間絶縁膜２６上にＡｌ合金層から成る第１層
の金属配線層２７Ａ、２７Ｂが形成され、該第１の金属
配線層２７Ａ、２７Ｂ上にＴＥＯＳ膜（テトラエトオキ
シシラン）、ＳＯＧ膜（スピンオングラス）２９及びＴ
ＥＯＳ膜から成る第４層の層間絶縁膜２８が形成され、
該層間絶縁膜２８上にＡｌ合金層から成る第２層の金属
配線層３０が形成されている。
【００１２】このとき、従来、問題となっていた局部的
に平坦性が乏しい第１層の金属配線層２７Ａのパターン
は、形状ダミー部であるため、この部分に位置した第１
層の金属配線層２７Ａ同士を必要に応じてショートさせ
て（尚、本実施例では、図２に示すように同電位を供給
する隣り合う３本の第１層の金属配線層２７Ａ同士を適
当な場所でショートさせている。）、該第１層の金属配
線層２７Ａを幅広に形成することで、図１に示すように
形状ダミー部１０Ａ及びメモリセル部１０Ｂに形成され
るＳＯＧ膜２９をほぼ均一に形成できるため、従来のよ
うな層間絶縁膜の局部的な平坦性の劣化という問題が解
消され、従って後工程での第２層の金属配線層３０の配
線カバレジを向上でき、第１層の金属配線層と第２層の
金属配線層との間の層間絶縁膜のプロセスマージンを向
上できる。
に平坦性が乏しい第１層の金属配線層２７Ａのパターン
は、形状ダミー部であるため、この部分に位置した第１
層の金属配線層２７Ａ同士を必要に応じてショートさせ
て（尚、本実施例では、図２に示すように同電位を供給
する隣り合う３本の第１層の金属配線層２７Ａ同士を適
当な場所でショートさせている。）、該第１層の金属配
線層２７Ａを幅広に形成することで、図１に示すように
形状ダミー部１０Ａ及びメモリセル部１０Ｂに形成され
るＳＯＧ膜２９をほぼ均一に形成できるため、従来のよ
うな層間絶縁膜の局部的な平坦性の劣化という問題が解
消され、従って後工程での第２層の金属配線層３０の配
線カバレジを向上でき、第１層の金属配線層と第２層の
金属配線層との間の層間絶縁膜のプロセスマージンを向
上できる。
【００１３】
【発明の効果】以上、本発明によればＤＲＡＭのメモリ
セルアレイのメモリセル端に配置される形状ダミー部に
おける少なくとも隣り合う下層の金属配線層同士を必要
に応じてショートさせて、下層の金属配線層を幅広に形
成したことにより、従来のように絶対段差の大きい部分
での層間絶縁膜の平坦性が局部的に劣化するという問題
が解消でき、下層の金属配線層上に形成される上層の金
属配線層との間の層間絶縁膜の平坦化が図れ、上層の金
属配線層の配線カバレジ、加工性を向上できる。
セルアレイのメモリセル端に配置される形状ダミー部に
おける少なくとも隣り合う下層の金属配線層同士を必要
に応じてショートさせて、下層の金属配線層を幅広に形
成したことにより、従来のように絶対段差の大きい部分
での層間絶縁膜の平坦性が局部的に劣化するという問題
が解消でき、下層の金属配線層上に形成される上層の金
属配線層との間の層間絶縁膜の平坦化が図れ、上層の金
属配線層の配線カバレジ、加工性を向上できる。
【図１】本発明の半導体装置、特にメモリセルアレイの
メモリセル端を示す断面図である。
メモリセル端を示す断面図である。
【図２】本発明の半導体装置、特にメモリセルアレイの
メモリセル端を示す平面図である。
メモリセル端を示す平面図である。
【図３】従来の半導体装置、特にメモリセルアレイのメ
モリセル端を示す断面図である。
モリセル端を示す断面図である。
【図４】メモリセルアレイのメモリセル端でのＳＯＧ膜
コーティング状態を示す図である。
コーティング状態を示す図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/3205 H01L 27/108
Claims (1)
- 【請求項１】 スタック型キャパシタセル構造を有し、
メモリセルアレイのメモリセル端に当該セル構造と同一
形状から成る形状ダミー部を配置して成る半導体装置に
おいて、 前記形状ダミー部の少なくとも隣り合う第１層の金属配
線層同士を接続することにより、前記形状ダミー部にお
ける該第１層の金属配線層と第２層の金属配線層との間
に形成されるＳＯＧ膜を含む層間絶縁膜の平坦性を向上
させたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10782496A JP3253522B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10782496A JP3253522B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293840A JPH09293840A (ja) | 1997-11-11 |
| JP3253522B2 true JP3253522B2 (ja) | 2002-02-04 |
Family
ID=14468975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10782496A Expired - Fee Related JP3253522B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253522B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436807B1 (en) | 2000-01-18 | 2002-08-20 | Agere Systems Guardian Corp. | Method for making an interconnect layer and a semiconductor device including the same |
-
1996
- 1996-04-26 JP JP10782496A patent/JP3253522B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09293840A (ja) | 1997-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |