JPH11111718A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH11111718A JPH11111718A JP27567297A JP27567297A JPH11111718A JP H11111718 A JPH11111718 A JP H11111718A JP 27567297 A JP27567297 A JP 27567297A JP 27567297 A JP27567297 A JP 27567297A JP H11111718 A JPH11111718 A JP H11111718A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- interlayer insulating
- semiconductor device
- dummy pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ダミーパターンを用いても、寄生容量が増加
せず、またダミーパターンが存在することによるパター
ン修正頻度の増加をなくす。 【解決手段】 半導体基板１上の配線２と、この配線２
が存在する半導体基板１上の全面に形成されて上面が平
坦化された層間絶縁膜３とを備えた半導体装置であっ
て、配線２がダミーパターン５を有し、このダミーパタ
ーン５と信号線として用いる配線４との距離が、３μｍ
以上で２００μｍ以下となるように設定されている。配
線間隔を３μｍ以上とすることにより寄生容量を無視で
き、動作速度は遅くならない。また、ダミーパターン５
が配線パターンと２００μｍ程度離れた箇所に存在して
も、十分にダミーパターン５として平坦化への効果を発
揮することができる。これに伴い、他のレイヤのパター
ンを修正するときでも、ダミーパターン５の修正の必要
がなくレイアウト修正が容易になる。
せず、またダミーパターンが存在することによるパター
ン修正頻度の増加をなくす。 【解決手段】 半導体基板１上の配線２と、この配線２
が存在する半導体基板１上の全面に形成されて上面が平
坦化された層間絶縁膜３とを備えた半導体装置であっ
て、配線２がダミーパターン５を有し、このダミーパタ
ーン５と信号線として用いる配線４との距離が、３μｍ
以上で２００μｍ以下となるように設定されている。配
線間隔を３μｍ以上とすることにより寄生容量を無視で
き、動作速度は遅くならない。また、ダミーパターン５
が配線パターンと２００μｍ程度離れた箇所に存在して
も、十分にダミーパターン５として平坦化への効果を発
揮することができる。これに伴い、他のレイヤのパター
ンを修正するときでも、ダミーパターン５の修正の必要
がなくレイアウト修正が容易になる。
Description
【０００１】
【発明の属する技術分野】この発明は、特に多層配線の
平坦化に化学機械研磨を用いる半導体装置およびその製
造方法に関するものである。
平坦化に化学機械研磨を用いる半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】多層配線を有する半導体装置では、下地
配線に起因する凹凸を緩和するための層間膜の平坦化
は、重要な技術の一つである。平坦化技術の一つとし
て、近年、化学機械研磨（以後ＣＭＰと記述する）が普
及しつつある。このＣＭＰ法は、シリカ粒子を含む研磨
液を注ぎながら定盤に貼り付けた研磨パッドにウエハを
押しつけ、ウエハに荷重をかけながら定盤を回転させ
て、ウエハ表面の凸部のみを選択的に研磨することで、
平坦化する方法である。ＣＭＰについては例えば、特開
平４−１５５９２７号公報および特開平６−２７５６１
６号公報にその方法が開示されている。また、ＣＭＰを
行うとき、下地配線の疎密による平坦性の違いを抑制す
るために、配線のダミーパターンを使用する方法が特開
平７−７４１７５号公報に開示されている。さらに、特
開平７−７４１７５号公報では層間絶縁膜として、ＣＭ
Ｐの研磨速度の遅いプラズマ窒化膜と、研磨速度の速い
シリコン酸化膜の２種類の膜を採用することで、研磨の
ストップ機能を高め、層間絶縁膜の過度の研磨が防止さ
れ、平坦化が実現されることも示している。
配線に起因する凹凸を緩和するための層間膜の平坦化
は、重要な技術の一つである。平坦化技術の一つとし
て、近年、化学機械研磨（以後ＣＭＰと記述する）が普
及しつつある。このＣＭＰ法は、シリカ粒子を含む研磨
液を注ぎながら定盤に貼り付けた研磨パッドにウエハを
押しつけ、ウエハに荷重をかけながら定盤を回転させ
て、ウエハ表面の凸部のみを選択的に研磨することで、
平坦化する方法である。ＣＭＰについては例えば、特開
平４−１５５９２７号公報および特開平６−２７５６１
６号公報にその方法が開示されている。また、ＣＭＰを
行うとき、下地配線の疎密による平坦性の違いを抑制す
るために、配線のダミーパターンを使用する方法が特開
平７−７４１７５号公報に開示されている。さらに、特
開平７−７４１７５号公報では層間絶縁膜として、ＣＭ
Ｐの研磨速度の遅いプラズマ窒化膜と、研磨速度の速い
シリコン酸化膜の２種類の膜を採用することで、研磨の
ストップ機能を高め、層間絶縁膜の過度の研磨が防止さ
れ、平坦化が実現されることも示している。
【０００３】なお、配線のダミーパターンに関する技術
は、化学機械研磨以外の平坦化方法ではより以前から知
られており、例えば、特開昭６１−２７６３４５号公報
に開示されている。また、ダミーパターンを自動配置配
線システムにより発生させる技術が特開平２−２４０９
４６号公報に開示されている。さらにダミーパターンに
金属配線を用いず絶縁膜を用いることにより、寄生容量
が増加しない方法が、特開平６−６９２０１号公報に開
示されている。
は、化学機械研磨以外の平坦化方法ではより以前から知
られており、例えば、特開昭６１−２７６３４５号公報
に開示されている。また、ダミーパターンを自動配置配
線システムにより発生させる技術が特開平２−２４０９
４６号公報に開示されている。さらにダミーパターンに
金属配線を用いず絶縁膜を用いることにより、寄生容量
が増加しない方法が、特開平６−６９２０１号公報に開
示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、以下の課題が存在する。特開平７
−７４１７５号公報に開示されているように、配線層を
ダミーパターンとして用いた場合、配線間のスペースが
狭いと寄生容量が増加し、動作速度が遅くなるという課
題がある。
従来技術においては、以下の課題が存在する。特開平７
−７４１７５号公報に開示されているように、配線層を
ダミーパターンとして用いた場合、配線間のスペースが
狭いと寄生容量が増加し、動作速度が遅くなるという課
題がある。
【０００５】また、ダミーパターンを、配線のスペース
を埋め尽くす様に配置した場合、開発途中のレイアウト
修正が頻繁に発生する段階では、他のレイヤのパターン
を修正するとき、ダミーパターンがない場合は修正の必
要がなくとも、ダミーパターンが存在するために修正が
必要となることがある。この場合、修正に必要とする時
間および費用が増加するという問題が発生する。
を埋め尽くす様に配置した場合、開発途中のレイアウト
修正が頻繁に発生する段階では、他のレイヤのパターン
を修正するとき、ダミーパターンがない場合は修正の必
要がなくとも、ダミーパターンが存在するために修正が
必要となることがある。この場合、修正に必要とする時
間および費用が増加するという問題が発生する。
【０００６】また、ＣＭＰの研磨速度の遅いプラズマ窒
化膜と、研磨速度の速いシリコン酸化膜の２種類の膜を
採用するとき、プラズマ窒化膜は応力が大きく、配線の
信頼性を劣化させるという課題がある。すなわち、窒化
膜とシリコン基板では膨張率が異なり、これが原因で応
力が発生する。そして、アルミニウム配線に対してこの
応力が長期間かかると、ストレスマイグレーションが発
生し、アルミニウム配線が断線するという不良が発生す
る。また、プラズマ窒化膜とシリコン酸化膜ではウエッ
トエッチング速度が極端に異なるため、後工程でコンタ
クトホールを形成するとコンタクトホール内に段がで
き、コンタクトの歩留まりが低下するという問題が発生
する。
化膜と、研磨速度の速いシリコン酸化膜の２種類の膜を
採用するとき、プラズマ窒化膜は応力が大きく、配線の
信頼性を劣化させるという課題がある。すなわち、窒化
膜とシリコン基板では膨張率が異なり、これが原因で応
力が発生する。そして、アルミニウム配線に対してこの
応力が長期間かかると、ストレスマイグレーションが発
生し、アルミニウム配線が断線するという不良が発生す
る。また、プラズマ窒化膜とシリコン酸化膜ではウエッ
トエッチング速度が極端に異なるため、後工程でコンタ
クトホールを形成するとコンタクトホール内に段がで
き、コンタクトの歩留まりが低下するという問題が発生
する。
【０００７】したがって、この発明の目的は、上記問題
点に鑑み、ダミーパターンを用いても、寄生容量が増加
せず、またダミーパターンが存在することによるパター
ン修正頻度の増加のない、半導体装置およびその製造方
法を提供することである。
点に鑑み、ダミーパターンを用いても、寄生容量が増加
せず、またダミーパターンが存在することによるパター
ン修正頻度の増加のない、半導体装置およびその製造方
法を提供することである。
【０００８】
【課題を解決するための手段】この発明の請求項１記載
の半導体装置は、半導体基板上の配線と、この配線が存
在する半導体基板上の全面に形成されて上面が平坦化さ
れた層間絶縁膜とを備えた半導体装置であって、配線が
ダミーパターンを有し、このダミーパターンと信号線と
して用いる配線との距離が、３μｍ以上で２００μｍ以
下となるように設定されている。
の半導体装置は、半導体基板上の配線と、この配線が存
在する半導体基板上の全面に形成されて上面が平坦化さ
れた層間絶縁膜とを備えた半導体装置であって、配線が
ダミーパターンを有し、このダミーパターンと信号線と
して用いる配線との距離が、３μｍ以上で２００μｍ以
下となるように設定されている。
【０００９】上記の構成によれば、半導体基板上の配線
のダミーパターンと信号線として用いる配線との配線間
距離が３μｍ程度で配線間寄生容量は十分に低下し、そ
れ以上の配線間隔では寄生容量は低下しないため、配線
間隔を３μｍ以上とすることにより寄生容量を無視で
き、動作速度は遅くならない。また、ＣＭＰを用いて平
坦化を行ったときに、層間絶縁膜の配線のない中央部で
生じる凹みは、配線間隔２００μｍ以下とすることによ
り小さくなる。すなわち、ダミーパターンが配線パター
ンと２００μｍ程度離れた箇所に存在しても、十分にダ
ミーパターンとして平坦化への効果を発揮することがで
きる。これに伴い、ダミーパターンを配線近傍に配置し
ないため、他のレイヤのパターンを修正するときでも、
ダミーパターンの修正の必要がなくレイアウト修正が容
易になる。
のダミーパターンと信号線として用いる配線との配線間
距離が３μｍ程度で配線間寄生容量は十分に低下し、そ
れ以上の配線間隔では寄生容量は低下しないため、配線
間隔を３μｍ以上とすることにより寄生容量を無視で
き、動作速度は遅くならない。また、ＣＭＰを用いて平
坦化を行ったときに、層間絶縁膜の配線のない中央部で
生じる凹みは、配線間隔２００μｍ以下とすることによ
り小さくなる。すなわち、ダミーパターンが配線パター
ンと２００μｍ程度離れた箇所に存在しても、十分にダ
ミーパターンとして平坦化への効果を発揮することがで
きる。これに伴い、ダミーパターンを配線近傍に配置し
ないため、他のレイヤのパターンを修正するときでも、
ダミーパターンの修正の必要がなくレイアウト修正が容
易になる。
【００１０】請求項２記載の半導体装置は、半導体基板
上の配線と、この配線が存在する半導体基板上の全面に
形成されて上面が平坦化された層間絶縁膜とを備えた半
導体装置であって、配線がダミーパターンを有し、この
ダミーパターンが半導体チップ周囲のスクライブレーン
の部分に存在する。スクライブレーンは通常５０〜１０
０μｍ程度の幅があり、チップ周辺から約５０μｍには
配線レイアウトが存在するが、請求項１に記載したよう
に配線のダミーパターンの距離は２００μｍ程度離れて
いてもダミーパターンとしての効果を有するので、上記
のように半導体チップ周囲のスクライブレーンの部分に
ダミーパターンが存在しても十分な平坦化が得られる。
また、ダミーパターンと配線間のスペースが十分にある
ので配線間寄生容量が増加する問題も生じずレイアウト
修正も容易にできる。
上の配線と、この配線が存在する半導体基板上の全面に
形成されて上面が平坦化された層間絶縁膜とを備えた半
導体装置であって、配線がダミーパターンを有し、この
ダミーパターンが半導体チップ周囲のスクライブレーン
の部分に存在する。スクライブレーンは通常５０〜１０
０μｍ程度の幅があり、チップ周辺から約５０μｍには
配線レイアウトが存在するが、請求項１に記載したよう
に配線のダミーパターンの距離は２００μｍ程度離れて
いてもダミーパターンとしての効果を有するので、上記
のように半導体チップ周囲のスクライブレーンの部分に
ダミーパターンが存在しても十分な平坦化が得られる。
また、ダミーパターンと配線間のスペースが十分にある
ので配線間寄生容量が増加する問題も生じずレイアウト
修正も容易にできる。
【００１１】請求項３記載の半導体装置は、半導体基板
上の配線と、この配線が存在する半導体基板上の全面に
形成されて上面が平坦化された層間絶縁膜とを備えた半
導体装置であって、配線がダミーパターンを有し、この
ダミーパターンがボンディングパッドの部分に存在す
る。ボンディングパッド周辺から５０μｍには配線レイ
アウトが存在するが、請求項１に記載したように配線の
ダミーパターンの距離は２００μｍ程度離れていてもダ
ミーパターンとしての効果を有するので、上記のように
ボンディングパッドの部分にダミーパターンが存在して
も十分な平坦化が得られる。また、ダミーパターンと配
線間のスペースが十分にあるので配線間寄生容量が増加
する問題も生じずレイアウト修正も容易にできる。
上の配線と、この配線が存在する半導体基板上の全面に
形成されて上面が平坦化された層間絶縁膜とを備えた半
導体装置であって、配線がダミーパターンを有し、この
ダミーパターンがボンディングパッドの部分に存在す
る。ボンディングパッド周辺から５０μｍには配線レイ
アウトが存在するが、請求項１に記載したように配線の
ダミーパターンの距離は２００μｍ程度離れていてもダ
ミーパターンとしての効果を有するので、上記のように
ボンディングパッドの部分にダミーパターンが存在して
も十分な平坦化が得られる。また、ダミーパターンと配
線間のスペースが十分にあるので配線間寄生容量が増加
する問題も生じずレイアウト修正も容易にできる。
【００１２】請求項４記載の半導体装置は、半導体基板
上の配線と、この配線が存在する半導体基板上の全面に
形成されて上面が平坦化された層間絶縁膜とを備えた半
導体装置であって、層間絶縁膜が化学機械研磨による研
磨速度の遅い下層層間絶縁膜と、化学機械研磨による研
磨速度の早い上層層間絶縁膜とで構成されている。この
ように、層間絶縁膜が化学機械研磨による研磨速度の遅
い下層層間絶縁膜と、化学機械研磨による研磨速度の早
い上層層間絶縁膜とで構成されているので、製造時に上
層層間絶縁膜に対しある程度オーバーエッチングを行っ
ても、下層層間絶縁膜はほとんどエッチングされない。
このため、研磨のストップ機能を高め、層間絶縁膜の過
度の研磨が防止され、平坦化が実現される。
上の配線と、この配線が存在する半導体基板上の全面に
形成されて上面が平坦化された層間絶縁膜とを備えた半
導体装置であって、層間絶縁膜が化学機械研磨による研
磨速度の遅い下層層間絶縁膜と、化学機械研磨による研
磨速度の早い上層層間絶縁膜とで構成されている。この
ように、層間絶縁膜が化学機械研磨による研磨速度の遅
い下層層間絶縁膜と、化学機械研磨による研磨速度の早
い上層層間絶縁膜とで構成されているので、製造時に上
層層間絶縁膜に対しある程度オーバーエッチングを行っ
ても、下層層間絶縁膜はほとんどエッチングされない。
このため、研磨のストップ機能を高め、層間絶縁膜の過
度の研磨が防止され、平坦化が実現される。
【００１３】請求項５記載の半導体装置は、請求項４に
おいて、下層層間絶縁膜がＣＶＤ酸化膜、上層層間絶縁
膜がＢＰＳＧ膜である。化学機械研磨を行った時のエッ
チング速度は、ＣＶＤ酸化膜に対してＢＰＳＧ膜は５倍
程度早いため、下層層間絶縁膜がＣＶＤ酸化膜、上層層
間絶縁膜がＢＰＳＧ膜とすることにより、ＢＰＳＧ膜に
対してある程度オーバーエッチングを行っても、ＣＶＤ
酸化膜はほとんどエッチングされず、エッチングのマー
ジンを広く取ることができる。このため、オーバーエッ
チングのマージンを確保しながら、プラズマ窒化膜を用
いた場合に起こる配線の信頼性劣化が起こらない。すな
わち、従来のプラズマ窒化膜はストレスが多く、アルミ
ニウム配線を用いたとき、ストレスマイグレーションに
よりアルミニウム配線か断線するという信頼性不良が発
生するが、ＢＰＳＧ膜にはストレスがほとんどないた
め、ストレスマイグレーションが起こらず信頼性が確保
される。
おいて、下層層間絶縁膜がＣＶＤ酸化膜、上層層間絶縁
膜がＢＰＳＧ膜である。化学機械研磨を行った時のエッ
チング速度は、ＣＶＤ酸化膜に対してＢＰＳＧ膜は５倍
程度早いため、下層層間絶縁膜がＣＶＤ酸化膜、上層層
間絶縁膜がＢＰＳＧ膜とすることにより、ＢＰＳＧ膜に
対してある程度オーバーエッチングを行っても、ＣＶＤ
酸化膜はほとんどエッチングされず、エッチングのマー
ジンを広く取ることができる。このため、オーバーエッ
チングのマージンを確保しながら、プラズマ窒化膜を用
いた場合に起こる配線の信頼性劣化が起こらない。すな
わち、従来のプラズマ窒化膜はストレスが多く、アルミ
ニウム配線を用いたとき、ストレスマイグレーションに
よりアルミニウム配線か断線するという信頼性不良が発
生するが、ＢＰＳＧ膜にはストレスがほとんどないた
め、ストレスマイグレーションが起こらず信頼性が確保
される。
【００１４】請求項６記載の半導体装置は、請求項１，
２または３において、層間絶縁膜が化学機械研磨による
研磨速度の遅い下層層間絶縁膜と、化学機械研磨による
研磨速度の早い上層層間絶縁膜とで構成されている。こ
のように、請求項１，２または３の構成により、線間寄
生容量は増加しないため動作速度の遅延を防止し、また
層間絶縁膜の平坦化を図るとともに、層間絶縁膜が化学
機械研磨による研磨速度の遅い下層層間絶縁膜と、化学
機械研磨による研磨速度の早い上層層間絶縁膜で構成さ
れているので、このような２種類の膜を採用すること
で、平坦化の際に層間絶縁膜の過度の研磨を防止しかつ
配線の信頼性劣化を防止することができる。
２または３において、層間絶縁膜が化学機械研磨による
研磨速度の遅い下層層間絶縁膜と、化学機械研磨による
研磨速度の早い上層層間絶縁膜とで構成されている。こ
のように、請求項１，２または３の構成により、線間寄
生容量は増加しないため動作速度の遅延を防止し、また
層間絶縁膜の平坦化を図るとともに、層間絶縁膜が化学
機械研磨による研磨速度の遅い下層層間絶縁膜と、化学
機械研磨による研磨速度の早い上層層間絶縁膜で構成さ
れているので、このような２種類の膜を採用すること
で、平坦化の際に層間絶縁膜の過度の研磨を防止しかつ
配線の信頼性劣化を防止することができる。
【００１５】請求項７記載の半導体装置は、請求項１，
２または３において、ダミーパターンがブロック状に配
列されている。このように、ダミーパターンがブロック
状に配列されることにより、ダミーパターン内にスペー
スを入れることで、ダミーパターン上の層間絶縁膜の膜
厚は、信号線として用いる配線上の層間絶縁膜とほぼ同
じ膜厚とすることができる。
２または３において、ダミーパターンがブロック状に配
列されている。このように、ダミーパターンがブロック
状に配列されることにより、ダミーパターン内にスペー
スを入れることで、ダミーパターン上の層間絶縁膜の膜
厚は、信号線として用いる配線上の層間絶縁膜とほぼ同
じ膜厚とすることができる。
【００１６】請求項８記載の半導体装置は、請求項７に
おいて、ダミーパターンのブロックのスペースが１μｍ
以上５μｍ以下で、ラインが１μｍ以上５μｍ以下であ
る。このように、ダミーパターンのブロックのスペース
が１μｍ以上５μｍ以下で、ラインが１μｍ以上５μｍ
以下とすることにより請求項７の作用効果を効果的に得
ることができる。
おいて、ダミーパターンのブロックのスペースが１μｍ
以上５μｍ以下で、ラインが１μｍ以上５μｍ以下であ
る。このように、ダミーパターンのブロックのスペース
が１μｍ以上５μｍ以下で、ラインが１μｍ以上５μｍ
以下とすることにより請求項７の作用効果を効果的に得
ることができる。
【００１７】請求項９記載の半導体装置の製造方法は、
半導体基板上に第一の配線を形成する工程と、第一の配
線を形成した半導体基板上の全面に層間絶縁膜を形成す
る工程と、層間絶縁膜を化学機械研磨により平坦化する
工程と、平坦化された層間絶縁膜上に第二の配線を形成
する工程とを含む半導体装置の製造方法であって、第一
の配線がダミーパターンを有し、このダミーパターンと
信号線として用いる配線との距離が、３μｍ以上で２０
０μｍ以下となるように設定する。
半導体基板上に第一の配線を形成する工程と、第一の配
線を形成した半導体基板上の全面に層間絶縁膜を形成す
る工程と、層間絶縁膜を化学機械研磨により平坦化する
工程と、平坦化された層間絶縁膜上に第二の配線を形成
する工程とを含む半導体装置の製造方法であって、第一
の配線がダミーパターンを有し、このダミーパターンと
信号線として用いる配線との距離が、３μｍ以上で２０
０μｍ以下となるように設定する。
【００１８】このように、半導体基板上に第一の配線を
形成する工程において、第一の配線がダミーパターンを
有し、このダミーパターンと信号線として用いる配線と
の距離が、３μｍ以上で２００μｍ以下となるように設
定するので、動作速度が遅くならず、また層間絶縁膜の
平坦化を図るとともにレイアウト修正が容易になる。す
なわち、ダミーパターンと信号線として用いる配線との
配線間距離が３μｍ程度で配線間寄生容量は十分に低下
し、それ以上の配線間隔では寄生容量は低下せず無視で
きる。このため、配線間隔を３μｍ以上とすることによ
り動作速度が遅くならない。また、ＣＭＰを用いて平坦
化を行ったときに、層間絶縁膜の配線のない中央部で生
じる凹みは、配線間隔２００μｍ以下とすることにより
小さくなる。このため、ダミーパターンが配線パターン
と２００μｍ程度離れた箇所に存在しても、十分にダミ
ーパターンとして平坦化への効果を発揮することができ
る。また、このように層間絶縁膜が平坦化されているの
で、この層間絶縁膜上に第二の配線を形成しても、フォ
ーカスずれによる第二の配線の断線あるいはショートが
発生しない。また、ダミーパターンを配線近傍に配置し
ないため、他のレイヤのパターンを修正するときでも、
ダミーパターンの修正の必要がなくレイアウト修正が容
易になる。
形成する工程において、第一の配線がダミーパターンを
有し、このダミーパターンと信号線として用いる配線と
の距離が、３μｍ以上で２００μｍ以下となるように設
定するので、動作速度が遅くならず、また層間絶縁膜の
平坦化を図るとともにレイアウト修正が容易になる。す
なわち、ダミーパターンと信号線として用いる配線との
配線間距離が３μｍ程度で配線間寄生容量は十分に低下
し、それ以上の配線間隔では寄生容量は低下せず無視で
きる。このため、配線間隔を３μｍ以上とすることによ
り動作速度が遅くならない。また、ＣＭＰを用いて平坦
化を行ったときに、層間絶縁膜の配線のない中央部で生
じる凹みは、配線間隔２００μｍ以下とすることにより
小さくなる。このため、ダミーパターンが配線パターン
と２００μｍ程度離れた箇所に存在しても、十分にダミ
ーパターンとして平坦化への効果を発揮することができ
る。また、このように層間絶縁膜が平坦化されているの
で、この層間絶縁膜上に第二の配線を形成しても、フォ
ーカスずれによる第二の配線の断線あるいはショートが
発生しない。また、ダミーパターンを配線近傍に配置し
ないため、他のレイヤのパターンを修正するときでも、
ダミーパターンの修正の必要がなくレイアウト修正が容
易になる。
【００１９】請求項１０記載の半導体装置の製造方法
は、半導体基板上に第一の配線を形成する工程と、第一
の配線を形成した半導体基板上の全面に層間絶縁膜を形
成する工程と、層間絶縁膜を化学機械研磨により平坦化
する工程と、平坦化された層間絶縁膜上に第二の配線を
形成する工程とを含む半導体装置の製造方法であって、
第一の配線がダミーパターンを有し、このダミーパター
ンを半導体チップ周囲のスクライブレーンの部分に配置
する。
は、半導体基板上に第一の配線を形成する工程と、第一
の配線を形成した半導体基板上の全面に層間絶縁膜を形
成する工程と、層間絶縁膜を化学機械研磨により平坦化
する工程と、平坦化された層間絶縁膜上に第二の配線を
形成する工程とを含む半導体装置の製造方法であって、
第一の配線がダミーパターンを有し、このダミーパター
ンを半導体チップ周囲のスクライブレーンの部分に配置
する。
【００２０】このように、半導体基板上に第一の配線を
形成する工程において、第一の配線がダミーパターンを
有し、このダミーパターンを半導体チップ周囲のスクラ
イブレーンの部分に配置するので、層間絶縁膜の十分な
平坦化が得られる。すなわち、スクライブレーンは通常
５０〜１００μｍ程度の幅があり、チップ周辺から約５
０μｍには配線レイアウトが存在するが、配線のダミー
パターンの距離は２００μｍ程度離れていてもダミーパ
ターンとしての効果を有するので、上記のように半導体
チップ周囲のスクライブレーンの部分にダミーパターン
を配置しても十分な平坦化が得られる。また、このよう
に層間絶縁膜が平坦化されているので、この層間絶縁膜
上に第二の配線を形成しても、フォーカスずれによる第
二の配線の断線あるいはショートが発生しない。また、
ダミーパターンと配線間のスペースが十分にあるので配
線間寄生容量が増加する問題も生じずレイアウト修正も
容易にできる。
形成する工程において、第一の配線がダミーパターンを
有し、このダミーパターンを半導体チップ周囲のスクラ
イブレーンの部分に配置するので、層間絶縁膜の十分な
平坦化が得られる。すなわち、スクライブレーンは通常
５０〜１００μｍ程度の幅があり、チップ周辺から約５
０μｍには配線レイアウトが存在するが、配線のダミー
パターンの距離は２００μｍ程度離れていてもダミーパ
ターンとしての効果を有するので、上記のように半導体
チップ周囲のスクライブレーンの部分にダミーパターン
を配置しても十分な平坦化が得られる。また、このよう
に層間絶縁膜が平坦化されているので、この層間絶縁膜
上に第二の配線を形成しても、フォーカスずれによる第
二の配線の断線あるいはショートが発生しない。また、
ダミーパターンと配線間のスペースが十分にあるので配
線間寄生容量が増加する問題も生じずレイアウト修正も
容易にできる。
【００２１】請求項１１記載の半導体装置の製造方法
は、半導体基板上に第一の配線を形成する工程と、第一
の配線を形成した半導体基板上の全面に層間絶縁膜を形
成する工程と、層間絶縁膜を化学機械研磨により平坦化
する工程と、平坦化された層間絶縁膜上に第二の配線を
形成する工程とを含み、第一の配線がダミーパターンを
有し、このダミーパターンをボンディングパッドの部分
に配置する。
は、半導体基板上に第一の配線を形成する工程と、第一
の配線を形成した半導体基板上の全面に層間絶縁膜を形
成する工程と、層間絶縁膜を化学機械研磨により平坦化
する工程と、平坦化された層間絶縁膜上に第二の配線を
形成する工程とを含み、第一の配線がダミーパターンを
有し、このダミーパターンをボンディングパッドの部分
に配置する。
【００２２】このように、半導体基板上に第一の配線を
形成する工程において、第一の配線がダミーパターンを
有し、このダミーパターンをボンディングパッドの部分
に配置するので、層間絶縁膜の十分な平坦化が得られ
る。すなわち、ボンディングパッド周辺から５０μｍに
は配線レイアウトが存在するが、配線のダミーパターン
の距離は２００μｍ程度離れていてもダミーパターンと
しての効果を有するので、上記のようにボンディングパ
ッドの部分にダミーパターンが存在しても十分な平坦化
が得られる。また、このように層間絶縁膜が平坦化され
ているので、この層間絶縁膜上に第二の配線を形成して
も、フォーカスずれによる第二の配線の断線あるいはシ
ョートが発生しない。また、ダミーパターンと配線間の
スペースが十分にあるので配線間寄生容量が増加する問
題も生じずレイアウト修正も容易にできる。
形成する工程において、第一の配線がダミーパターンを
有し、このダミーパターンをボンディングパッドの部分
に配置するので、層間絶縁膜の十分な平坦化が得られ
る。すなわち、ボンディングパッド周辺から５０μｍに
は配線レイアウトが存在するが、配線のダミーパターン
の距離は２００μｍ程度離れていてもダミーパターンと
しての効果を有するので、上記のようにボンディングパ
ッドの部分にダミーパターンが存在しても十分な平坦化
が得られる。また、このように層間絶縁膜が平坦化され
ているので、この層間絶縁膜上に第二の配線を形成して
も、フォーカスずれによる第二の配線の断線あるいはシ
ョートが発生しない。また、ダミーパターンと配線間の
スペースが十分にあるので配線間寄生容量が増加する問
題も生じずレイアウト修正も容易にできる。
【００２３】請求項１２記載の半導体装置の製造方法
は、請求項９または１０において、ダミーパターンをブ
ロック状に配列する。このように、ダミーパターンをブ
ロック状に配列することにより、ダミーパターン内にス
ペースを入れることで、ダミーパターン上の層間絶縁膜
の膜厚は、信号線として用いる配線上の層間絶縁膜とほ
ぼ同じ膜厚とすることができる。
は、請求項９または１０において、ダミーパターンをブ
ロック状に配列する。このように、ダミーパターンをブ
ロック状に配列することにより、ダミーパターン内にス
ペースを入れることで、ダミーパターン上の層間絶縁膜
の膜厚は、信号線として用いる配線上の層間絶縁膜とほ
ぼ同じ膜厚とすることができる。
【００２４】請求項１３記載の半導体装置の製造方法
は、請求項１２において、ダミーパターンのブロックの
スペースを１μｍ以上５μｍ以下とし、ラインを１μｍ
以上５μｍ以下とする。このように、ダミーパターンの
ブロックのスペースが１μｍ以上５μｍ以下とし、ライ
ンが１μｍ以上５μｍ以下とすることにより請求項１２
の作用効果を効果的に得ることができる。
は、請求項１２において、ダミーパターンのブロックの
スペースを１μｍ以上５μｍ以下とし、ラインを１μｍ
以上５μｍ以下とする。このように、ダミーパターンの
ブロックのスペースが１μｍ以上５μｍ以下とし、ライ
ンが１μｍ以上５μｍ以下とすることにより請求項１２
の作用効果を効果的に得ることができる。
【００２５】請求項１４記載の半導体装置の製造方法
は、半導体基板上に第一の配線を形成する工程と、第一
の配線を形成した半導体基板上の全面に層間絶縁膜を形
成する工程と、層間絶縁膜を化学機械研磨により平坦化
する工程と、平坦化された層間絶縁膜上に第二の配線を
形成する工程とを含む半導体装置の製造方法であって、
層間絶縁膜を化学機械研磨による研磨速度の遅い下層層
間絶縁膜と化学機械研磨による研磨速度の早い上層層間
絶縁膜とで構成する。
は、半導体基板上に第一の配線を形成する工程と、第一
の配線を形成した半導体基板上の全面に層間絶縁膜を形
成する工程と、層間絶縁膜を化学機械研磨により平坦化
する工程と、平坦化された層間絶縁膜上に第二の配線を
形成する工程とを含む半導体装置の製造方法であって、
層間絶縁膜を化学機械研磨による研磨速度の遅い下層層
間絶縁膜と化学機械研磨による研磨速度の早い上層層間
絶縁膜とで構成する。
【００２６】このように、半導体基板上に層間絶縁膜を
形成する工程において、層間絶縁膜を化学機械研磨によ
る研磨速度の遅い下層層間絶縁膜と、化学機械研磨によ
る研磨速度の早い上層層間絶縁膜とで構成するので、上
層層間絶縁膜に対しある程度オーバーエッチングを行っ
ても、下層層間絶縁膜はほとんどエッチングされない。
このため、研磨のストップ機能を高め、層間絶縁膜の過
度の研磨が防止され、平坦化が実現される。
形成する工程において、層間絶縁膜を化学機械研磨によ
る研磨速度の遅い下層層間絶縁膜と、化学機械研磨によ
る研磨速度の早い上層層間絶縁膜とで構成するので、上
層層間絶縁膜に対しある程度オーバーエッチングを行っ
ても、下層層間絶縁膜はほとんどエッチングされない。
このため、研磨のストップ機能を高め、層間絶縁膜の過
度の研磨が防止され、平坦化が実現される。
【００２７】請求項１５記載の半導体装置の製造方法
は、請求項１４において、化学機械研磨による研磨速度
の遅い下層層間絶縁膜をＣＶＤ酸化膜とし、化学機械研
磨による研磨速度の早い上層層間絶縁膜をＢＰＳＧ膜と
する。化学機械研磨を行った時の研磨速度であるエッチ
ング速度は、ＣＶＤ酸化膜に対してＢＰＳＧ膜は５倍程
度早いため、下層層間絶縁膜をＣＶＤ酸化膜とし、上層
層間絶縁膜をＢＰＳＧ膜とすることにより、ＢＰＳＧ膜
に対してある程度オーバーエッチングを行っても、ＣＶ
Ｄ酸化膜はほとんどエッチングされず、エッチングのマ
ージンを広く取ることができる。このため、オーバーエ
ッチングのマージンを確保しながら、プラズマ窒化膜を
用いた場合に起こる配線の信頼性劣化が起こらない。す
なわち、従来のプラズマ窒化膜はストレスが多く、アル
ミニウム配線を用いたとき、ストレスマイグレーション
によりアルミニウム配線か断線するという信頼性不良が
発生するが、ＢＰＳＧ膜にはストレスがほとんどないた
め、ストレスマイグレーションが起こらず信頼性が確保
される。
は、請求項１４において、化学機械研磨による研磨速度
の遅い下層層間絶縁膜をＣＶＤ酸化膜とし、化学機械研
磨による研磨速度の早い上層層間絶縁膜をＢＰＳＧ膜と
する。化学機械研磨を行った時の研磨速度であるエッチ
ング速度は、ＣＶＤ酸化膜に対してＢＰＳＧ膜は５倍程
度早いため、下層層間絶縁膜をＣＶＤ酸化膜とし、上層
層間絶縁膜をＢＰＳＧ膜とすることにより、ＢＰＳＧ膜
に対してある程度オーバーエッチングを行っても、ＣＶ
Ｄ酸化膜はほとんどエッチングされず、エッチングのマ
ージンを広く取ることができる。このため、オーバーエ
ッチングのマージンを確保しながら、プラズマ窒化膜を
用いた場合に起こる配線の信頼性劣化が起こらない。す
なわち、従来のプラズマ窒化膜はストレスが多く、アル
ミニウム配線を用いたとき、ストレスマイグレーション
によりアルミニウム配線か断線するという信頼性不良が
発生するが、ＢＰＳＧ膜にはストレスがほとんどないた
め、ストレスマイグレーションが起こらず信頼性が確保
される。
【００２８】
【発明の実施の形態】この発明の第１の実施の形態の半
導体装置およびその製造方法を図１〜図７に基づいて説
明する。図１はこの発明の第１の実施の形態の半導体装
置のレイアウト図、図２（ａ）はこの発明の第１の実施
の形態のＣＭＰする前の半導体装置の断面図であり、図
２（ｂ）はそのＣＭＰした後の半導体装置の断面図であ
る。図２（ａ）において、半導体基板１上に第一の配線
２が存在し、その上の全面に層間絶縁膜３が存在する。
層間絶縁膜３は、図２（ｂ）に示すようにＣＭＰ（化学
機械研磨）により平坦化される。また、第一の配線２
は、図１に示すように、ダミーパターン５を有し、この
ダミーパターン５と信号線として用いる配線４との距離
ｃが、３μｍ以上で２００μｍ以下となるように設定さ
れている。また、平坦化された層間絶縁膜３上に第二の
配線６が形成されている（図６（ｃ））。
導体装置およびその製造方法を図１〜図７に基づいて説
明する。図１はこの発明の第１の実施の形態の半導体装
置のレイアウト図、図２（ａ）はこの発明の第１の実施
の形態のＣＭＰする前の半導体装置の断面図であり、図
２（ｂ）はそのＣＭＰした後の半導体装置の断面図であ
る。図２（ａ）において、半導体基板１上に第一の配線
２が存在し、その上の全面に層間絶縁膜３が存在する。
層間絶縁膜３は、図２（ｂ）に示すようにＣＭＰ（化学
機械研磨）により平坦化される。また、第一の配線２
は、図１に示すように、ダミーパターン５を有し、この
ダミーパターン５と信号線として用いる配線４との距離
ｃが、３μｍ以上で２００μｍ以下となるように設定さ
れている。また、平坦化された層間絶縁膜３上に第二の
配線６が形成されている（図６（ｃ））。
【００２９】つぎに、この半導体装置の製造方法につい
て説明する。図６（ａ）に示すように、半導体基板１上
に第一の配線２を形成し、その上に層間絶縁膜３を形成
する。次に図６（ｂ）に示すように、層間絶縁膜２をＣ
ＭＰにより平坦化する。ここで、例えば配線２の膜厚を
０．５μｍとし、層間絶縁膜３の膜厚を１．５μｍとす
ると、これをＣＭＰすることで図２（ｂ）に示すように
層間絶縁膜３は平坦化されるが、配線のない中央部では
凹みｂが生じる。この凹みｂと、配線間隔ａとの関係を
図３に示す。図３において、配線間隔ａが１００μｍの
とき凹みｂは０．０５μｍと非常に小さい。従来の平坦
化技術であるエッチバックあるいはＳＯＧを用いたとき
は、配線間隔ａが５μｍ程度で、凹みｂは配線２の膜厚
である０．５μｍとなる。なお、ＣＭＰを用いたときで
も配線間隔が無限大の時は、凹みｂは配線２の膜厚であ
る０．５μｍとなる。
て説明する。図６（ａ）に示すように、半導体基板１上
に第一の配線２を形成し、その上に層間絶縁膜３を形成
する。次に図６（ｂ）に示すように、層間絶縁膜２をＣ
ＭＰにより平坦化する。ここで、例えば配線２の膜厚を
０．５μｍとし、層間絶縁膜３の膜厚を１．５μｍとす
ると、これをＣＭＰすることで図２（ｂ）に示すように
層間絶縁膜３は平坦化されるが、配線のない中央部では
凹みｂが生じる。この凹みｂと、配線間隔ａとの関係を
図３に示す。図３において、配線間隔ａが１００μｍの
とき凹みｂは０．０５μｍと非常に小さい。従来の平坦
化技術であるエッチバックあるいはＳＯＧを用いたとき
は、配線間隔ａが５μｍ程度で、凹みｂは配線２の膜厚
である０．５μｍとなる。なお、ＣＭＰを用いたときで
も配線間隔が無限大の時は、凹みｂは配線２の膜厚であ
る０．５μｍとなる。
【００３０】このように、ＣＭＰを用いたとき配線間隔
ａが１００μｍ程度の場合でも凹みｂが０．０５μｍと
非常に小さい。つまり、ＣＭＰを用いた平坦化では、ダ
ミーパターンが、配線パターンと１００μｍ程度離れた
箇所に存在しても、十分ダミーパターンとして平坦化へ
の効果を発揮する。この実施の形態では、ダミーパター
ン５と配線２の距離ｃが２００μｍ以下となるように設
定する。
ａが１００μｍ程度の場合でも凹みｂが０．０５μｍと
非常に小さい。つまり、ＣＭＰを用いた平坦化では、ダ
ミーパターンが、配線パターンと１００μｍ程度離れた
箇所に存在しても、十分ダミーパターンとして平坦化へ
の効果を発揮する。この実施の形態では、ダミーパター
ン５と配線２の距離ｃが２００μｍ以下となるように設
定する。
【００３１】一方、図５は寄生容量の配線間距離依存性
をシミュレーション結果を示すグラフである。条件は、
図４に示すように上層配線６は全面にあり、層間絶縁膜
３の配線２上の膜厚０．５μｍとし、配線２の膜厚も
０．５μｍとする。そして、配線間隔ａが無限大のと
き、つまり上層配線６との配線容量のみのときを１とし
た時の線間容量を図５に示す。図５で明らかなように、
配線間隔ａが３μｍ程度で、十分容量は低下し、それ以
上の配線間隔ａではほとんど低下しないと言える。つま
り、配線間隔ａは３μｍ程度あれば寄生容量を無視でき
る。したがって、この実施の形態ではダミーパターン５
と配線２の距離ｃが３μｍ以上２００μｍ以下となるよ
うに設定する。
をシミュレーション結果を示すグラフである。条件は、
図４に示すように上層配線６は全面にあり、層間絶縁膜
３の配線２上の膜厚０．５μｍとし、配線２の膜厚も
０．５μｍとする。そして、配線間隔ａが無限大のと
き、つまり上層配線６との配線容量のみのときを１とし
た時の線間容量を図５に示す。図５で明らかなように、
配線間隔ａが３μｍ程度で、十分容量は低下し、それ以
上の配線間隔ａではほとんど低下しないと言える。つま
り、配線間隔ａは３μｍ程度あれば寄生容量を無視でき
る。したがって、この実施の形態ではダミーパターン５
と配線２の距離ｃが３μｍ以上２００μｍ以下となるよ
うに設定する。
【００３２】この後、図６（ｃ）に示すように、平坦化
された層間絶縁膜３上に所望の第二の配線６を形成す
る。このとき、下地層間絶縁膜３が平坦化されているた
め、フォーカスずれによる配線６の断線あるいはショー
トが発生しない。以上のようにこの実施の形態によれ
ば、ダミーパターン５が信号線としての配線４から３μ
ｍ以上離れているので、配線容量の増加は発生せず、ま
たダミーパターン５が配線４の近傍に少ないため、配線
４のレイアウト変更に伴うダミーパターン５の修正がな
く、修正に必要とする時間および費用が増加しない。さ
らに、配線４から２００μｍ以内にはダミーパターン５
が存在するので、ＣＭＰを用いた平坦化を行ったときに
発生する凹みｂも発生しない、または極めて小さい。
された層間絶縁膜３上に所望の第二の配線６を形成す
る。このとき、下地層間絶縁膜３が平坦化されているた
め、フォーカスずれによる配線６の断線あるいはショー
トが発生しない。以上のようにこの実施の形態によれ
ば、ダミーパターン５が信号線としての配線４から３μ
ｍ以上離れているので、配線容量の増加は発生せず、ま
たダミーパターン５が配線４の近傍に少ないため、配線
４のレイアウト変更に伴うダミーパターン５の修正がな
く、修正に必要とする時間および費用が増加しない。さ
らに、配線４から２００μｍ以内にはダミーパターン５
が存在するので、ＣＭＰを用いた平坦化を行ったときに
発生する凹みｂも発生しない、または極めて小さい。
【００３３】なお、この実施の形態では、ダミーパター
ン５と配線４の距離ｃが３μｍ以上で２００μｍ以下と
したが、ＣＭＰの条件および下地配線の膜厚などが異な
る場合、この範囲以外でも、同様の効果が得られる場合
がある。さらに、図７に示すように、ダミーパターン５
を例えば、２μｍブロックでスペースＳを２μｍとした
アレー状としても良い。このように、ダミーパターン５
内にスペースＳを入れることで、ダミーパターン５上の
層間絶縁膜３の膜厚は、配線４上の層間絶縁膜３の膜厚
とほぼ同じ膜厚とすることが出来る。なお、ブロックの
スペースＳが１μｍ以上５μｍ以下で、ラインＬが１μ
ｍ以上５μｍ以下であればよい。
ン５と配線４の距離ｃが３μｍ以上で２００μｍ以下と
したが、ＣＭＰの条件および下地配線の膜厚などが異な
る場合、この範囲以外でも、同様の効果が得られる場合
がある。さらに、図７に示すように、ダミーパターン５
を例えば、２μｍブロックでスペースＳを２μｍとした
アレー状としても良い。このように、ダミーパターン５
内にスペースＳを入れることで、ダミーパターン５上の
層間絶縁膜３の膜厚は、配線４上の層間絶縁膜３の膜厚
とほぼ同じ膜厚とすることが出来る。なお、ブロックの
スペースＳが１μｍ以上５μｍ以下で、ラインＬが１μ
ｍ以上５μｍ以下であればよい。
【００３４】この発明の第２の実施の形態を図８〜図１
０に基づいて説明する。図８および図９はこの発明の実
施の形態の半導体装置のレイアウト図である。図８は半
導体メモリの例で、図９は半導体ロジックの例を示す。
いずれの半導体チップでもスクライブレーン７およびボ
ンディングパッド８が存在する。なお実際の配線レイア
ウトはチップサイズと比較して非常に微細なため、図８
および図９では回路部９として一括表示している。
０に基づいて説明する。図８および図９はこの発明の実
施の形態の半導体装置のレイアウト図である。図８は半
導体メモリの例で、図９は半導体ロジックの例を示す。
いずれの半導体チップでもスクライブレーン７およびボ
ンディングパッド８が存在する。なお実際の配線レイア
ウトはチップサイズと比較して非常に微細なため、図８
および図９では回路部９として一括表示している。
【００３５】次に図１０に半導体ウエハを示す。円形を
した半導体ウエハ１０上に形成された半導体チップ１１
は、各半導体チップの境界をスクライブすることにより
個々の半導体チップに切り出した後、パッケージに組み
立てることで最終製品となる。ここで、半導体ウエハ１
０をスクライブするのに必要となる領域がスクライブレ
ーン７であり、通常５０〜１００μｍ程度の幅がある。
このスクライブレーン７は、図８および図９に示すよう
に、半導体ウエハ１０上に格子上に存在する。そして、
この半導体装置では、配線がダミーパターンを有し、こ
のダミーパターンが半導体チップ周囲のスクライブレー
ン７の部分に存在する。
した半導体ウエハ１０上に形成された半導体チップ１１
は、各半導体チップの境界をスクライブすることにより
個々の半導体チップに切り出した後、パッケージに組み
立てることで最終製品となる。ここで、半導体ウエハ１
０をスクライブするのに必要となる領域がスクライブレ
ーン７であり、通常５０〜１００μｍ程度の幅がある。
このスクライブレーン７は、図８および図９に示すよう
に、半導体ウエハ１０上に格子上に存在する。そして、
この半導体装置では、配線がダミーパターンを有し、こ
のダミーパターンが半導体チップ周囲のスクライブレー
ン７の部分に存在する。
【００３６】通常、配線のレイアウトを行うときは、チ
ップ周辺の５０μｍまでは使用するため、チップ周辺の
５０μｍには配線レイアウトが存在する。第１の実施の
形態で説明したように配線とダミーパターンの距離は２
００μｍ程度離れてもダミーパターンとしての効果があ
る。このため、スクライブレーン７の部分に、ダミーパ
ターンを有することで、十分な平坦化が得られる。
ップ周辺の５０μｍまでは使用するため、チップ周辺の
５０μｍには配線レイアウトが存在する。第１の実施の
形態で説明したように配線とダミーパターンの距離は２
００μｍ程度離れてもダミーパターンとしての効果があ
る。このため、スクライブレーン７の部分に、ダミーパ
ターンを有することで、十分な平坦化が得られる。
【００３７】この半導体装置の製造方法は、半導体基板
上に配線を形成する際に上記のようにダミーパターンを
スクライブレーン７の部分に配置する。その後、第１の
実施の形態と同様に、層間絶縁膜を形成し、全面をＣＭ
Ｐすることで層間絶縁膜を平坦化し、その上に所望の配
線を形成する。この方法は第１の実施の形態と比較し
て、ダミーパターンのレイアウトは容易になるが、配線
レイアウトをスクライブレーン７近傍まで行う必要があ
る。
上に配線を形成する際に上記のようにダミーパターンを
スクライブレーン７の部分に配置する。その後、第１の
実施の形態と同様に、層間絶縁膜を形成し、全面をＣＭ
Ｐすることで層間絶縁膜を平坦化し、その上に所望の配
線を形成する。この方法は第１の実施の形態と比較し
て、ダミーパターンのレイアウトは容易になるが、配線
レイアウトをスクライブレーン７近傍まで行う必要があ
る。
【００３８】なお、スクライブレーン７に配置したダミ
ーパターンを、例えばチップに基板電位を固定させるた
めの配線とするなど、他の目的と兼用してもよいことは
言うまでもない。この発明の第３の実施の形態について
説明する。第２の実施の形態の説明に用いた図８および
図９において、この半導体装置では、配線がダミーパタ
ーンを有し、このダミーパターンがボンディングパッド
８の部分に存在する。
ーパターンを、例えばチップに基板電位を固定させるた
めの配線とするなど、他の目的と兼用してもよいことは
言うまでもない。この発明の第３の実施の形態について
説明する。第２の実施の形態の説明に用いた図８および
図９において、この半導体装置では、配線がダミーパタ
ーンを有し、このダミーパターンがボンディングパッド
８の部分に存在する。
【００３９】通常、配線のレイアウトを行うときは、ボ
ンディングパッド周辺の５０μｍまでは使用するため、
ボンディングパッド周辺の５０μｍには配線レイアウト
が存在する。第１の実施の形態で説明したように配線と
ダミーパターンの距離は２００μｍ程度離れてもダミー
パターンとしての効果がある。このため、ボンディング
パッド８の部分に、ダミーパターンを有することで、十
分な平坦化が得られる。
ンディングパッド周辺の５０μｍまでは使用するため、
ボンディングパッド周辺の５０μｍには配線レイアウト
が存在する。第１の実施の形態で説明したように配線と
ダミーパターンの距離は２００μｍ程度離れてもダミー
パターンとしての効果がある。このため、ボンディング
パッド８の部分に、ダミーパターンを有することで、十
分な平坦化が得られる。
【００４０】この半導体装置の製造方法は、半導体基板
上に配線を形成する際に上記のようにダミーパターンを
ボンディングパッド８の部分に配置する。その後、第１
の実施の形態と同様に、層間絶縁膜を形成し、全面をＣ
ＭＰすることで層間絶縁膜を平坦化し、その上に所望の
配線を形成する。この方法は第１の実施の形態と比較し
て、ダミーパターンのレイアウトは容易になるが、配線
レイアウトをボンディングパッド近傍まで行う必要があ
る。
上に配線を形成する際に上記のようにダミーパターンを
ボンディングパッド８の部分に配置する。その後、第１
の実施の形態と同様に、層間絶縁膜を形成し、全面をＣ
ＭＰすることで層間絶縁膜を平坦化し、その上に所望の
配線を形成する。この方法は第１の実施の形態と比較し
て、ダミーパターンのレイアウトは容易になるが、配線
レイアウトをボンディングパッド近傍まで行う必要があ
る。
【００４１】なお、ボンディングパッド８に配置したダ
ミーパターン中に、例えば測長パターンを配置するな
ど、他の目的と兼用してもよいことは言うまでもない。
この発明の第４の実施の形態を図１１に基づいて説明す
る。図１１（ａ）はこの発明の第４の実施の形態の半導
体装置のＣＭＰする前の半導体装置の断面図であり、図
１１（ｂ）はそのＣＭＰした後の半導体装置の断面図で
ある。図１１（ａ）では、半導体基板１上に配線２が存
在し、その上の全面に層間絶縁膜が存在する。この層間
絶縁膜は、ＣＭＰによる研磨速度の遅い下層層間絶縁膜
１２およびＣＭＰによる研磨速度の早い上層層間絶縁膜
１３からなり、下層層間絶縁膜１２をＣＶＤ酸化膜とし
その膜厚を０．１μｍとして、上層層間絶縁膜１３をＢ
ＰＳＧ膜としその膜厚を１．４μｍとする。
ミーパターン中に、例えば測長パターンを配置するな
ど、他の目的と兼用してもよいことは言うまでもない。
この発明の第４の実施の形態を図１１に基づいて説明す
る。図１１（ａ）はこの発明の第４の実施の形態の半導
体装置のＣＭＰする前の半導体装置の断面図であり、図
１１（ｂ）はそのＣＭＰした後の半導体装置の断面図で
ある。図１１（ａ）では、半導体基板１上に配線２が存
在し、その上の全面に層間絶縁膜が存在する。この層間
絶縁膜は、ＣＭＰによる研磨速度の遅い下層層間絶縁膜
１２およびＣＭＰによる研磨速度の早い上層層間絶縁膜
１３からなり、下層層間絶縁膜１２をＣＶＤ酸化膜とし
その膜厚を０．１μｍとして、上層層間絶縁膜１３をＢ
ＰＳＧ膜としその膜厚を１．４μｍとする。
【００４２】この半導体装置の製造方法は、半導体基板
１上に配線２を形成し、その上にＣＭＰによる研磨速度
の遅い下層層間絶縁膜１２とＣＭＰによる研磨速度の早
い上層層間絶縁膜１３とを形成する。次に全面をＣＭＰ
することで層間絶縁膜を平坦化する。ここで、ＣＭＰを
行った時のエッチング速度は、ＣＶＤ酸化膜に対して、
ＢＰＳＧ膜は５倍程度早い。このため、図１１（ｂ）に
示すように、ＢＰＳＧ膜の上層層間絶縁膜１３に対して
ある程度オーバーエッチングを行っても、ＣＶＤ酸化
膜、の下層層間絶縁膜１２はほとんどエッチングされな
い。このためエッチングのマージンを広く取ることがで
きる。
１上に配線２を形成し、その上にＣＭＰによる研磨速度
の遅い下層層間絶縁膜１２とＣＭＰによる研磨速度の早
い上層層間絶縁膜１３とを形成する。次に全面をＣＭＰ
することで層間絶縁膜を平坦化する。ここで、ＣＭＰを
行った時のエッチング速度は、ＣＶＤ酸化膜に対して、
ＢＰＳＧ膜は５倍程度早い。このため、図１１（ｂ）に
示すように、ＢＰＳＧ膜の上層層間絶縁膜１３に対して
ある程度オーバーエッチングを行っても、ＣＶＤ酸化
膜、の下層層間絶縁膜１２はほとんどエッチングされな
い。このためエッチングのマージンを広く取ることがで
きる。
【００４３】なお、この第４の実施の形態を第１〜３の
実施の形態に適用してもよい。また、第２および第３の
実施の形態において、第１の実施の形態で示したように
ダミーパターンをブロック状に配列してもよい。
実施の形態に適用してもよい。また、第２および第３の
実施の形態において、第１の実施の形態で示したように
ダミーパターンをブロック状に配列してもよい。
【００４４】
【発明の効果】この発明の請求項１記載の半導体装置に
よれば、半導体基板上の配線のダミーパターンと信号線
として用いる配線との配線間距離が３μｍ程度で配線間
寄生容量は十分に低下し、それ以上の配線間隔では寄生
容量は低下しないため、配線間隔を３μｍ以上とするこ
とにより寄生容量を無視でき、動作速度は遅くならな
い。また、ＣＭＰを用いて平坦化を行ったときに、層間
絶縁膜の配線のない中央部で生じる凹みは、配線間隔２
００μｍ以下とすることにより小さくなる。すなわち、
ダミーパターンが配線パターンと２００μｍ程度離れた
箇所に存在しても、十分にダミーパターンとして平坦化
への効果を発揮することができる。これに伴い、ダミー
パターンを配線近傍に配置しないため、他のレイヤのパ
ターンを修正するときでも、ダミーパターンの修正の必
要がなくレイアウト修正が容易になる。
よれば、半導体基板上の配線のダミーパターンと信号線
として用いる配線との配線間距離が３μｍ程度で配線間
寄生容量は十分に低下し、それ以上の配線間隔では寄生
容量は低下しないため、配線間隔を３μｍ以上とするこ
とにより寄生容量を無視でき、動作速度は遅くならな
い。また、ＣＭＰを用いて平坦化を行ったときに、層間
絶縁膜の配線のない中央部で生じる凹みは、配線間隔２
００μｍ以下とすることにより小さくなる。すなわち、
ダミーパターンが配線パターンと２００μｍ程度離れた
箇所に存在しても、十分にダミーパターンとして平坦化
への効果を発揮することができる。これに伴い、ダミー
パターンを配線近傍に配置しないため、他のレイヤのパ
ターンを修正するときでも、ダミーパターンの修正の必
要がなくレイアウト修正が容易になる。
【００４５】この発明の請求項２記載の半導体装置によ
れば、スクライブレーンは通常５０〜１００μｍ程度の
幅があり、チップ周辺から約５０μｍには配線レイアウ
トが存在するが、請求項１に記載したように配線のダミ
ーパターンの距離は２００μｍ程度離れていてもダミー
パターンとしての効果を有するので、半導体チップ周囲
のスクライブレーンの部分にダミーパターンが存在して
も十分な平坦化が得られる。また、ダミーパターンと配
線間のスペースが十分にあるので配線間寄生容量が増加
する問題も生じずレイアウト修正も容易にできる。
れば、スクライブレーンは通常５０〜１００μｍ程度の
幅があり、チップ周辺から約５０μｍには配線レイアウ
トが存在するが、請求項１に記載したように配線のダミ
ーパターンの距離は２００μｍ程度離れていてもダミー
パターンとしての効果を有するので、半導体チップ周囲
のスクライブレーンの部分にダミーパターンが存在して
も十分な平坦化が得られる。また、ダミーパターンと配
線間のスペースが十分にあるので配線間寄生容量が増加
する問題も生じずレイアウト修正も容易にできる。
【００４６】この発明の請求項３記載の半導体装置によ
れば、ボンディングパッド周辺から５０μｍには配線レ
イアウトが存在するが、請求項１に記載したように配線
のダミーパターンの距離は２００μｍ程度離れていても
ダミーパターンとしての効果を有するので、上記のよう
にボンディングパッドの部分にダミーパターンが存在し
ても十分な平坦化が得られる。また、ダミーパターンと
配線間のスペースが十分にあるので配線間寄生容量が増
加する問題も生じずレイアウト修正も容易にできる。
れば、ボンディングパッド周辺から５０μｍには配線レ
イアウトが存在するが、請求項１に記載したように配線
のダミーパターンの距離は２００μｍ程度離れていても
ダミーパターンとしての効果を有するので、上記のよう
にボンディングパッドの部分にダミーパターンが存在し
ても十分な平坦化が得られる。また、ダミーパターンと
配線間のスペースが十分にあるので配線間寄生容量が増
加する問題も生じずレイアウト修正も容易にできる。
【００４７】この発明の請求項４記載の半導体装置によ
れば、層間絶縁膜が化学機械研磨による研磨速度の遅い
下層層間絶縁膜と、化学機械研磨による研磨速度の早い
上層層間絶縁膜とで構成されているので、製造時に上層
層間絶縁膜に対しある程度オーバーエッチングを行って
も、下層層間絶縁膜はほとんどエッチングされない。こ
のため、研磨のストップ機能を高め、層間絶縁膜の過度
の研磨が防止され、平坦化が実現される。
れば、層間絶縁膜が化学機械研磨による研磨速度の遅い
下層層間絶縁膜と、化学機械研磨による研磨速度の早い
上層層間絶縁膜とで構成されているので、製造時に上層
層間絶縁膜に対しある程度オーバーエッチングを行って
も、下層層間絶縁膜はほとんどエッチングされない。こ
のため、研磨のストップ機能を高め、層間絶縁膜の過度
の研磨が防止され、平坦化が実現される。
【００４８】請求項５では、化学機械研磨を行った時の
エッチング速度は、ＣＶＤ酸化膜に対してＢＰＳＧ膜は
５倍程度早いため、下層層間絶縁膜がＣＶＤ酸化膜、上
層層間絶縁膜がＢＰＳＧ膜とすることにより、ＢＰＳＧ
膜に対してある程度オーバーエッチングを行っても、Ｃ
ＶＤ酸化膜はほとんどエッチングされず、エッチングの
マージンを広く取ることができる。このため、オーバー
エッチングのマージンを確保しながら、プラズマ窒化膜
を用いた場合に起こる配線の信頼性劣化が起こらない。
すなわち、従来のプラズマ窒化膜はストレスが多く、ア
ルミニウム配線を用いたとき、ストレスマイグレーショ
ンによりアルミニウム配線か断線するという信頼性不良
が発生するが、ＢＰＳＧ膜にはストレスがほとんどない
ため、ストレスマイグレーションが起こらず信頼性が確
保される。
エッチング速度は、ＣＶＤ酸化膜に対してＢＰＳＧ膜は
５倍程度早いため、下層層間絶縁膜がＣＶＤ酸化膜、上
層層間絶縁膜がＢＰＳＧ膜とすることにより、ＢＰＳＧ
膜に対してある程度オーバーエッチングを行っても、Ｃ
ＶＤ酸化膜はほとんどエッチングされず、エッチングの
マージンを広く取ることができる。このため、オーバー
エッチングのマージンを確保しながら、プラズマ窒化膜
を用いた場合に起こる配線の信頼性劣化が起こらない。
すなわち、従来のプラズマ窒化膜はストレスが多く、ア
ルミニウム配線を用いたとき、ストレスマイグレーショ
ンによりアルミニウム配線か断線するという信頼性不良
が発生するが、ＢＰＳＧ膜にはストレスがほとんどない
ため、ストレスマイグレーションが起こらず信頼性が確
保される。
【００４９】請求項６では、請求項１，２または３の構
成により、線間寄生容量は増加しないため動作速度の遅
延を防止し、また層間絶縁膜の平坦化を図るとともに、
層間絶縁膜が化学機械研磨による研磨速度の遅い下層層
間絶縁膜と、化学機械研磨による研磨速度の早い上層層
間絶縁膜で構成されているので、このような２種類の膜
を採用することで、平坦化の際に層間絶縁膜の過度の研
磨を防止しかつ配線の信頼性劣化を防止することができ
る。
成により、線間寄生容量は増加しないため動作速度の遅
延を防止し、また層間絶縁膜の平坦化を図るとともに、
層間絶縁膜が化学機械研磨による研磨速度の遅い下層層
間絶縁膜と、化学機械研磨による研磨速度の早い上層層
間絶縁膜で構成されているので、このような２種類の膜
を採用することで、平坦化の際に層間絶縁膜の過度の研
磨を防止しかつ配線の信頼性劣化を防止することができ
る。
【００５０】請求項７では、ダミーパターンがブロック
状に配列されることにより、ダミーパターン内にスペー
スを入れることで、ダミーパターン上の層間絶縁膜の膜
厚は、信号線として用いる配線上の層間絶縁膜とほぼ同
じ膜厚とすることができる。請求項８では、ダミーパタ
ーンのブロックのスペースが１μｍ以上５μｍ以下で、
ラインが１μｍ以上５μｍ以下とすることにより請求項
７の作用効果を効果的に得ることができる。
状に配列されることにより、ダミーパターン内にスペー
スを入れることで、ダミーパターン上の層間絶縁膜の膜
厚は、信号線として用いる配線上の層間絶縁膜とほぼ同
じ膜厚とすることができる。請求項８では、ダミーパタ
ーンのブロックのスペースが１μｍ以上５μｍ以下で、
ラインが１μｍ以上５μｍ以下とすることにより請求項
７の作用効果を効果的に得ることができる。
【００５１】この発明の請求項９記載の半導体装置の製
造方法によれば、半導体基板上に第一の配線を形成する
工程において、第一の配線がダミーパターンを有し、こ
のダミーパターンと信号線として用いる配線との距離
が、３μｍ以上で２００μｍ以下となるように設定する
ので、動作速度が遅くならず、また層間絶縁膜の平坦化
を図るとともにレイアウト修正が容易になる。すなわ
ち、ダミーパターンと信号線として用いる配線との配線
間距離が３μｍ程度で配線間寄生容量は十分に低下し、
それ以上の配線間隔では寄生容量は低下せず無視でき
る。このため、配線間隔を３μｍ以上とすることにより
動作速度が遅くならない。また、ＣＭＰを用いて平坦化
を行ったときに、層間絶縁膜の配線のない中央部で生じ
る凹みは、配線間隔２００μｍ以下とすることにより小
さくなる。このため、ダミーパターンが配線パターンと
２００μｍ程度離れた箇所に存在しても、十分にダミー
パターンとして平坦化への効果を発揮することができ
る。また、このように層間絶縁膜が平坦化されているの
で、この層間絶縁膜上に第二の配線を形成しても、フォ
ーカスずれによる第二の配線の断線あるいはショートが
発生しない。このため、上層配線のフォーカスマージン
が広くなり、配線の微細化をすることができる。また、
ダミーパターンを配線近傍に配置しないため、他のレイ
ヤのパターンを修正するときでも、ダミーパターンの修
正の必要がなくレイアウト修正が容易になる。
造方法によれば、半導体基板上に第一の配線を形成する
工程において、第一の配線がダミーパターンを有し、こ
のダミーパターンと信号線として用いる配線との距離
が、３μｍ以上で２００μｍ以下となるように設定する
ので、動作速度が遅くならず、また層間絶縁膜の平坦化
を図るとともにレイアウト修正が容易になる。すなわ
ち、ダミーパターンと信号線として用いる配線との配線
間距離が３μｍ程度で配線間寄生容量は十分に低下し、
それ以上の配線間隔では寄生容量は低下せず無視でき
る。このため、配線間隔を３μｍ以上とすることにより
動作速度が遅くならない。また、ＣＭＰを用いて平坦化
を行ったときに、層間絶縁膜の配線のない中央部で生じ
る凹みは、配線間隔２００μｍ以下とすることにより小
さくなる。このため、ダミーパターンが配線パターンと
２００μｍ程度離れた箇所に存在しても、十分にダミー
パターンとして平坦化への効果を発揮することができ
る。また、このように層間絶縁膜が平坦化されているの
で、この層間絶縁膜上に第二の配線を形成しても、フォ
ーカスずれによる第二の配線の断線あるいはショートが
発生しない。このため、上層配線のフォーカスマージン
が広くなり、配線の微細化をすることができる。また、
ダミーパターンを配線近傍に配置しないため、他のレイ
ヤのパターンを修正するときでも、ダミーパターンの修
正の必要がなくレイアウト修正が容易になる。
【００５２】この発明の請求項１０記載の半導体装置の
製造方法によれば、半導体基板上に第一の配線を形成す
る工程において、第一の配線がダミーパターンを有し、
このダミーパターンを半導体チップ周囲のスクライブレ
ーンの部分に配置するので、層間絶縁膜の十分な平坦化
が得られる。すなわち、スクライブレーンは通常５０〜
１００μｍ程度の幅があり、チップ周辺から約５０μｍ
には配線レイアウトが存在するが、配線のダミーパター
ンの距離は２００μｍ程度離れていてもダミーパターン
としての効果を有するので、上記のように半導体チップ
周囲のスクライブレーンの部分にダミーパターンを配置
しても十分な平坦化が得られる。また、このように層間
絶縁膜が平坦化されているので、この層間絶縁膜上に第
二の配線を形成しても、フォーカスずれによる第二の配
線の断線あるいはショートが発生しない。このため、上
層配線のフォーカスマージンが広くなり、配線の微細化
をすることができる。また、ダミーパターンと配線間の
スペースが十分にあるので配線間寄生容量が増加する問
題も生じずレイアウト修正も容易にできる。
製造方法によれば、半導体基板上に第一の配線を形成す
る工程において、第一の配線がダミーパターンを有し、
このダミーパターンを半導体チップ周囲のスクライブレ
ーンの部分に配置するので、層間絶縁膜の十分な平坦化
が得られる。すなわち、スクライブレーンは通常５０〜
１００μｍ程度の幅があり、チップ周辺から約５０μｍ
には配線レイアウトが存在するが、配線のダミーパター
ンの距離は２００μｍ程度離れていてもダミーパターン
としての効果を有するので、上記のように半導体チップ
周囲のスクライブレーンの部分にダミーパターンを配置
しても十分な平坦化が得られる。また、このように層間
絶縁膜が平坦化されているので、この層間絶縁膜上に第
二の配線を形成しても、フォーカスずれによる第二の配
線の断線あるいはショートが発生しない。このため、上
層配線のフォーカスマージンが広くなり、配線の微細化
をすることができる。また、ダミーパターンと配線間の
スペースが十分にあるので配線間寄生容量が増加する問
題も生じずレイアウト修正も容易にできる。
【００５３】この発明の請求項１１記載の半導体装置の
製造方法によれば、半導体基板上に第一の配線を形成す
る工程において、第一の配線がダミーパターンを有し、
このダミーパターンをボンディングパッドの部分に配置
するので、層間絶縁膜の十分な平坦化が得られる。すな
わち、ボンディングパッド周辺から５０μｍには配線レ
イアウトが存在するが、配線のダミーパターンの距離は
２００μｍ程度離れていてもダミーパターンとしての効
果を有するので、上記のようにボンディングパッドの部
分にダミーパターンが存在しても十分な平坦化が得られ
る。また、このように層間絶縁膜が平坦化されているの
で、この層間絶縁膜上に第二の配線を形成しても、フォ
ーカスずれによる第二の配線の断線あるいはショートが
発生しない。このため、上層配線のフォーカスマージン
が広くなり、配線の微細化をすることができる。また、
ダミーパターンと配線間のスペースが十分にあるので配
線間寄生容量が増加する問題も生じずレイアウト修正も
容易にできる。請求項１２では、ダミーパターンをブロ
ック状に配列することにより、ダミーパターン内にスペ
ースを入れることで、ダミーパターン上の層間絶縁膜の
膜厚は、信号線として用いる配線上の層間絶縁膜とほぼ
同じ膜厚とすることができる。
製造方法によれば、半導体基板上に第一の配線を形成す
る工程において、第一の配線がダミーパターンを有し、
このダミーパターンをボンディングパッドの部分に配置
するので、層間絶縁膜の十分な平坦化が得られる。すな
わち、ボンディングパッド周辺から５０μｍには配線レ
イアウトが存在するが、配線のダミーパターンの距離は
２００μｍ程度離れていてもダミーパターンとしての効
果を有するので、上記のようにボンディングパッドの部
分にダミーパターンが存在しても十分な平坦化が得られ
る。また、このように層間絶縁膜が平坦化されているの
で、この層間絶縁膜上に第二の配線を形成しても、フォ
ーカスずれによる第二の配線の断線あるいはショートが
発生しない。このため、上層配線のフォーカスマージン
が広くなり、配線の微細化をすることができる。また、
ダミーパターンと配線間のスペースが十分にあるので配
線間寄生容量が増加する問題も生じずレイアウト修正も
容易にできる。請求項１２では、ダミーパターンをブロ
ック状に配列することにより、ダミーパターン内にスペ
ースを入れることで、ダミーパターン上の層間絶縁膜の
膜厚は、信号線として用いる配線上の層間絶縁膜とほぼ
同じ膜厚とすることができる。
【００５４】請求項１３では、ダミーパターンのブロッ
クのスペースが１μｍ以上５μｍ以下とし、ラインが１
μｍ以上５μｍ以下とすることにより請求項１２の作用
効果を効果的に得ることができる。この発明の請求項１
４記載の半導体装置の製造方法によれば、半導体基板上
に層間絶縁膜を形成する工程において、層間絶縁膜を化
学機械研磨による研磨速度の遅い下層層間絶縁膜と、化
学機械研磨による研磨速度の早い上層層間絶縁膜とで構
成するので、上層層間絶縁膜に対しある程度オーバーエ
ッチングを行っても、下層層間絶縁膜はほとんどエッチ
ングされない。このため、研磨のストップ機能を高め、
層間絶縁膜の過度の研磨が防止され、平坦化が実現され
る。
クのスペースが１μｍ以上５μｍ以下とし、ラインが１
μｍ以上５μｍ以下とすることにより請求項１２の作用
効果を効果的に得ることができる。この発明の請求項１
４記載の半導体装置の製造方法によれば、半導体基板上
に層間絶縁膜を形成する工程において、層間絶縁膜を化
学機械研磨による研磨速度の遅い下層層間絶縁膜と、化
学機械研磨による研磨速度の早い上層層間絶縁膜とで構
成するので、上層層間絶縁膜に対しある程度オーバーエ
ッチングを行っても、下層層間絶縁膜はほとんどエッチ
ングされない。このため、研磨のストップ機能を高め、
層間絶縁膜の過度の研磨が防止され、平坦化が実現され
る。
【００５５】請求項１５では、化学機械研磨を行った時
の研磨速度であるエッチング速度は、ＣＶＤ酸化膜に対
してＢＰＳＧ膜は５倍程度早いため、下層層間絶縁膜を
ＣＶＤ酸化膜とし、上層層間絶縁膜をＢＰＳＧ膜とする
ことにより、ＢＰＳＧ膜に対してある程度オーバーエッ
チングを行っても、ＣＶＤ酸化膜はほとんどエッチング
されず、エッチングのマージンを広く取ることができ
る。このため、オーバーエッチングのマージンを確保し
ながら、プラズマ窒化膜を用いた場合に起こる配線の信
頼性劣化が起こらない。すなわち、従来のプラズマ窒化
膜はストレスが多く、アルミニウム配線を用いたとき、
ストレスマイグレーションによりアルミニウム配線か断
線するという信頼性不良が発生するが、ＢＰＳＧ膜には
ストレスがほとんどないため、ストレスマイグレーショ
ンが起こらず信頼性が確保される。
の研磨速度であるエッチング速度は、ＣＶＤ酸化膜に対
してＢＰＳＧ膜は５倍程度早いため、下層層間絶縁膜を
ＣＶＤ酸化膜とし、上層層間絶縁膜をＢＰＳＧ膜とする
ことにより、ＢＰＳＧ膜に対してある程度オーバーエッ
チングを行っても、ＣＶＤ酸化膜はほとんどエッチング
されず、エッチングのマージンを広く取ることができ
る。このため、オーバーエッチングのマージンを確保し
ながら、プラズマ窒化膜を用いた場合に起こる配線の信
頼性劣化が起こらない。すなわち、従来のプラズマ窒化
膜はストレスが多く、アルミニウム配線を用いたとき、
ストレスマイグレーションによりアルミニウム配線か断
線するという信頼性不良が発生するが、ＢＰＳＧ膜には
ストレスがほとんどないため、ストレスマイグレーショ
ンが起こらず信頼性が確保される。
【図１】この発明の第１の実施の形態の半導体装置のレ
イアウトを示す概念図である。
イアウトを示す概念図である。
【図２】（ａ）はこの発明の第１の実施の形態の半導体
装置のＣＭＰする前の断面図、（ｂ）はそのＣＭＰした
後の断面図である。
装置のＣＭＰする前の断面図、（ｂ）はそのＣＭＰした
後の断面図である。
【図３】この発明の第１の実施の形態において配線間隔
と凹みの関係を示すグラフである。
と凹みの関係を示すグラフである。
【図４】第１の実施の形態を説明するシミュレーション
に用いた半導体装置の断面図である。
に用いた半導体装置の断面図である。
【図５】第１の実施の形態を説明するためのシミュレー
ション結果で配線間隔と線間容量の関係を示すグラフで
ある。
ション結果で配線間隔と線間容量の関係を示すグラフで
ある。
【図６】（ａ）から（ｃ）はこの発明の実施の形態の半
導体装置の製造方法を説明するための工程断面図であ
る。
導体装置の製造方法を説明するための工程断面図であ
る。
【図７】この発明の第１の実施の形態の半導体装置の変
形例で他のレイアウトを示す概念図である。
形例で他のレイアウトを示す概念図である。
【図８】この発明の第２および第３の実施の形態の半導
体装置のチップレイアウトを示す概念図である。
体装置のチップレイアウトを示す概念図である。
【図９】この発明の第２および第３の実施の形態の半導
体装置の別のチップレイアウトを示す概念図である。
体装置の別のチップレイアウトを示す概念図である。
【図１０】この発明の第２および第３の実施の形態を説
明するための半導体ウエハの平面図である。
明するための半導体ウエハの平面図である。
【図１１】（ａ）および（ｂ）はこの発明の第４の実施
の形態の半導体装置の工程断面図である。
の形態の半導体装置の工程断面図である。
１ 半導体基板 ２ 第一の配線 ３ 層間絶縁膜 ４ 信号線として用いる配線 ５ ダミーパターン ６ 第二の配線 ７ スクライブレーン ８ ボンディングパッド ９ 回路部 １０ 半導体ウエハ １１ 半導体チップ １２ 下層層間絶縁膜 １３ 上層層間絶縁膜
Claims (15)
- 【請求項１】 半導体基板上の配線と、この配線が存在
する前記半導体基板上の全面に形成されて上面が平坦化
された層間絶縁膜とを備えた半導体装置であって、前記
配線がダミーパターンを有し、このダミーパターンと信
号線として用いる配線との距離が、３μｍ以上で２００
μｍ以下となるように設定したことを特徴とする半導体
装置。 - 【請求項２】 半導体基板上の配線と、この配線が存在
する前記半導体基板上の全面に形成されて上面が平坦化
された層間絶縁膜とを備えた半導体装置であって、前記
配線がダミーパターンを有し、このダミーパターンが半
導体チップ周囲のスクライブレーンの部分に存在するこ
とを特徴とする半導体装置。 - 【請求項３】 半導体基板上の配線と、この配線が存在
する前記半導体基板上の全面に形成されて上面が平坦化
された層間絶縁膜とを備えた半導体装置であって、前記
配線がダミーパターンを有し、このダミーパターンがボ
ンディングパッドの部分に存在することを特徴とする半
導体装置。 - 【請求項４】 半導体基板上の配線と、この配線が存在
する前記半導体基板上の全面に形成されて上面が平坦化
された層間絶縁膜とを備えた半導体装置であって、前記
層間絶縁膜が化学機械研磨による研磨速度の遅い下層層
間絶縁膜と、化学機械研磨による研磨速度の早い上層層
間絶縁膜とで構成されていることを特徴とする半導体装
置。 - 【請求項５】 下層層間絶縁膜がＣＶＤ酸化膜、上層層
間絶縁膜がＢＰＳＧ膜である請求項４記載の半導体装
置。 - 【請求項６】 層間絶縁膜が化学機械研磨による研磨速
度の遅い下層層間絶縁膜と、化学機械研磨による研磨速
度の早い上層層間絶縁膜とで構成されている請求項１，
２または３記載の半導体装置。 - 【請求項７】 ダミーパターンがブロック状に配列され
ている請求項１，２または３記載の半導体装置。 - 【請求項８】 ダミーパターンのブロックのスペースが
１μｍ以上５μｍ以下で、ラインが１μｍ以上５μｍ以
下である請求項７記載の半導体装置。 - 【請求項９】 半導体基板上に第一の配線を形成する工
程と、前記第一の配線を形成した前記半導体基板上の全
面に層間絶縁膜を形成する工程と、前記層間絶縁膜を化
学機械研磨により平坦化する工程と、平坦化された層間
絶縁膜上に第二の配線を形成する工程とを含む半導体装
置の製造方法であって、前記第一の配線がダミーパター
ンを有し、このダミーパターンと信号線として用いる配
線との距離が、３μｍ以上で２００μｍ以下となるよう
に設定することを特徴とする半導体装置の製造方法。 - 【請求項１０】 半導体基板上に第一の配線を形成する
工程と、第一の配線を形成した前記半導体基板上の全面
に層間絶縁膜を形成する工程と、前記層間絶縁膜を化学
機械研磨により平坦化する工程と、平坦化された層間絶
縁膜上に第二の配線を形成する工程とを含む半導体装置
の製造方法であって、前記第一の配線がダミーパターン
を有し、このダミーパターンを半導体チップ周囲のスク
ライブレーンの部分に配置することを特徴とする半導体
装置の製造方法。 - 【請求項１１】 半導体基板上に第一の配線を形成する
工程と、第一の配線を形成した前記半導体基板上の全面
に層間絶縁膜を形成する工程と、前記層間絶縁膜を化学
機械研磨により平坦化する工程と、平坦化された層間絶
縁膜上に第二の配線を形成する工程とを含む半導体装置
の製造方法であって、前記第一の配線がダミーパターン
を有し、このダミーパターンをボンディングパッドの部
分に配置することを特徴とする半導体装置の製造方法。 - 【請求項１２】 ダミーパターンをブロック状に配列す
る請求項９，１０または１１記載の半導体装置の製造方
法。 - 【請求項１３】 ダミーパターンのブロックのスペース
を１μｍ以上５μｍ以下とし、ラインを１μｍ以上５μ
ｍ以下とする請求項１２記載の半導体装置の製造方法。 - 【請求項１４】 半導体基板上に第一の配線を形成する
工程と、第一の配線を形成した前記半導体基板上の全面
に層間絶縁膜を形成する工程と、層間絶縁膜を化学機械
研磨により平坦化する工程と、平坦化された層間絶縁膜
上に第二の配線を形成する工程とを含む半導体装置の製
造方法であって、前記層間絶縁膜を化学機械研磨による
研磨速度の遅い下層層間絶縁膜と化学機械研磨による研
磨速度の早い上層層間絶縁膜とで構成することを特徴と
する半導体装置の製造方法。 - 【請求項１５】 化学機械研磨による研磨速度の遅い下
層層間絶縁膜をＣＶＤ酸化膜とし、化学機械研磨による
研磨速度の早い上層層間絶縁膜をＢＰＳＧ膜とする請求
項１４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27567297A JP3299486B2 (ja) | 1997-10-08 | 1997-10-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27567297A JP3299486B2 (ja) | 1997-10-08 | 1997-10-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111718A true JPH11111718A (ja) | 1999-04-23 |
| JP3299486B2 JP3299486B2 (ja) | 2002-07-08 |
Family
ID=17558744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27567297A Expired - Lifetime JP3299486B2 (ja) | 1997-10-08 | 1997-10-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3299486B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001469A2 (en) * | 1999-06-29 | 2001-01-04 | Motorola Inc. | Process for designing a mask |
| WO2002007221A3 (en) * | 2000-07-14 | 2002-06-13 | Ibm | Embedded decoupling capacitor |
| JP2002368088A (ja) * | 2001-06-05 | 2002-12-20 | Fujitsu Ltd | ダミーパターン発生工程とｌｃｒ抽出工程とを有するｌｓｉ設計方法及びそれを行うコンピュータプログラム |
| US6611045B2 (en) | 2001-06-04 | 2003-08-26 | Motorola, Inc. | Method of forming an integrated circuit device using dummy features and structure thereof |
-
1997
- 1997-10-08 JP JP27567297A patent/JP3299486B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001469A2 (en) * | 1999-06-29 | 2001-01-04 | Motorola Inc. | Process for designing a mask |
| WO2001001469A3 (en) * | 1999-06-29 | 2001-12-27 | Motorola Inc | Process for designing a mask |
| US6396158B1 (en) | 1999-06-29 | 2002-05-28 | Motorola Inc. | Semiconductor device and a process for designing a mask |
| JP2003503847A (ja) * | 1999-06-29 | 2003-01-28 | モトローラ・インコーポレイテッド | 半導体デバイス及びマスク設計方法 |
| US6593226B2 (en) | 1999-06-29 | 2003-07-15 | Motorola, Inc. | Method for adding features to a design layout and process for designing a mask |
| JP2011228750A (ja) * | 1999-06-29 | 2011-11-10 | Freescale Semiconductor Inc | 半導体デバイス及びマスク設計方法 |
| WO2002007221A3 (en) * | 2000-07-14 | 2002-06-13 | Ibm | Embedded decoupling capacitor |
| US6611045B2 (en) | 2001-06-04 | 2003-08-26 | Motorola, Inc. | Method of forming an integrated circuit device using dummy features and structure thereof |
| JP2002368088A (ja) * | 2001-06-05 | 2002-12-20 | Fujitsu Ltd | ダミーパターン発生工程とｌｃｒ抽出工程とを有するｌｓｉ設計方法及びそれを行うコンピュータプログラム |
| US6779164B2 (en) * | 2001-06-05 | 2004-08-17 | Fujitsu Limited | LSI design method having dummy pattern generation process and LCR extraction process and computer program therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3299486B2 (ja) | 2002-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001237323A (ja) | 相互接続層および同層を備えた半導体デバイスの製造方法 | |
| JP2560625B2 (ja) | 半導体装置およびその製造方法 | |
| WO2022110348A1 (zh) | 半导体器件及其制作方法、芯片键合结构 | |
| JP2001313293A (ja) | 半導体装置 | |
| JP2004214594A (ja) | 半導体装置およびその製造方法 | |
| JP2555947B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000349145A (ja) | 半導体装置 | |
| JP3163719B2 (ja) | ポリッシュ工程を備えた半導体装置の製造方法 | |
| JPH07249626A (ja) | 半導体装置の製造方法 | |
| EP0608090B1 (en) | Semiconductor device which can be applied to liquid crystal display apparatus and method of manufacturing such a semiconductor device | |
| JPH098039A (ja) | 埋め込み配線の形成方法及び埋め込み配線 | |
| JPH11150114A (ja) | 半導体装置及びその製造方法 | |
| JP3299486B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06318590A (ja) | 半導体装置の製造方法 | |
| US5427982A (en) | Method for fabricating a semiconductor device | |
| JPH09293723A (ja) | 半導体装置 | |
| KR100645213B1 (ko) | 본딩 패드의 형성 방법 및 그에 의해 형성된 본딩 패드를포함하는 반도체 소자 | |
| JP2002100662A (ja) | 半導体ウエハ用評価パターン及びそれを用いた半導体ウエハの評価方法 | |
| JPH11135758A (ja) | 平坦化を改善するための半導体装置製造方法 | |
| JPS61184847A (ja) | 多層配線構造 | |
| JPH0799198A (ja) | 半導体装置の製造方法 | |
| JP2001028392A (ja) | 半導体装置の製造方法 | |
| JPH10125681A (ja) | 半導体装置の製造方法 | |
| JPH06140518A (ja) | 半導体装置の製造方法 | |
| JPH02262338A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080419 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090419 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100419 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110419 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120419 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130419 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130419 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140419 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
|
| SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R313Z02 |
|
| SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R313Z02 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |