JP2011228750A - 半導体デバイス及びマスク設計方法 - Google Patents

Abstract

【課題】アクティブフィーチャの容量カップリングを低減する。
【解決手段】本発明は、研磨ダミーフィーチャパターンの無差別な配置ではなく、研磨ダミーフィーチャパターンの選択的な配置を使用する。トポグラフィ変化の低周波数（数百ミクロン以上）及び高周波数（１０ミクロン以下）の両方が検討された。研磨ダミーフィーチャパターンは半導体デバイス及び半導体デバイスの作製に使用される研磨条件に特に適合されている。集積回路をデザインする場合にはアクティブフィーチャの研磨効果が予測可能である。研磨ダミーフィーチャパターンが例図とに配置された後、局部的な（デバイスの全てではなく一部）レベルにおいて、及びさらに広域的なレベル（全デバイス、デバイスとは、レチクルフィールド、或いはさらにはウェハ全体に対応する）平坦性が検査される。
【選択図】 図１６

Description

本発明は、半導体デバイス及びマスク一般、より詳細には、ダミーフィーチャを有する半導体デバイス及びマスクに関する。

半導体デバイスの形成において、表面を平坦化するために研磨が使用される。従来は、半導体デバイスの形成においてタイリングは使用されていなかった。タイリングが使用されない場合には、研磨は、陥没、或いは半導体デバイス基板にわたる厚さの不均一性に関する他の問題を生じていた。これらの問題には、リソグラフィの焦点深度の超過、或いは図１に示されるようなエッチングに関する問題が含まれる。図１は、導電層１１を含む基板を示す。絶縁層１２が形成され、導電層１１まで延びる開口を有するようにパターニングされる。導電性の充填材料（例えばタングステン等）が開口内部に堆積され、導電プラグ１３を形成すべく、研磨される。導電プラグが近接した間隔を有する場合に研磨は、より多くの絶縁層１２を磨滅することがある。その後、導電プラグ１３を被覆して絶縁層１６が形成される。絶縁層１６の上面は平坦である。

特開平１１−１２６８２２ 特開平１１−１１１７１８ 特開平１０−２７７９９

コンダクタに対する容量カップリングは、最小限にするか、或いは少なくとも減少されている必要がある。

図１５，１６に示される研磨ダミーフィーチャは、電力供給及び信号フィーチャの下方にあるか、或いはこれらの両方が電力サリー及び信号フィーチャの上方、及び下方にあることが可能である。研磨ダミーフィーチャの使用は、これらが形成されることとなるフィーチャ層の平坦性に対する必要条件に部分的に依存する。

開口部形成後の基板の部分的断面図（従来技術）。 半導体デバイス内における研磨ダミーフィーチャの配置場所を決定するための実施例のプロセスフローチャート。 半導体デバイス基板の一部、及びパターニングされた層の上面図。 パターニングされた層を被覆する層を堆積し、研磨した後における図３の基板の断面図。 半導体デバイスの上面図。 図５の半導体デバイスのトポグラフィ表記を示す平面図。 図６のトポグラフィ表記を相補的イメージの平面図。 図５の半導体デバイスのフィーチャ層における半導体デバイスレイアウトの一部を示す上面図。 研磨ダミーフィーチャを有しない半導体デバイスのアクティブフィーチャ、及び被覆絶縁層を示す部分的断面図。 より低密度の領域に研磨ダミーフィーチャを加えた基板の図９に類似の部分的断面図。 基板研磨後の図１０の基板の断面図。 図５の半導体デバイスのためのフィーチャ層における半導体デバイスの部分的上面図。 スクライブライン、及びスクライブライン内の制御フィーチャの近傍における半導体デバイスの部分的上面図。 異なるフィーチャ層に研磨ダミーフィーチャを有する半導体デバイスの部分的断面図。 異なるフィーチャ層における、アクティブフィーチャ及び研磨ダミーフィーチャの位置関係を示す基板の部分的断面図。 異なるフィーチャ層における、アクティブフィーチャ及び研磨ダミーフィーチャの位置関係を示す基板の部分的断面図。 異なるフィーチャ層における、導電体及び研磨ダミーフィーチャの位置関係を示す半導体デバイス基板の部分的断面図。

次に、開口１７が形成される。いくつかの箇所においては、磨滅のために開口が導電プラグ１３まで完全に延びていないため、図１に示されるように、開口１７とその下方の導電プラグ１３との間に絶縁間隙１９を残す。電気的な開放が形成される。間隙１９を除去するためにエッチングが続けられる場合、既に露出された伝導プラグ１３はオーバーエッチングされ、典型的には高い接触抵抗に帰着する。従って、部分的には研磨によって生じた厚さの不均一性は、電気的な開放、高抵抗の接触、電気の短絡、或いは他の漏れ電流の経路に帰着することがある。

陥没、及びその他の厚さにより累積された効果に関する問題を解決する試みとしてダミーフィーチャが使用されてきた。研磨を補助するために使用されるダミーフィーチャは、ダミーフィーチャのパターンを半導体の上方から観察するとタイルのように視認されることに因んだ、「タイリング」により形成される。タイリングのためのプロセスは典型的に、回路レイアウトの形成、レイアウト内のアクティブフィーチャの周辺におけるバッファ領域（典型的には約５〜１０ミクロンの範囲内）の画定、及び、空地を決定するために回路レイアウトに最小領域を組み合わせることを含む。他の全ての領域はタイリングに利用可能である。

タイリングは、アクティブフィーチャのうちのいずれかの間の距離が、最小幅以上である場合に、回路密度に依存せずに使用される。典型的には、最小幅は１０ミクロン未満であり、約１０ミクロンであることも可能である。タイル、或いは少なくともタイルの一部は、少なくとも５ミクロンの幅を有して利用可能な領域に設けられる。タイリングパターン（即ち、タイルのサイズ及び密度）は通常、半導体デバイス全体にわたり、同一である。米国特許第５，２７８，１０５号及びヨーロッパ特許出願公開第０７１２ １５６号（１９９６）号のそれぞれの図５を参照する。タイルの一部は欠けているが、同一のフィーチャ密度が使用される。

本発明は、例示の目的において、かつ限定するものではなく、添付された図面に示される。図面において、同一の符号は同一の構成要素を示す。
当業者は、図面の構成要素が、単純化及び明確化のために示されるものであり、必ずしも一定の比率に拡大して示されていないことを認識する。例えば、本発明の実施形態に対する理解の向上を促進するために、図面の構成要素のうちのいくつかの寸法が他の要素よりも誇張されていてもよい。
（詳細な説明）
研磨ダミーフィーチャをどこに配置すべきか決定する際には、物理的近接効果、電気的近接効果、或いは両方が考慮される。研磨ダミーフィーチャは、半導体デバイスの性能に悪影響を及ぼすことなく十分に平坦性を達成すべく、１つ以上のフィーチャ層に、挿入され、除去され、移動され、或いは変更されることが可能である。即ち、研磨ダミーフィーチャパターンの幾分無差別な配置ではなく、研磨ダミーフィーチャパターンのより選択的配置が使用される。トポグラフィ変化の低周波数（数百ミクロン以上）及び高周波数（１０ミクロン以下）の両方が検討された。本発明の実施形態はその最大限に実施された場合には、信号の完全性を保持しつつ、十分な平坦性を可能とする。本発明は請求項に規定され、詳細な説明を読むことによって、一層理解される。

明細書の理解を補助すべく、いくつかの用語が以下に定義される。
１．アクティブフィーチャとは、半導体デバイスのために設計された回路に相当するフィーチャである。アクティブフィーチャには、トランジスタ、キャパシタ、レジスタ等の部分が含まれる。アクティブフィーチャには、ほぼ一定の電位で作動するように設計された電力供給フィーチャ、及びある電子条件においては１つの電位で、他の電子条件においては異なる電位で作動するように設計された信号フィーチャが含まれる。

２．制御フィーチャとは、基板の加工処理の制御を補助するフィーチャである。制御フィーチャには、アラインメントマーク、フィーチャの寸法を測定するための構造体（「ＣＤバー」）、電気テスト構造体等が含まれる。制御フィーチャは典型的には、半導体デバイス基板上のダイス間にあるスクライブライン内に設けられる。

３．環境保護フィーチャとは、形成後の環境条件から半導体デバイスを保護する主要な（最重要の）機能を有するフィーチャである。ダイスの周辺のエッジリングシールが、環境保護デバイスの最も一般的、かつほぼ唯一の例である。エッジリングシールは、ダイシング、及びパッケージの処理の間に可動性イオンからの防護を提供する。

４．集積回路領域とは、アクティブフィーチャを備えたダイスの部分である。典型的には、集積回路領域は、ダイス端部の近傍のボンドパッドによって区画される。
５．周辺領域とは、ダイスの、集積回路領域とスクライブラインとの間に位置する部分である。多くの集積回路では、周辺領域は、ダイスのボンドパッドとスクライブラインとの間にある部分である。

６．解像度補助フィーチャとは、半導体デバイス基板上に印刷されるべき、アクティブフィーチャの解像度を改良させる、解像度補充フィーチャである。解像度補助フィーチャはマスクにはあるが、基板上に対する個別のフィーチャとしてはプリントされない。移相シフタが解像度補助フィーチャの例である。本明細書の目的において、光学的接近効果の補正のために加えられたフィーチャは、解像度補助フィーチャと考えられる。

７．ダミーフィーチャには、半導体デバイス基板上にプリントされたフィーチャであって、上記に定義された他の種類のフィーチャのいずれでもないフィーチャが含まれる。様々な理由により、異なる種類のダミーフィーチャが半導体デバイスに使用される。アレイ中の全てのアクティブビットラインを均一にパターニングすることを可能とするために、メモリアレイの最も外側の端部に沿って、ダミービットラインが使用される。ダミービットラインと異なり、研磨ダミーフィーチャは、この層、或いは次に形成される層における研磨特性を改善するために半導体デバイスのマスクのフィーチャ層に加えられたダミーフィーチャである。研磨ダミーフィーチャは、デバイスの適切な作動には必要ではない。

８．電子デザインルールとは、間隔の最小値、フィーチャのサイズ、或いは集積回路内のフィーチャ間のオーバラップについての規則である。電子デザインルールは、部分的にはマージン及びデバイス特性（ラッチアップに対する免疫、リーク電流等）の処理により決定される。

９．研磨ダミーフィーチャデザインルールとは、電子デザインルールの部分集合であるが、研磨ダミーフィーチャに特有のものである。従来から、研磨ダミーフィーチャとアクティブフィーチャとの間、或いは他の研磨ダミーフィーチャとの最小の間隔は、少なくとも５ミクロンであり、典型的には約１０ミクロン以下である。

１０．空地領域差とは、同一のフィーチャ層における、研磨ダミーフィーチャとアクティブフィーチャとの間の最小間隔と、２つのアクティブフィーチャ間の最小間隔との差である。

本明細書に開示された発明の理解の簡便性を補助するために、限定するものではない特定の例が記載される。例は、まず単一のフィーチャ層に注目し、次に、多数のフィーチャ層の集積化に注目する。厚さ約０．８ミクロンの金属含有層からコンダクタのパターンが形成される。約１．５ミクロンの酸化物層が次に、コンダクタのパターンを覆って形成され、研磨される。議論の焦点は、コンダクタのパターン形成、及び、減少された起伏を有して研磨された酸化物層の形成を補助するための研磨ダミーフィーチャに向けられる。

図２は、レイアウトにおいて、どこに研磨ダミーフィーチャが設けられるべきかを決定するためのプロセスを示すプロセスフローチャート１０である。このプロセスはレイアウト（ブロック１０２）の生成により開始する（ブロック１００）。レイアウトはこの時点において、典型的にはアクティブフィーチャ、及び制御フィーチャを有する。研磨ダミーフィーチャは有していない。その後、レイアウトは、レイアウトを調整すべく、随意に処理される。最小の幾何学的形状のフィーチャは、プリント、或いはエッチングのバイアスを補償すべく、サイズ変更されてもよい。解像度補助フィーチャも典型的には加えられる。この特定の実施形態においては、研磨ダミーフィーチャは、この時点においてレイアウトにない。しかし、研磨ダミーフィーチャは他の実施形態においてはあることが可能である。

ブロック１０４においては、トポグラフィ表記が行われるか否かが決定される。行われない場合には、酸化物研磨プロセスはブロック１１２によりキャラクタリゼーションされ、ブロック１１４において相互作用距離が決定される。このキャラクタリゼーションは、テストウェハを使用して実行されることが可能である。図３は、基板２０及び層２２の上面図である。形成されるべきコンダクタの厚さが約０．８ミクロンであるため、層２２も厚さが約０．８ミクロンである必要がある。典型的には、基板２０及び層２２に使用された材料は重要ではない。層２２は、導電層を使用する代わりに、約０．８ミクロンの厚さの絶縁層であることが可能である。しかし、完成したデバイスにおいて比較的により圧縮力を有する層（例えば、低いｋを有した有機誘電材料）が導体の下にある場合には、より正確に研磨プロセスの特性値を決定するために、基板２０は、同一の、又は類似した材料を使用する必要がある可能性もある。

層２２は形成された後、回路レイアウトの一部であるコンダクタ端部に類似した端部を擬態すべく、パターニングされる。ウェハの半分は図３においてパターニングされるが、他のパターン、例えばチェッカーボード、ストライプを使用することが可能である。その後、研磨されるべき層がパターニングされた表面上に形成される。層の材料及び厚さは、半導体デバイス上で研磨されるべき層とほぼ同一である必要がある。この特定の例においては、層は二酸化ケイ素を含み、約１．５ミクロンの厚さを有する。研磨されるべき層が複数の異なる膜からなるか、ドーパントを有する場合には、テストウェハ用の層も異なる膜、或いはドーパントを含む必要がある。

次に、層３２が図４に示されるように研磨される。テストウェハのための研磨条件は、半導体デバイス基板用の研磨条件と可能な限り厳密に一致している必要がある。研磨特性に影響を及ぼすことがある研磨パラメタには、研磨パッドの堅さ（１つ以上の材料の硬度及び厚さ）、下向きの圧力、研磨流体の組成、圧盤回転速度等が含まれる。

研磨後の層３２の厚さは、両面において、層２２の端部から離隔した箇所（約５０〜１００ミリメートル（ｍｍ））では比較的に一定である。層３２の高さが変化する箇所には、移行距離３４がある。研磨特性である移行距離３４は、典型的には少なくとも約０．３ｍｍであり、多くの場合において約１．０ｍｍである。層間絶縁層、或いはトレンチフィールドアイソレーションのために研磨されるいくつかの酸化物については、移行距離３４は、約５〜１０ｍｍの範囲内であることが可能である。研磨するパラメタを変更する場合の移行距離３４の感度は未知である。しかし、完成品の基板上の移行距離が約５０％異なる場合であっても、テストウェハの移行幅は、研磨ダミーフィーチャの配置を決定する際に使用可能である。

相互作用距離は、プロセスの使用者により決定されるが、典型的には、移行距離の少なくとも半分である。アクティブフィーチャから相互作用距離内に設けられた研磨ダミーフィーチャは、研磨及び平坦化に対してより少ない影響を及ぼしている。例えば、移行距離は約６ｍｍである。相互作用距離は、約３ｍｍである。タイリングが使用される場合には、研磨ダミーフィーチャ（タイル）は、少なくとも回路レイアウト部では、最も近接したアクティブフィーチャ（例えば、ゲート電極、ビットライン、接続等）から約３ｍｍよりも近接している必要がない。典型的には、フィーチャ層においてアクティブフィーチャの最大密度を有する、マスク又はデバイスの領域は、研磨ダミーフィーチャを最も必要としない。従って、研磨ダミーフィーチャは、最も密度が高いアクティブフィーチャパターン内の最も近接したアクティブフィーチャから約３ｍｍおいて、次の層の研磨に著しく影響を与えることなく、設けられていてもよい。

このことを、アクティブフィーチャの密度が通常考慮されない従来のタイリング方法と比較する。これらの従来の方法においては、空地が、最高密度にあるアクティブフィーチャに近接するか、或いは最低密度にあるアクティブフィーチャに近接するかと関係なく、その幅が少なくとも５〜１０ミクロンであり、長さが少なくとも５〜１０ミクロンである空地に、タイルが配置される。従って、従来の方法は、最も近接したアクティブフィーチャ或いは他のダミーフィーチャから１０ミクロン以下に設けられている研磨ダミーフィーチャパターン端部の研磨ダミーフィーチャを典型的に有する。ここで、相互作用距離は、従来の空地のタイリングのために使用された最小の横方向の寸法よりも、３桁弱だけ高い。本発明の実施形態は、少なくとも約５０ミクロンの幅及び長さを備えた空地を有することが可能である。

相互作用距離情報を使用すると、研磨ダミーフィーチャは、回路レイアウト（ブロック１３２）内に設けることが可能である。この時点においては典型的に、その後の気相成長及び研磨の後に生じる表面が十分に平坦か否かを決定すべく検証（ブロック１３４）が行われる。平坦であれば、プロセスは終了する。そうでなければ、この時点においてアクティブフィーチャ、及び研磨ダミーフィーチャを含んでいる、レイアウト内の研磨ダミーフィーチャパターンが修正される。予測された平坦性が許容可能となるまで、プロセスを反復することが可能である。

上記したプロセスと併せて、或いは代替手段として、他のプロセスを使用可能である。再び図２を参照すると、トポグラフィ表記を使用可能である（ブロック１０４）。この例においては、研磨プロセスの特性値が決定されない（「ＮＯ」の経路に沿ったブロック１１８）ことが予想される。図５は、２つのメモリアレイ４２，４４、及びロジック領域４６を有する半導体デバイス４０のレイアウトの図である。アレイ４２，４４、及びロジック領域４６のそれぞれは、少なくとも５０ミクロンかける５０ミクロンであり、多くの場合において、少なくとも５００ミクロンかける５００ミクロンである。アレイ及び領域は任意の形状であることが可能であり、正方形又は直線的形状に限定されない。表記は事実上全てのアクティブフィーチャを有する（事実上全てのゲート電極、ワードライン、ビットライン、接続、等を示す）ことが予想されるが、簡単に理解されるために、レイアウトのブロックダイアグラムが使用される。この例において、メモリアレイ４２，４４は、スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイであり、ロジック領域４６は、中央処理装置、算術論理演算ユニット、これらの組み合わせ等を含む。多種（ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイ、フローティングゲートメモリアレイ、強誘電体ランダムアクセスメモリ（ＦＥＲＡＭ）アレイ等）のメモリアレイを使用してもよい。さらに、メモリアレイ４２，４４は異なる種類のメモリアレイであることもある。本明細書において使用されるように、メモリアレイの領域はメモリアレイの最も外側のメモリセル端部により画定され、列、又はカラムデコーダ、感度増幅器等を含んでいない。

図５を参照する。メモリアレイ４２，４４、及びロジック領域４６は、典型的には互いに約１０〜１００ミクロンの範囲内にある。図示されていないが、メモリアレイ４２，４４は、同一のメモリアレイ内の他のメモリブロックから少なくとも１０ミクロン離隔しているメモリブロック（サブアレイ）を有することが可能である。メモリアレイ４２，４４は高密度回路（近接して離隔されたポリサイドワードライン、金属ワードライン及びビットライン）を有する。ロジック領域４６は局部的な高密度回路領域を有するが、その全面的な回路密度は、メモリアレイ４２，４４の回路密度より著しく低い。

図２のブロック１２２を再び参照する。空間的、或いは周波数ドメインにおいて第１のトポグラフィ表記がなされることが可能である。空間的ドメインにおいては、表記は、等高線地図に類似しているが、平均値と比較した相対的な高さの差を示す。この種の表現を生成することが可能であるプログラムは、カリフォルニア州フリーモントのアバント社により製造されているヘラクレス階層的設計検証ソフトウェア（ヘラクレス階層的デザインルールチェックソフトウェアとしても公知）である。ここでも、実際の表現は、図５に示されたものよりはるかに詳細にわたる。フーリエ変換機能を使用して、空間の表現を周波数ドメインに変換すること、及びその逆が可能である。

図２のブロック１２４においては、その後、図６の第２のトポグラフィ表記を形成すべく、第１のトポグラフィ表記の焦点が外され、或いはぼかされる。最高点は、メモリアレイ４２，４４の間の点である位置５２であり、最低点は、ロジック領域の端部の外側、或いは近傍の領域であるポイント５４である。

焦点を外すこと、即ちぼかすことは、多様な方法で行うことが可能である。焦点を外す単純な方法は、詳細なトポグラフィの色を付けた空間的地図を得て、目の焦点をぼかすことである。より低い解像度を達成する他の方法は、第１の表現の透明なシートを形成し、オーバーヘッドプロジェクタにそれを置くことである。より高いポイント及び低いポイントがどこにあるかを一般的に決定すべく、画像の焦点を確実に外す。第２のトポグラフィ表記を得る他の方法は、第１のトポグラフィ表記の周波数ドメインを使用し、低いパスフィルタによって加工することである。低いパスフィルタは微視的な変化（トポグラフィにおける高周波数の変化）を無視するが、巨視的な変化（トポグラフィにおける低周波数の変化）を維持する。周波数ドメイン表現が空間的ドメインに変換される場合、第２の表現は、図６のように視認される。図６は、焦点を外した後の空間的地図を示す。ポイント５２は最高点を示し、ポイント５４は最低点を示す。

次に、図７に示されるような、図２の随意のブロック１２６に示されるように、相補的イメージが形成される。相補的イメージは、本質的に図６に示されるものの逆である。図７の相補的イメージは、研磨ダミーフィーチャが最も必要であるポイント６４、及び研磨ダミーフィーチャが最も必要としない、或いは回避されるべきポイント６２を含む。相補的イメージは、空間的、或いは周波数ドメインにより表現されることが可能である第３のトポグラフィ表記である。

この時点では、研磨ダミーフィーチャは回路レイアウト（図２のブロック１３２）に設けられることが可能であり、生じたレイアウトが、その後の堆積及び研磨後に十分に平坦であるか否かを決定すべく検証される。平坦であれば、プロセスは終了する。

平坦でなければ、この時点においてアクティブフィーチャ、及び研磨ダミーフィーチャを含んでいる、レイアウト内の研磨ダミーフィーチャパターンが修正される。修正は、研磨ダミーフィーチャの追加、又は除去、或いはこれらの密度若しくは形状を変更することが可能である。

プロセスは、予測された平坦性が許容可能となるまで反復可能である。反復においては、異なる位置まで遡ることが可能である。図２の決定ブロック１４２を参照する。最短の繰り返しループでは、研磨ダミーフィーチャの配置（ブロック１３２）に遡る。決定ブロック１４４では、レイアウトがこの時点においてアクティブフィーチャ、及び研磨ダミーフィーチャを含んでいるブロック１０２に、反復を戻すことが可能である。代替手段として、アクティブ及び研磨ダミーフィーチャを含むレイアウトの焦点をずらすことが可能である（ブロック１２４）。

研磨ダミーフィーチャの挿入、及び位置の調節が図８に示される。図８に示されるような検査された領域（ウィンドウ）の量は、上記された研磨特性のうちの１つである相互作用距離と関係がある必要がある。検査された領域が相互作用距離と比較して、小さい場合には、最適の研磨ダミーフィーチャパターンが達成されていない可能性がある。他の形状よりも円形或いは長方形（正方形を含む）が使用されることが多いが、ウィンドウは、事実上任意の形状であることが可能である。ウィンドウは、通常は少なくとも相互作用距離のほぼ１０分の１、或いは少なくとも約０．３ｍｍの、幅（直径、或いは平面上の２つの方向のうちでより小さい方）を有する。多くの場合において、ウィンドウは、相互作用距離の約０．３〜３．０倍の範囲内、又は約１．０〜１０．０ｍｍの範囲内に、直径（円形）、又はそれぞれの幅及び長さ（直線形）を有する。ウィンドウがレチクルフィールド全体よりも小さい場合、レチクルフィールド全体を含めるようにウィンドウが拡大される、さらなる検査が行なわれる必要がある。

アクティブフィーチャ７１０，７１２，７１４がレイアウトに設けられる。第１のパスでは、研磨ダミーフィーチャは、電子デザインルールにより除外される以外は全ての位置に加えられる。この特定の実施形態においては、個々の研磨ダミーフィーチャは、アクティブフィーチャから少なくとも５ミクロン離間している必要がある。研磨ダミーフィーチャは図８において、このフィーチャ層のアクティブフィーチャ７１０，７１２，７１４の間に加えられている。元来の研磨の形状は、破線７３０により示されている。この研磨ダミーフィーチャがトポグラフィのシミュレーションに挿入される場合、焦点を外した表現は、続けて形成される層の上面の高さが、図８に示される基板の部分としては高すぎることを示す。

研磨ダミーフィーチャのサイズは、破線７３２により示される形状に縮小される。この研磨ダミーフィーチャの形状が、破線７３０に対応する形状を置き換える。ここで、形状７３０のうちアクティブフィーチャ７１０及び７１４の間に位置する部分は除去されている。この形状が許容される場合には使用可能である。縮みが必要な調節を過補償した場合には、形状７３４が生じる可能性がある。形状７３４の一部はアクティブフィーチャ７１０，７１４の間を延伸する。しかし、形状７３４が形状７３２を拡大したバージョンである場合には、その部分は必要でなくてもよい。

代替のプロセスとして、研磨キャラクタリゼーション（ブロック１１２，１１４）、及びトポグラフィ表記の両方を実行することが可能である（ブロック１２２，１２４，１２６）。回路レイアウト（ブロック１３２）に研磨ダミーフィーチャを設ける場合には、両方のパスからの情報を使用することが可能である。例えばトポグラフィ表記は、例えばタイルのような研磨ダミーフィーチャが配置されるべき位置を決定するために使用可能である。研磨キャラクタリゼーションは、アクティブフィーチャと最も近接している研磨ダミーフィーチャとの間の最小距離を決定するために使用可能である。１つの実施形態において研磨キャラクタリゼーションは１回行われるが、トポグラフィ表記及び研磨ダミーフィーチャの配置は任意の回数反復することが可能である。研磨ダミーフィーチャの配置が適切であることを確認した後、マスクを生成することが可能である。

図９は、メモリアレイ４２，４４、並びにロジック領域４６（図５を参照）が形成されている半導体デバイス基板７０の一部を示す。この例において、基板７０は絶縁層を含み、基板７０上に導体７２が形成される。メモリアレイ４２，４４内において、導体７２はトランジスタ（図示せず）のドレイン領域との電気的接触を形成するビットラインである。ロジック領域４６内では導体は、多様な部品（トランジスタ、コンデンサ、レジスタ等）に電気的に接続された接続である。図９は、上に重ねられた絶縁層７４がどのようにして絶縁層７４の上部の表面に沿って様々な形状を有するか（研磨ダミーフィーチャは加えられていない）を示す。研磨ダミーフィーチャが加えられず、基板が絶縁層７４を平坦化するために研磨される場合、メモリアレイ４２，４４中の基板７０上の絶縁層７４の厚さはロジック領域４６の基板７０上の絶縁層７４の厚さより厚い。従来のタイリング法は、５〜１０ミクロンの範囲内の幅を有する空地に研磨ダミーフィーチャ（図示せず）を設ける。そのような位置の１つはメモリアレイ４２，４４の間にある。

本発明の実施形態に従い、研磨ダミーフィーチャ８２はコンダクタ７２と同一のフィーチャ層においてマスクに挿入される。生じるパターンは、図１０の半導体デバイスに見られる。ここで、メモリアレイ４２，４４の間のギャップ８４には研磨ダミーフィーチャが設けられていない。間隙は、約２０〜１００ミクロンの範囲の幅にある。さらに、類似の間隙（図示せず）が、メモリアレイ４２，４４の少なくとも一方のメモリブロックの間に設けられていてもよい。

典型的には、研磨ダミーフィーチャ８２は最も高いアクティブフィーチャ密度を有する領域内で最も近接した導体７２（アクティブフィーチャ）から少なくとも約０．３ｍｍ、多くの場合には少なくとも１ｍｍ離れている。この特定の実施形態において、最も高いアクティブフィーチャ密度を有する領域内においてアクティブフィーチャに最も近い研磨ダミーフィーチャ８２は、互いに約３〜５ｍｍの範囲内だけ離隔して設けられている（研磨ダミーフィーチャからアクティブフィーチャへの間隔）。ここでも、この値は現在当業者が使用している（１０ミクロンより大きな空地の全てに無差別なタイルを配置する）よりも約３桁高い。研磨ダミーフィーチャのための最小間隙及び間隔は上記の研磨キャラクタリゼーションにより少なくとも部分的に決定された。

基板７０上にコンダクタ７２及び研磨ダミーフィーチャ８２が形成された後、導体７２及び研磨ダミーフィーチャ８２上に１つ以上の絶縁体の膜を堆積することにより絶縁層７４が形成される。

図１０の左側（アレイ４２，４４）のための絶縁層７４上部表面の平均的高さは、ロジック領域４６上の絶縁層７４の上面の平均的高さに近い。
層７４を堆積した後、次に図１１に示されるようなほぼ平坦な表面９２を達成すべく研磨される。研磨に使用される条件は、上記されたキャラクタリゼーションにおいて使用される条件に類似している必要がある。従って、研磨パッドに類似するもの、類似の研磨流体、及び類似の研磨パラメタは、少なくとも研磨ダミーフィーチャの配置を部分的に決定したこれらのパラメタが研磨キャラクタリゼーションに影響するため、使用される必要がある。研磨の結果、完全に平坦な表面が生じる必要はない。起伏の程度は、それが電子的性能（電気的短絡やリークパスがない）、或いは後の工程（リソグラフィ又はエッチングに関連した問題における焦点深度）に著しく影響しないことが必要である。

他の多数の実施形態が可能である。図１２は、ＳＲＡＭアレイ４４がＤＲＡＭアレイ１２１に置換された場合におけるデバイス４０の拡大図である。ＤＲＡＭアレイ１２１はトレンチ容量、及び埋め込みのビットライン（ビットラインは半導体デバイス基板内に設けられる）を有する。図１２に示される箇所は、ＳＲＡＭアレイ４２、ＤＲＡＭアレイ１２１、及びロジック領域４６の境界の近傍である。アレイ及び領域の境界が図１２に示されているが、これらの境界は参考のためのものであり、設計され、或いは形成される、マスクや半導体デバイスには現れない。この実施形態において、導体の１段は、ＳＲＡＭアレイ４２上に高密度にあり、ロジック領域４６上に準高密度にあり（Ｖ_ssパワーバス１２５１及びＶ_DDパワーバス１２７１）、ＤＲＡＭアレイ１２１上に存在しないか、非常に低密度にあるアクティブフィーチャ（ＳＲＡＭアレイ４２用のビットライン１２３）を有する。

研磨ダミーフィーチャ１２９，１２５３，１２５５，１２７３，１２７５がレイアウトに挿入される。アレイ４２は図１２に示される研磨ダミーフィーチャを有しない。例えばアレイ４２のように最も高いアクティブフィーチャ密度を有する半導体デバイスの部分は、研磨ダミーフィーチャを有する。代替手段として、研磨ダミーフィーチャに利用可能な領域（アクティブフィーチャの外側の領域であり、電子デザインルールのための最小の間隔）については、最も高いアクティブフィーチャ密度を有するこれらの部分は、より低いアクティブフィーチャ密度領域と比較して、研磨ダミーフィーチャによって占領されている領域がより小さくてもよい。

本明細書にて使用される、ある領域におけるフィーチャ密度とは、いかなるフィーチャにも占領されていない状態でのその領域の全面積に対する、任意の種類のフィーチャにて被覆された領域のパーセンテージである。換言すると、フィーチャ密度は、フィーチャが占領する領域の面積をその領域の合計の面積で割ったパーセンテージである。メモリアレイ１２１のフィーチャ密度は、全てのメモリアレイが研磨ダミーフィーチャ１２９により被覆されるため、最も高い。ロジック領域４６のフィーチャ密度は、本実施形態においては、あらゆる研磨ダミーフィーチャを有しないにも関わらず最低である。メモリアレイ４２のフィーチャ密度は、メモリアレイ４２，１２１フィーチャ密度の間にある。ここで、フィーチャ密度は、半導体デバイスの３つの異なる領域の任意の２つについて同一ではない。

図１２の研磨ダミーフィーチャに関していくつかの項目が特筆される。研磨ダミーフィーチャは典型的には、電気的にフローティングにした状態にされているか、或いは電源に接続される。この実施形態において研磨ダミーフィーチャ１２９，１２５３，１２５５は、Ｖｓｓ電源ターミナルにカップリング、或いは電気接続されており、研磨ダミーフィーチャ１２７３，１２７５はＶ_DD電源ターミナルにカップリング、或いは電気接続される。研磨ダミーフィーチャ１２９は配列１２１用のα粒子や放射線効果の影響を弱めることを補助する接地された平面であってもよい。研磨ダミーフィーチャ１２５３，１２５５、並びにＶｓｓパワーバス１２５１の一部は、１組のデカップリングコンデンサであり、研磨ダミーフィーチャ１２７３，１２７５、並びにＶ_DDパワーバス１２７１の一部は、異なる１組のデカップリングコンデンサである。他の回路（図示せず）からの負荷やシグナルがＶ_ssパワーバス１２５１上、或いはＶ_DDパワーバス１２７１の電位に変化を生じさせる場合には、デカップリングコンデンサ（フィーチャ１２５３，１２５５、又はフィーチャ１２７３，１２７５）の他の電極が、電位降下の減少、又はパワーバスがその適正なポテンシャルに近づくために要する時間を減少させることを補助する。ここで、バスと、その最も近傍にある研磨フィーチャとの間の間隔は、フィーチャ（マスキング）層において最も接近しているアクティブフィーチャ間で使用される間隔よりも小さくてもよい。例えば、電子デザインルールは、アクティブフィーチャ間に約０．５ミクロンの最小間隔を必要としてもよい。しかし、間隔のリソグラフィ限界は０．２ミクロンである可能性がある。研磨ダミーフィーチャとそれらに対応するパワーバスとの間の間隔は、容量のカップリングを増加させるためには、約０．２〜０．４ミクロンの範囲内である可能性がある。

研磨ダミーフィーチャ１２９及びビットライン１２３は、距離１２９７だけ離隔しており、研磨ダミーフィーチャ１２５５及びビットライン１２３のうちの１つは、距離１２５７だけ離隔している。それぞれの距離１２９７，１２５７は、フィーチャ１２９，１２５５のそれぞれと、ビットライン１２３との間の最近接箇所を示す。ここで、これらの間隔にはいかなるアクティブフィーチャ、或いは研磨ダミーフィーチャが設けられていない。距離１２９７は約０．３ｍｍであることがあり、距離１２５７は約１．０ｍｍであることがある。他の実施形態においてこれらの距離は、これよりも大きく、或いは小さくなることが可能である。

研磨による層の過度の摩耗は、典型的にはスクライブライン近傍の半導体デバイスの端部近傍に見られる。図１３は、半導体デバイス基板１３９の一部の上面図である。基板は集積回路領域（図示されていないメモリアレイ及びロジック領域）を有した４つの半導体デバイス４０からなる。図１３は、半導体デバイス４０間のスクライブライン内にある制御フィーチャ、例えば、寸法測定ダガー１３３１、アライメントマーク１３３３、及び電気テスト構造（Ｎ⁺レジスタ）１３３５を示す。他の制御フィーチャ（図示せず）は、スクライブラインに沿った他のいずれかの箇所、或いは半導体デバイス４０と共に配置されてもよい。研磨ダミーフィーチャ１３５は、半導体デバイス４０の端部近傍の局部的高研磨速度の悪影響を緩和するためにスクライブラインに加えられる。本実施形態において研磨ダミーフィーチャ１３５は、図１０の導体７２及び研磨ダミーフィーチャ８２と同一の層に形成され、半導体デバイス基板に重ねられてもよい。後で記載するように、半導体デバイスの周辺領域内に研磨ダミーフィーチャを追加することは、摩耗の量を減少させることも促進する。

さらなる他の実施形態において研磨ダミーフィーチャは他の層に配置することが可能である。例えば、研磨ダミーフィーチャ配置は、トレンチフィールドアイソレーションの工程中に形成された半導体（シリコン、シリコンゲルマニウム等）のメサの配置に影響を及ぼすことがある。メサのパターンは、続いて堆積され、研磨されるトレンチ充填材料（酸化物、窒化物、シリコン等）の研磨キャラクタリゼーションから少なくとも部分的に決定することが可能である。上記のプロセスは、導電体の、即ち金属含有層を堆積し、研磨する前に形成される絶縁層のパターンにも適用可能である。

研磨ダミーフィーチャは、研磨が使用される全ての層にある必要はない。省略された研磨ダミーフィーチャの影響は層が多くなることに伴い蓄積する。研磨ダミーフィーチャはいくつかの層のみに加えられてもよい。１つの実施形態において半導体デバイス４０内のＳＲＡＭアレイ４２，４４は、上記されたＤＲＡＭアレイ１２１に類似したＤＲＡＭアレイにより置き換えられてもよい。この場合も半導体デバイスはロジック領域４６を有する。接続の第１の層には、ＤＲＡＭアレイについては金属ワードラインを形成し、ロジック領域４６には比較的より少数の接続を形成してもよい。接続の第２の層にはあったとしても非常に少数の接続をＤＲＡＭアレイに形成し（埋め込まれたビットラインを有するため）、ロジック領域４６には比較的多数の接続を形成してもよい。第２の接続の層が形成され、絶縁層によって被覆された後、絶縁層の上面は、比較的互いに近接しているＤＲＡＭアレイ、及びロジック領域４６上わたり、平均的高さを有する（これら２つの領域間において１００ナノメートル未満の差）。

接続の第３の層がバス、パワーレール等（Ｖ_ss，Ｖ_DD）を含んで形成される。第３の層の接続の密度は、ロジック領域４６に比較してＤＲＡＭアレイの方がより高くてもよい。本実施形態において研磨ダミーフィーチャは、接続の第１及び第２の層には使用されず、接続の第３の層にのみ加えられる。

アクティブフィーチャ及び研磨ダミーフィーチャの間の増加した間隔は、２つの種類のフィーチャ間の寄生容量カップリングを減少させる。この減少された寄生容量カップリングは、より少ない悪影響をもって非常に高周波で半導体デバイスを駆動させることを可能にする。

いくつかの実施形態において研磨ダミーフィーチャは、他の研磨ダミーフィーチャに接触していてもよい。図１４において、フィールドアイソレーション領域１４１２は、半導体デバイス基板１４１０の一部の上部に形成される。ゲート絶縁層１４１６及びゲート電極１４１８は、基板１４１０の主要な表面上にある。基板１４１０内にドープされた領域１４１４が形成される。トランジスタ構造及びフィールドアイソレーション領域１４１２上に第１の絶縁層１４３２が形成される。ドープされた領域１４１４のうちの１つに伝導プラグ１４３４が形成される。第１の絶縁層１４３２上に接続１４５１が形成される。研磨ダミーフィーチャ１４５３も、接続１４５１と同一のフィーチャ層に形成される。

第２の絶縁層１４５５が、接続１４５１及び研磨ダミーフィーチャ１４５３上に形成される。伝導プラグ１４５７，１４５９が形成される。本実施形態において伝導プラグ１４５７はデバイスとして設計された電気回路の一部であるため、アクティブフィーチャである。伝導プラグ１４５９は研磨ダミーフィーチャである。ここで、伝導プラグ１４５９は研磨ダミーフィーチャ１４５３に接触している。その後、伝導プラグ１４５７，１４５９上に、接続１４７１及び研磨ダミーフィーチャ１４７３が形成される。研磨ダミーフィーチャ１４７３は、これもまた研磨ダミーフィーチャである伝導プラグ１４５９に接触する。ほぼ完成した半導体デバイスを形成すべくパッシベーション層が形成される。

研磨プロセスは、研磨ダミーフィーチャを挿入する必要性を減少させて研磨特性を改善するべく、変更することが可能である。より堅いパッド、より少ない下向きの圧力、及びより高い圧盤回転速度は、移行距離、及び相互作用距離を増加させる可能性がある。相互作用距離が半導体デバイス、レチクルフィールド、或いは、さらには基板よりも大きい場合には、研磨ダミーフィーチャが全く必要ではない可能性がある。

上記の概念は多層においても拡張可能である。図１５，１６に見られるように、研磨ダミーフィーチャの配置は、他の層にあるアクティブフィーチャの電気特性に影響することがある。図１５を参照すると、導体１５２，１５４，１５６は、半導体デバイス内において、それぞれＶ_ss，Ｖ_DD，Ｖ_PPを供給するアクティブフィーチャである。層１５１，１５８，１５９は絶縁体である。より下側にあるフィーチャ層が、導体１５２，１５４，１５６の下側の領域内に研磨ダミーフィーチャを必要とする。研磨ダミーフィーチャ１５３，１５５，１５７は、導体１５２，１５４，１５６の下方に加えられる。研磨ダミーフィーチャ１５３，１５５，１５７は、研磨ダミーフィーチャと電力供給コンダクタの間の容量カップリングを増加させるべく導電性を有し、それぞれＶ_ss，Ｖ_DD，Ｖ_PP電力供給ターミナルに電気接続されている。このことは、導体１５２，１５４，１５６上に負荷が配置される場合に、電位の振動を減少させることを補助する。ここで、導体１５２，１５４，１５６の側方の端部は、研磨ダミーフィーチャ１５３，１５５，１５７の側方の端部と境界線を共にする。導体１５２，１５４，１５６がほぼ同一の電位にある場合には、単一の研磨ダミーフィーチャ（図示せず）が研磨ダミーフィーチャ１５２，１５４，１５６を置換してもよい。単一の研磨ダミーフィーチャの端部は、導体１５２の左側端部及び導体１５６の右側端部と境界線を共にしていてもよい。

図示されていないが、内部に設けられており、或いは設けられていないこともあるフィールドアイソレーション領域の一部である半導体メサは同一の概念である。研磨ダミーフィーチャは、基板内のノイズに対する容量、或いは基板内にウェル領域を形成するためにメサ上に設けられることが可能である。メサがｐ型半導体材料を含んでいる場合、この上にある研磨ダミーフィーチャは典型的にはＶ_ssターミナルにカップリングされ、又は電気的に接続される。ｎ型半導体材料については、その上にある研磨ダミーフィーチャは、典型的にはＶ_DDターミナルにカップリングされ、或いは電気的に接続される。電力供給コンダクタと同様に、容量のカップリングは高い値に保持される必要がある。この特定の場合において研磨ダミーフィーチャは、隣接する層のフィーチャの下方にあるのではなく、上方にある。

電力供給コンダクタと異なり、信号コンダクタに対する容量カップリングは、最小限にするか、或いは少なくとも減少されている必要がある。図１６は、アクティブフィーチャである信号コンダクタ１６２，１６４，１６６を示す。層１６１，１６８，１６９は絶縁体である。研磨ダミーフィーチャ１６３，１６５は導電性を有し、より低いフィーチャ層に加えられている。ここで、研磨ダミーフィーチャ１６３，１６５は、信号コンダクタ１６２，１６４，１６６からオフセットになっており、信号フィーチャの間に位置する絶縁層１６９の一部の下方にある。オフセットは、これがない場合にはコンダクタ１６２，１６４，１６６に沿って送信される信号の速度、又は完全性（強度）に影響する可能性がある容量カップリングの減少を促進する。 代替の実施形態において図１５，１６に示される研磨ダミーフィーチャは、電力供給及び信号フィーチャの下方にあるか、或いはこれらの両方が電力サリー（ｓｕｌｌｙ）及び信号フィーチャの上方、及び下方にあることが可能である。研磨ダミーフィーチャの使用は、これらが形成されることとなるフィーチャ層の平坦性に対する必要条件に部分的に依存する。

より大域的な集積化が、図１７に関連して記載される。図１７は、１つの半導体デバイス、スクライブライン１７０４、及びこのスクライブライン１７０４の反対側に沿った別の半導体デバイスを有する半導体基板１７００を示す。この図は、導電性を有する研磨ダミーフィーチャがどのようにして接続の構造に取り込まれるかを示す。当業者は、図１７に示された接続の構造が、本実施形態に使用される概念を示すものであることを認識する。簡便のため、スクライブライン１７０４近傍の金属エッジシールリングは示されていない。

記載の第１の部分は、何が形成されるかを説明し、後の部分は、半導体デバイスの他の部分との関連して、研磨ダミーフィーチャがどのように加えられるか、或いは加えることが可能であるか、又は除去されるかを説明する。１つの実施形態において符号１７２０，１７２１，１７３０，１７３１，１７４０，１７４１，１７５０，１７５１，１７６１，１７７０にて示される構成要素は絶縁体である。符号１７２２，１７２８，１７３２，１７３８，１７４２，１７４４，１７４８，１７５２，１７６０，１７６２，１７６４，１７６８，１７７４，１７７６は導体である。

第１の層間誘電体層（ＩＬＤ）１７２０が形成され、開口（図示せず）を画定すべくパターニングされ、伝導プラグ及び研磨ダミーフィーチャ（図示せず）を開口内に形成した。第２のＩＬＤ層１７２１が形成され、開口を画定すべくパターニングされる。接続１７２２及び研磨ダミーフィーチャ１７２８が開口内に形成される。第３のＩＬＤ層１７３０が形成され、開口（図示せず）を画定すべくパターニングされ、伝導プラグ及び研磨をダミーフィーチャ（図示せず）が開口内に形成される。

第４のＩＬＤ層１７３１が形成され、開口を画定すべくパターニングされ、接続１７３２及び研磨ダミーフィーチャ１７３８が開口内に形成される。第５のＩＬＤ層１７４０が形成され、開口（図示せず）を画定すべくパターニングされ、伝導プラグ及び研磨ダミーフィーチャ（図示せず）を開口内に形成した。第６のＩＬＤ層１７４１が形成され、開口を画定すべくパターニングされる。ダミービットライン１７４２、ビットライン１７４４、及び研磨ダミーフィーチャ１７４８が開口内に形成される。

第７のＩＬＤ層１７５０が形成され、開口を画定すべくパターニングされる。このうちの１つが図１７にある。例えば伝導プラグ１７５２のような伝導性のプラグ及び研磨ダミーフィーチャ（図示せず）が開口内に形成される。第８のＩＬＤ層１７６１が形成され、開口を画定すべくパターニングされる。ボンドパッド１７６０、接続１７６２，１７６４、及び、研磨ダミーフィーチャが開口内に形成される。パッシベーション層１７７０が接続の最上層の上方に形成され、ボンドパッド１７６０の上方に開口を画定すべくパターニングされる。伝導性バンプ１７７２が開口内に形成される。伝導性バンプ１７７２は、接着／バリア層１７７４、及び著しく厚い合金層１７７６からなる。

当業者は、ＩＬＤ層、伝導プラグ、ローカル接続、接続、ボンドパッド、ダミービットライン、研磨ダミーフィーチャ、接着／バリア層、及び合金層の各々は、１つ以上の異なる薄膜を使用して形成可能であることを認識する。ＩＬＤ層は典型的には気相成長され、酸化物、窒化物、又はｋが低い誘電体（比誘電率約３．５未満）からなる。コンダクタは典型的には気相成長されるか、プレーティングされ、耐熱金属及びその窒化物、アルミニウム、銅、鉛、スズ、これらの合金等からなる。この実施例の目的において半導体デバイスは、０．５ミクロンの最小フィーチャ幅、及び全ての伝導プラグ及び接続層における０．５ミクロンの最小間隔（１．０ミクロンピッチ）での、０．２ミクロンプロセス技術を使用して形成される。従来の研磨フィーチャのデザインルールは、空地に約５〜１０ミクロンの研磨ダミーフィーチャを有するものであった。

次に研磨ダミーフィーチャ、及びこれらの半導体デバイスやスクライブラインの他の部分との関係について記載する。上面から視認されるように、半導体デバイス及びスクライブライン１７０４の周辺領域は多数の研磨ダミーフィーチャを有する。研磨ダミーフィーチャがスクライブラインに設けられない場合には、露出される表面が、集積回路領域内で露出される表面より高い位置にあるため、最も少ない研磨摩耗のうちのいくつかは、スクライブライン及びその近傍に生じる。従来のプロセスにおいて研磨ダミーフィーチャは、スクライブラインの中、又はその周辺領域には形成されず、集積回路領域内にのみ形成されていた。スクライブライン１７０４の研磨ダミーフィーチャは、（１）集積回路領域（特にフィーチャの密度が高い領域）と、（２）周辺領域及びスクライブラインの片方、或いは両方との間の異なる局部的研磨速度の悪影響の緩和を促進する。研磨ダミーフィーチャは、主として図１７の接続の層に形成されるように示されるが、研磨ダミーフィーチャは、全ての伝導プラグの層にも形成可能であり、形成される。

Ｖ_ss接続１７６２はＶ_ssターミナルに電気接続され、Ｖ_DD接続１７６４はＶ_DDターミナルに電気接続される。最も左側の端部にある研磨ダミーフィーチャ１７４８はＶ_DD接続１７６４の下方にあり、Ｖ_DDターミナルに電気接続されている。このことは、研磨ダミーフィーチャ１７４８とその上方のＶ_DD接続１７６４との間の容量カップリングを増加させる。Ｖ_DD接続１７６４に接続された多数のコンポーネントに同時にアクセスされる場合には、最も左側端部の研磨ダミーフィーチャ１７４８とＶ_DD接続１７６４との間の容量カップリングは、電圧変動の量を減少させる。また、アクセスが終了した後にＶ_DDまで戻るときに要する回復時間を減少させる。

ダミービットライン１７４２及びビットライン１７４４は、研磨ダミーフィーチャ１７４８と同一の層に形成される。ダミービットライン１７４２は、Ｖｓｓターミナルに電気接続され、全てのビットライン１７４４がより均一な電気特性を有することを補助する。（アクセスされたビットラインは、どのビットラインがアクセスされるかに関わらず、２つの設置されたコンダクタにより横方向に包囲される。）ビットライン１７４４は、信号フィーチャである。電力供給フィーチャ１７６２，１７６４と異なり、信号フィーチャと研磨ダミーフィーチャとの間の容量カップリングは、比較的低く維持される必要がある。ビットライン１７４４の下方には、研磨ダミーフィーチャ１７３８により境界が区切られる絶縁層１７３１（図１７の中心近傍）の一部がある。これらの研磨ダミーフィーチャの間の距離は、約０．１〜１．０ミリメートルの範囲内にある。

従来の研磨ダミーフィーチャデザインルールを使用するときは、ビットライン１７４４の下方にある絶縁層１７３１の一部に追加の研磨ダミーフィーチャが設けられる必要があった。しかし、絶縁層１７３１を研磨する場合の相互作用距離は約２．５〜５．０ミリメートルの範囲内であるため、研磨ダミーフィーチャは必要ではない。これが、従来技術が研磨ダミーフィーチャを使用する可能性がある場合であるが、本実施形態において研磨ダミーフィーチャは、「排除され」ている（使用されない）。

図１７の中央近傍において研磨ダミーフィーチャ１７２８は、ビットライン１７４４の下方の位置に形成される。ここで、研磨ダミーフィーチャ１７２８の各々はあらゆるビットライン１７４４の直接の下方にはない。研磨ダミーフィーチャ１７２８は、ビットライン１７４４からオフセットになっている。このことは、ビットライン１７４４と研磨ダミーフィーチャ１７２８との間の容量カップリングの減少を促進させる。

本明細書に記載された実施形態は、研磨ダミーフィーチャを同一の層、及び異なるフィーチャ層の両方において、配置する箇所の決定する際にさらに柔軟性を有する。従来の研磨ダミーフィーチャの空地が、信号フィーチャ近傍に研磨ダミーフィーチャの配置を決定するために使用されてもよい。しかし、パワーコンダクタ近傍に対する研磨ダミーフィーチャの配置は、そのフィーチャ層の最小のデザインルール間隔と同程度に接近している可能性があるため、研磨ダミーフィーチャが空地領域内差において設けられる可能性がある。

本明細書に記載された概念は、絶縁体に拡張してもよい。一般に、低いｋの誘電材料は、二酸化ケイ素、窒化ケイ素、耐熱性金属の酸化物等を含む、比較的高い比誘電率の材料（３．５を越える比誘電率）と比較して、比較的柔軟（圧縮可能かつヤングの弾性率が高い）である。より多くの容量カップリングが望ましい場合（電力供給フィーチャの近傍）には、比較的高い比誘電率を有する材料がフィーチャの近傍に使用されてもよい。容量カップリングが減少されるべき場合には、ｋが低い誘電材料がフィーチャ（信号フィーチャ）近傍に使用されてもよい。

上記の明細書において、本発明は特定の実施形態に関連して記載されてきた。しかし、当業者は、請求項に記載される本発明の範囲から逸脱せずに、様々な改良及び変更を行うことが可能であることを認識する。従って、明細書及び図面は、限定的なものではなく、例示的なものであり、このような改良の全ては、本発明の範囲内に含まれることが意図される。

利点、他の長所、及び問題点に対する解決策が、特定の実施形態に関連して上記に記載されてきた。しかし、利点、長所、問題点に対する解決策、並びにあらゆる利益、長所、若しくは解決策を生じさせ、或いはより明確にする可能性がある任意の要素は、請求項の全てに対して重要、必要、又は本質的な特徴若しくは要素であるものとは解釈されない。本明細書に使用された用語「からなる」、「含む」、又はこれの他のバリエーションは、包括的に、例えばプロセス、方法、物品、或いは装置のように列記された要素の包含物のみならず、特に明記されない要素、或いはこのようなプロセス、方法、物品、或いは装置に固有ではない他の要素を含めるものである。

Claims (4)

1. 第１のアクティブフィーチャと、
   研磨ダミーフィーチャとからなる半導体デバイスであって、
   前記半導体デバイスは、
   前記第１のアクティブフィーチャ（１６２，１６４，１６６，１７４４）及び研磨ダミーフィーチャ（１６３，１６５，１７３８）は異なるフィーチャ層にあり、前記第１のアクティブフィーチャ（１６２，１６４，１６６，１７４４）は信号フィーチャであり、及び、前記第１のアクティブフィーチャ（１６２，１６４，１６６）は前記研磨ダミーフィーチャ（１６３，１６５，１７３８）の上下の位置からずらした箇所に配置される構成を有する、半導体デバイス。
2. 前記信号フィーチャ（１７４４）の下方には絶縁層（１７３１）があり、前記絶縁層（１７３１）は複数の前記研磨ダミーフィーチャ（１７３８）に挟まれている、請求項１に記載の半導体デバイス。
3. 前記複数の研磨ダミーフィーチャ（１７３８）の間の距離は少なくとも０．１ミリメートルである、請求項２に記載の半導体デバイス。
4. 前記複数の研磨ダミーフィーチャ（１７３８）の間の距離は０．１〜１．０ミリメートルの範囲内にある、請求項３に記載の半導体デバイス。

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