KR100722177B1 - 반도체 장치 및 마스크를 디자인하기 위한 처리 - Google Patents

반도체 장치 및 마스크를 디자인하기 위한 처리 Download PDF

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Abstract

폴리싱 더미 피처 패턴들의 무작위 배치보다는 폴리싱 더미 피처 패턴의 선택적 배치가 사용된다. 표면 형태의 변화들의 낮은 주파수(수백 미크론 이상) 및 높은 주파수(10미크론 이하) 양자 모두가 시험된다. 그 폴리싱 더미 피처 패턴들은 특히 반도체 장치에 사용되는 반도체 장치 및 폴리싱 조건들로 짜여질 수 있다. 집적 회로 디자인시, 활성 피처들에 대한 폴리싱 효과들은 예측될 수 있다. 폴리싱 더미 피처 패턴(들)이 레이아웃에 배치될 때, 평탄성은 위치 레벨(그 장치의 일부이나 전체는 아닌) 또는 보다 포괄적 레벨(그 장치의 전체, 레티클 필드에 대응하는 장치, 또는 심지어 전체 웨이퍼)에서 시험될 수 있다.
폴리싱 더미 피처, 활성 피처, 더미 피처, 표면 형태, 레이아웃, 평탄성

Description

반도체 장치 및 마스크를 디자인하기 위한 처리{Semiconductor device and a process for designing a mask}
본 발명은 일반적으로 반도체 장치들 및 마스크들에 관한 것이며, 특히, 더미 피처들을 갖는 반도체 장치들 및 마스크들에 관한 것이다.
폴리싱(polishing)은 반도체 장치들을 형성할 경우 표면들을 평탄화하는데 사용된다. 통상적으로, 어떠한 타일링(tiling)도 반도체 장치들을 형성하는데 사용되지 않았다. 어떠한 타일링도 사용되지 않았을 경우, 폴리싱은 반도체 장치 기판을 가로지르는 비균일한 두께에 관한 디싱(dishing) 및 다른 문제들을 야기시킨다. 이들 문제들은 도 1에 도시된 석판술 또는 에칭 관련 장치들에 대한 초점의 깊이를 초과하는 것을 포함한다. 도 1은 도전층(11)을 포함하는 기판을 포함한다. 절연층(12)이 도전층(11)에 대해 연장하는 개구부들을 가지고 형성되고 패터닝된다. 도전성이 충분한 재료(conductive fill material)(예를 들어, 텅스텐 등)는 개구부들에 증착되고 도전 플러그(13)를 형성하기 위해 폴리싱된다. 그 폴리싱은 그 도전 플러그들이 근접하게 이격된 보다 많은 절연층(12)을 부식시킬 수 있다. 이어서, 절연층(16)은 도전 플러그들(13) 위에 형성된다. 절연층(16)의 상부 표면은 평탄하다.
이어서, 개구부들(17)이 형성된다. 몇 가지 위치들에서, 개구부들은 부식 때문에 모든 도전 플러그들(13)로 완전히 확장하지 않으므로, 도 1에 도시된 바와 같이, 개구부(17)와 그 아래에 있는 도전 플러그(13)의 사이에 절연 갭(19)을 남긴다. 전기적 개구가 형성된다. 에칭이 갭(19) 제거를 계속하는 경우, 보다 빨리 노출된 도전 플러그들(13)은 오버에칭되고(overetched), 통상적으로 높은 접촉 저항을 초래한다. 그러므로, 폴리싱에 의해 부분적으로 야기되는 두께에서 불균일성은 전기적 개구들, 높은 저항 접촉들, 전기적 쇼트들 또는 다른 누출 경로들을 초래할 수 있다.
더미 피처들이 디싱에 관련된 문제들 및 다른 축적된 두께 효과들을 해결하기 위한 시도로서 사용되어 왔다. 폴리싱(polishing)을 돕기 위해 사용되는 더미 피처들은 반도체 장치의 상면도(top view)로부터 더미 피처들의 패턴이 타일들처럼 보이기 때문에, "타일링"으로 형성된다. 타일링에 대한 처리는 통상적으로 회로 레이아웃을 생성하는 것, 그 레이아웃 내의 활성 피처들 주위의 버퍼 존(통상적으로 대략 5 내지 10 미크론의 범위)을 정의하는 것, 및 배제된 영역들을 결정하기 위해 최소 존으로 회로 레이아웃을 결합하는 것을 포함한다. 모든 다른 영역들은 타일링을 위해 사용가능하다.
회로 밀도에 관계없이, 임의의 활성 피처들이 상기 최소폭으로 되거나 그 이상이 될 경우, 타일링이 사용된다. 통상적으로, 최소폭은 겨우 10 미크론이고, 대략적으로 10 미크론이 될 수 있다. 타일들 또는 적어도 부분적인 타일들은 적어도 5 미크론 넓이의 사용가능한 영역들에 배치된다. 타일링 패턴(즉, 타일들의 크기 및 밀도)은 보통 반도체 장치를 가로질러 동일하다. 미국 특허 제 5,278,105 호 및 유럽 발행 특허 출원 제 0 712 156 호(1996)의 각각의 도 5를 참조하라. 비록, 타일들의 부분들이 빠질지라도, 동일한 피처 밀도가 사용된다.
본 발명은 첨부 도면들에 제한이 아닌 예시에 의해 설명되고, 유사한 참조 번호들은 유사한 요소들을 나타낸다.
도 1은 개구부들을 형성한 후의 기판의 일부의 횡단면도(종래 기술).
도 2는 폴리싱 더미 피처들이 반도체 장치 내에 배치되어야 하는 위치를 결정하기 위한 실시예에 대한 처리 순서도.
도 3은 반도체 장치 기판 및 패터닝된 층의 일부의 상면도.
도 4는 아래에 놓여 있는 패터닝된 층을 증착 및 폴리싱한 후의 도 3의 기판의 횡단면도.
도 5는 반도체 장치의 상면도.
도 6은 도 5의 반도체 장치의 지형학적 표현을 도시한 도면.
도 7은 도 6의 지형학적 표현의 보충적 화상을 도시한 도면.
도 8은 도 5의 반도체 장치를 위한 피처 레벨로 반도체 장치 레이아웃의 일부의 상면도.
도 9는 활성 피처들을 도시하는 반도체 장치 및 임의의 폴리싱 더미 피처들 없이 그 위에 놓인 절연층의 일부의 횡단면도.
도 10은 폴리싱 더미 피처들이 덜 밀집한 영역들에 부가되는 경우 도 9에 도시된 것과 유사한 기판의 일부의 횡단면도.
도 11은 상기 기판을 폴리싱한 후의 도 10의 상기 기판의 횡단면도.
도 12는 도 5의 상기 반도체 장치에 대한 피처 레벨로 상기 반도체 장치의 일부의 상면도.
도 13은 스크라이브 라인들 주변의 반도체 장치들의 일부 및 스크라이브 라인들 내의 제어 피처들의 상면도.
도 14는 다른 피처 레벨들에서 폴리싱 더미 피처들을 갖는 반도체 장치의 일부의 횡단면도.
도 15 및 도 16은 다른 피처 레벨들에서 활성 피처들과 폴리싱 더미 피처들의 위치적 관계들을 도시하는 기판의 부분들의 횡단면도들.
도 17은 반도체 장치 기판들 및 다른 피처 레벨들에서 도전체들과 폴리싱 더미 피처들 간의 위치적 관계들의 일부의 횡단면도.
본 기술 분야의 숙련자들은 도면들에서의 요소들이 간단성 및 명료성을 위해 도시되며, 필수적으로 일정한 비례로 그려지지 않았음을 인식해야 한다. 예를 들어, 그 도면들에서 몇몇 요소들의 차원들은 본 발명의 실시예들의 이해를 개선시키도록 돕기 위한 다른 요소들에 대해 강조될 수 있다.
상세한 설명
물리적 근접 효과들, 전기적 근접 효과들, 또는 양자 모두는 폴리싱 더미 피처들을 위치시킬 곳을 결정하는 경우, 고려된다. 폴리싱 더미 피처들은 반도체 장치의 성능에 불리하게 영향을 미치지 않고, 충분한 평탄화를 달성하기 위한 하나 이상의 피처 레벨들에서, 삽입, 제거, 이동, 또는 다르게 변경될 수 있다. 본질적으로, 폴리싱 더미 피처 패턴들의 다소 무차별적인 위치보다는 폴리싱 더미 피처 패턴들의 보다 많은 선택적 위치가 사용된다. 표면 형태(topography) 변화들의 낮은 주파수(수백 미크론 이상) 및 높은 주파수(10 미크론 이하) 양자 모두가 검사(examined)된다. 가장 큰 범위로 수행될 경우, 본 발명의 실시예들은 충분한 평탄화를 허용하는 반면, 신호 무결성(signal integrity)을 보호한다.
많은 용어들이 명세서 이해를 돕기 위해 정의된다.
1. 활성 피처들은 반도체 장치에 대한 디자인된 회로에 대응하는 피처들이다. 그 활성 피처들은 트랜지스터들, 캐패시터들, 저항기들 등의 부분들을 포함한다. 활성 피처들은 실질적으로 일정 포텐셜 및 신호 피처들로 동작하도록 디자인되고, 전자적 조건들의 한 집합 하의 한가지 포텐셜 및 전자적 조건들의 또 다른 집합에서 다른 포텐셜로 동작하도록 디자인된 전원 피처들을 포함한다.
2. 제어 피처들은 기판의 처리를 제어하도록 도와주는 피처들이다. 제어 피처들은 할당 마크들, 피처들의 차원들을 측정하기 위한 구조들("CD 바들(CD bars)"), 전기적 테스트 구조들 등을 포함한다. 제어 피처들은 통상적으로 반도체 장치 기판 상에 작은 입방체(dice) 간의 스크라이브 라인들 내에 통상적으로 위치된다.
3. 환경 보호 피처들은 가공후 환경 조건들(post-fabrication environmental conditions)로부터의 반도체 장치를 보호하는 1차(가장 중요한) 함수를 갖는다. 입방체들 주위의 에지 링 씰(edge ring seal)이 가장 일반적이며, 환경 보호 장치의 유일한 예에 대한 것이다. 에지 링 씰은 다이싱 및 패키징 동작들 동안 이동성 이온 보호(mobile ion protection)를 제공한다.
4. 집적 회로 영역은 활성 피처들을 갖는 입방체들의 부분이다. 통상적으로, 집적 회로 영역은 그 입방체의 에지 주변의 본드 패드들(bond pads)과 경계지어져 있다.
5. 주변 영역은 집적 회로 영역 및 스크라이브 라인들 사이에 놓여 있는 입방체들의 부분이다. 많은 집적 회로들에서, 주변 영역은 본드 패드들 및 스크라이브 라인 사이에 놓여 있는 입방체들의 부분이다.
6. 분해능 원조 피처들은 반도체 장치 기판 상에 프린트될 활성 피처들의 분해능을 원조하는 서브-분해능 피처들(sub-resolution features)이다. 분해능-원조 피처들(resolution-assist features)은 마스크 상에는 존재하지만, 기판 상에서 분리된 피처들로서 프린트되지는 않는다. 이상기(phase shifter)들은 분해능-원조 피처들의 예들이다. 본 명세서의 목적들에 대해, 광 근접 교정(optical proximity correction)에 대해 부가된 피처들에 분해능-원조 피처들이 고려된다.
7. 더미 피처들은 그 피처들은 상기 정의된 앞서 정의된 피처들의 어떤 다른 형태도 아닐 경우, 반도체 장치 기판 상에 프린트된 피처들을 포함한다. 더미 피처들의 다른 형식들이 다양한 이유들을 위해 반도체 장치들에서 사용된다. 더미 비트 라인들은 일정하게 패터닝되도록 어레이에서 모든 활성 비트 라인들을 허용하기 위해 가장 바깥쪽 엣지들을 따른 메모리 어레이들에 사용된다. 더미 비트 라인들과는 달리, 폴리싱 더미 피처들은 현재 또는 연속하게 형성된 레벨에서 폴리싱 특징들을 개선하기 위해 반도체 장치의 마스크의 피처 레벨에 추가된 더미 피처들이다. 폴리싱 더미 피처는 장치의 적절한 동작에 대해 요구되지는 않는다.
8. 전자 디자인 규칙들은 최소 공간, 피처들의 사이즈, 또는 집적 회로 내의 피처들 간의 오버랩에 대한 규칙들이다. 전자 디자인 규칙들은 마진들 및 장치 성능(래치 업, 누설 전류 등의 면제)을 처리함으로써 부분적으로 결정된다.
9. 폴리싱 더미 피처 디자인 규칙들은 전자 디자인 규칙들의 부분이지만, 폴리싱 더미 피처들에 대해 명확하다. 통상적으로, 폴리싱 더미 피처 및 활성 피처 간의 최소 간격 또는 또 다른 폴리싱 더미 피처가 적어도 5 미크론이며, 통상적으로 겨우 대략 10 미크론이다.
10. 디퍼런셜 익스클루전 구역(differential exclusion zone)은 동일한 피처 레벨에서, 폴리싱 더미 피처들과 활성 피처 사이의 최소 공간과 두 개의 활성 피처들 사이의 최소 공간 간의 차이이다.
여기에 개시된 개념들의 이해를 간단하게 하기 위한 목적으로, 특정하고, 무제한적인 예들이 기재된다. 그 예들은 첫째 단일 피처층에 초점을 두고, 이어서, 다중 피처층들의 집적에 대해 개시될 것이다. 도전체들의 패턴은 대략 0.8 미크론 두께인 금속-함유층들(metal-containing layers)로부터 형성될 것이다. 대략 1.5 미크론의 산화물층이 연속적으로 도전체들의 패턴 상에 형성되고, 폴리싱된다. 감소된 고도 변화량들(reduced elevation variations)을 갖는 폴리싱된 산화물층의 형성을 돕기 위해 더미 피처들을 폴리싱하고 도전체들의 패턴을 발생시키는 것에 대해 개시된다.
도 2는 폴리싱 더미 피처들이 레이아웃에 위치되도록 결정하기 위한 처리를 설명하는 처리 플로우 다이어그램(10)을 포함한다. 그 처리는 레이아웃을 발생시킴(블록(102))으로써 시작한다(블록(100)). 이 점에서 레이아웃은 통상적으로 제시간에 활성 및 제어 피처들을 갖는다. 그것은 어떤 폴리싱 더미 피처들도 갖지 않는다. 이어서, 그 레이아웃은 그 레이아웃의 조정들을 위해 선택적으로 처리된다. 가장 작은 기하학 피처들은 프린트 또는 에칭 바이어스를 설명하기 위해 크기 변경될 수 있다. 또한, 분해능-보조 피처들(resolution-assist features)은 통상적으로 부가된다. 특정 실시예에서, 폴리싱 더미 피처들은 레이아웃에 동시에 존재하지 않는다. 그러나, 폴리싱 더미 피처들은 다른 실시예들에 존재할 수 있다.
블록(104)에서, 표면 형태의 표현이 만들어질 지의 여부가 결정된다. 아니라면, 산화물 폴리싱 처리는 블록(112)에서 특징지어지고, 상호 작용 거리는 블록(114)에서 결정된다. 이러한 특징은 테스트 웨이퍼들을 사용하여 수행될 수 있다. 도 3은 기판(20) 및 층(22)의 상면도를 포함한다. 형성될 도전체들이 대략 0.8 미크론 두께이기 때문에, 층(22)은 또한 대략 0.8 미크론 두께이어야 한다. 통상적으로, 기판(20) 및 층(22)에 사용되는 재료들은 중요하지 않다. 층(22)은 도전층을 사용하는 대신에 대략 0.8 미크론 두께의 절연층이 될 수 있다. 그러나, 비교적 더 압축력 있는 층(예를 들어, 유기적인 낮은-k 유전체 재료)이 완성된 장치에서 도전체들의 아래에 있는 경우, 기판(20)은 폴리싱 처리를 더 정확하게 특징짓기 위해서, 동일하거나 유사한 재료를 사용할 필요가 있을 수 있다.
층(22)을 형성한 후, 회로 레이아웃의 부분인 도전체들의 엣지와 유사한 엣지를 시뮬레이팅하기 위해 패터닝된다. 비록 웨이퍼의 절반이 도 3에서 패터닝되었을지라도, 바둑판들, 줄무늬들 등과 같은 다른 패턴들이 사용될 수 있다. 이어서, 폴리싱될 층은 패터닝된 표면상에 형성된다. 그 층의 재료 및 두께는 실질적으로 반도체 장치 상에서 폴리싱될 층과 동일해야 한다. 특정 예에서, 그 층은 실리콘 이산화물을 포함하고, 약 1.5 미크론의 두께를 갖는다. 폴리싱될 층이 복수의 다른 막들을 포함하거나 도펀트들을 포함하는 경우, 테스트 웨이퍼에 대한 층은 또한 다른 막들 및 도펀트들을 포함해야 한다.
이어서, 층(32)은 도 4에 도시된 바와 같이 폴리싱된다. 그 테스트 웨이퍼에 대한 폴리싱 조건들은 가능한 한 근접하게 반도체 장치 기판에 대한 폴리싱 조건들을 매칭시켜야 한다. 폴리싱 특징들에 영향을 미칠 수 있는 폴리싱 파라미터들은 폴리싱 패드의 딱딱함(재료(들)의 단단함 및 그것의(그들의) 두께(들)), 하방 힘 압력(down force pressure), 폴리싱 용액 조성물(polishing fluid composition), 압반 회전 속도(platen rotational speed) 등을 포함한다.
폴리싱 후, 층(32)의 두께는 비교적 층(22)의 엣지로부터 멀리 떨어진(대략 50 밀리미터 내지 100 밀리미터(mm)) 두 측면에서 균일하다. 층(32)의 높이가 변화하는 천이 거리(34;transition distance)가 있다. 폴리싱 특징인 천이 거리(34)는 통상적으로 적어도 0.3 mm이고, 종종 적어도 대략 1.0 mm이다. 인터레벨 유전층들(interlevel dielectric layers) 또는 트렌치 필드 격리(trench field isolation)에 대해 폴리싱되는 몇 가지 산화물들에 대해, 천이 거리(34)는 대략 5 mm 내지 10 mm의 범위에 있을 수 있다. 폴리싱 파라미터들의 변화시, 천이 거리(34)의 감도가 공지되지 않는다. 그러나, 비록 생성 기판들 상의 천이 거리가 대략 50%만큼 다를 지라도, 테스트 웨이퍼 천이폭은 폴리싱 더미 피처들의 위치를 결정하는데 사용될 수 있다.
상호 작용 거리가 처리의 사용자에 의해 결정되거나, 통상적으로 천이 거리의 적어도 절반이다. 활성 피처로부터의 상호 작용 거리 내에 위치된 폴리싱 더미 피처들은 폴리싱시 보다 적은 충돌 및 평탄화를 가져야 한다. 일례로서, 천이 거리는 대략 6 mm이다. 그 상호 작용 거리는 대략 3 mm이다. 타일링이 사용된 경우, 폴리싱 더미 피처들(타일들)은 적어도 회로 레이아웃의 부분들에 대해 가장 근접한 활성 피처들(예를 들어, 게이트 전극들, 비트 라인들, 상호 접속들 등)에 대략 3 mm보다 더 가까이 위치될 필요가 없을 것이다. 통상적으로, 피처 레벨에 활성 피처들의 가장 큰 밀도를 갖는 마스크 또는 장치의 영역들은 더미 피처들을 폴리싱하기 위해 가장 낮은 필요성을 갖는다. 그러므로, 폴리싱 더미 피처들은 연속하는 층의 상당히 영향을 미치는 폴리싱없이 가장 밀집한 활성 피처 패턴 내의 가장 근접한 활성 피처로부터 대략 3 mm 위치될 수 있다.
활성 피처 밀도가 일반적으로 설명되지 않는 타일링의 종래의 방법들과 이것을 비교하라. 이러한 종래의 방법들에서, 개구부 영역이 가장 높은 활성 피처 밀도 또는 가장 낮은 활성 피처 밀도에 가까운 지에 관계없이 타일들은 적어도 5 내지 10 미크론 폭 및 적어도 5 내지 10 미크론 길이인 개구부 영역들로 배치된다. 그러므로, 종래의 방법들은 통상적으로 가장 근접한 활성 피처 또는 다른 더미 피처들로부터 겨우 10 미크론 떨어져 위치된 폴리싱 더미 피처 패턴의 엣지에 폴리싱 더미 피처들을 갖는다. 상호 작용 거리는 개구부 영역들의 종래의 타일링에 대해 사용되는 최소 측면 차원들보다 더 높은 3차수(orders)의 크기보다 약간 더 적다. 본 발명의 실시예들은 적어도 대략 50 미크론들의 폭들 및 길이들을 갖는 개구부 영역들을 가질 수 있다.
상호 작용 거리 정보를 사용하여, 폴리싱 더미 피처들이 회로 레이아웃(블록(132))으로 위치될 수 있다. 이 점에서, 검증(블록(134))이 통상적으로 연속적인 증착 및 폴리싱 후의 결과 표면이 충분히 평탄할 것인지를 결정하기 위하여 수행된다. 만약 그렇다면, 그 처리는 행해진다. 그렇지 않으면, 활성 및 폴리싱 더미 피처들을 포함하는 레이아웃 내의 그 폴리싱 더미 피처 패턴은 변경된다. 그 처리는 예측되는 평탄화가 받아들여질 때까지, 반복될 수 있다.
또 다른 처리가 미리 기재된 처리에 대안으로 또는 그에 관련하여 사용될 수 있다. 도 2로 돌아가서, 표면 형태의 표현들이 사용될 수 있다(블록(104)). 이 예에 대해서, 폴리싱 처리는 특징지워지지 않을 것이라고 추측될 것이다("NO" 경로를 따르는 블록(118)). 도 5는 어레이들(42, 44)과 논리 영역(46)의 두 메모리를 갖는 반도체 장치(40)의 레이아웃의 설명을 포함한다. 각각의 어레이들(42, 44) 및 영역(46)은 적어도 50 미크론 곱하기 50 미크론이고, 종종 적어도 500 미크론 곱하기 500 미크론이다. 그 어레이들 및 영역은 임의의 모양이 될 수 있고, 정사각형 또는 직사각형 모양들로 제한되지 않는다. 비록 그 표현이 실제적으로 모든 활성 피처들을 가질(실제적으로, 모든 게이트 전극들, 워드 라인들, 상호 접속들 등을 도시할)지라도, 레이아웃의 블록도가 이해를 간소화시키는데 사용된다.
이 예에서, 메모리 어레이들(42, 44)은 정적 랜덤 액세스 메모리(SRAM) 어레이들이고, 로직 영역(46)은 중앙 처리 유닛, 산수적 논리 유닛, 그 조합 등을 포함한다. 다른 형태의 메모리 어레이들(동적 랜덤 액세스 메모리(DRAM) 어레이들, 부동 게이트 메모리 어레이들(floating gate memory arrays), 강유전성 랜덤 액세스 메모리(FERAM) 어레이들(ferroelectric random access memory arrays) 등)이 사용될 수 있다. 부가적으로, 메모리 어레이들(42, 44)은 메모리 어레이들의 다른 형태들이 될 수 있다. 본 명세서에 사용되는 바와 같이, 메모리 어레이의 영역은 메모리 어레이의 가장 바깥쪽 메모리 셀들의 엣지들에 의해 정의되고, 열 및 행 복호기들, 감지 증폭기(sense amplifier)들 등을 포함하지 않는다.
도 5를 참조하면, 메모리 어레이들(42, 44) 및 논리 영역(46)이 통상적으로 서로로부터 대략 10 미크론 내지 100 미크론의 범위에 있다. 비록 도시되지는 않았지만, 메모리 어레이들(42, 44)은 동일한 메모리 어레이 내의 외부 메모리 블록으로부터 분리된 적어도 10 미크론 내에 놓여 있는 메모리 블록들(서브-어레이들)을 포함할 수 있다.
메모리 어레이들(42, 44)은 밀집한 회로(근접하게 이격된 폴리사이드 워드 라인들(polycide word lines), 금속 워드 라인들, 및 비트 라인들)를 갖는다. 논리 영역(46)이 국소화된 밀집 회로 영역들을 가질지라도, 그 전체 회로 밀도는 메모리 어레이들(42, 44)의 회로 밀도보다 상당히 낮다.
도 2의 블록(122)으로 돌아가서, 제 1 표면 형태의 표현이 구성되고, 공간적 또는 주파수 도메인 내에 있을 수 있다. 공간적 도메인에서, 그 표현은 등고선 지도(contour map)와 유사하지만, 평균과 비교된 상대적인 고도차를 도시한다. 표현의 이러한 형태를 발생시킬 수 있는 프로그램은 캘리포니아, 프리몬트의 Avant! 회사에 의해 제조된 Hercules Hierarchical Design Verification software(Hercules Hierarchical Design Rule Check software로 또한 공지됨)이다. 다시, 실제 표현은 도 5에 도시된 것보다 훨씬 더 상세화될 것이다. 푸리에 변환 함수(Fourier transform function)를 사용하여 공간적 표현은 주파수 도메인으로 그리고, 그 역으로 변환될 수 있다.
도 2의 블록(124)에서, 이어서, 제 1 표면 형태의 표현은 도 6의 제 2 표면 형태의 표현을 형성하기 위해 디포커싱되고, 블루어링된다. 가장 높은 지점은 필수적으로 메모리 어레이들(42, 44) 사이의 지점인 위치(52)이며, 가장 낮은 지점들은 논리 영역의 엣지들 외부 또는 근처에 있는 영역들인, 지점들(54)이다.
디포커싱(defocucing) 및 블루어링(blurring)은 많은 다른 방법들로 발생될 수 있다. 디포커싱의 간단한 방법이 가장 상세화된 표면 형태의 컬러 공간적 맵을 획득하는 것이고, 당신의 눈을 디포커싱한다. 보다 낮은 분해능을 달성하기 위한 또 다른 방법은 제 1 표현의 투명성(transparency)을 발생시키는 것이고, 오버헤드 프로젝터 상에 그것을 위치시키는 것이다. 화상이 보다 높고 보다 낮은 지점들에 있는 것으로 일반적으로 결정하도록 초점 외부에 있다. 제 2 표면 형태의 표현을 얻기 위한 또 다른 방법은 제 1 표면 형태의 표현의 주파수 도메인 표현을 사용하고 저역 필터를 통해 그것을 처리하는 것이다. 저역 필터는 미세한 변화들(표면 형태에서 높은 주파수 변화들)을 무시하지만, 미세한 변화들(표면 형태에서 낮은 주파수 변화들)을 계속 유지한다. 주파수 도메인 표현이 공간적 도메인으로 변환될 경우, 제 2 표현은 도 6의 설명과 유사할 것이다. 도 6은 디포커싱 후의 공간적 맵의 설명을 포함한다. 지점(52)은 가장 높은 지점을 나타내고, 지점들(54)은 가장 낮은 지점들을 나타낸다.
도 7에 도시된 바와 같이, 이어서, 보완적인 화상은 도 2의 선택적 블록(126)에 리스트되어 있는 것과 같이 형성된다. 보완적인 화상은 필수적으로 도 6에 도시된 것의 반대의 화상이다. 도 7의 보완적인 화상은 폴리싱 더미 피처들이 가장 요구되는 지점들(64) 및, 폴리싱 더미 피처들이 최소한으로 요구되거나 회피되는 지점(62)을 포함한다. 보완적인 화상은 제 3 표면 형태의 표현이고, 공간적 또는 주파수 도메인에 존재할 수 있다.
이 지점에서, 폴리싱 더미 피처들은 회로 레이아웃(도 2에서 블록(132))에 위치될 수 있고, 결과적인 레이아웃은 연속하는 증착 및 폴리싱 후의 결과적 표면이 충분히 평탄해질 것인지를 결정하도록 검증된다. 만약 그렇다면, 처리가 된다.
그렇지 않으면, 활성 및 폴리싱 더미 피처들을 포함하는 레이아웃 내의 폴리싱 더미 피처는 패턴은 변경된다. 그 변경들은 폴리싱 더미 피처들을 추가 또는 제거할 수 있고, 또는 그들의 밀도 또는 모양을 바꿀 수 있다.
그 처리는 예측적인 평탄화가 받아들여질 수 있을 때까지 반복될 수 있다. 그 반복은 다른 위치들로 돌아갈 수 있다. 도 2의 결정 블록(142)을 참조하면, 가장 짧은 반복 루프는 폴리싱 더미 피처들(블록(132))의 위치로 귀환된다. 결정 블록(144)에서, 반복은 레이아웃이 활성 및 폴리싱 더미 피처들을 포함할 경우, 블록(102)으로 갈 수 있다. 대안으로, 활성 및 폴리싱 더미 피처들을 포함하는 레이아웃이 디포커싱될 수 있다(블록(124)).
폴리싱 더미 피처의 위치의 조정 및 삽입은 도 8에 도시된다. 도 8에 도시된 바와 같이, 검사된 영역(윈도우)의 양은 상기된 폴리싱 특성들 중 하나인, 상호 작용 거리에 관련되어야 한다. 검사된 영역이 상호 작용 거리와 비교하여 작다면, 최적의 폴리싱 더미 피처 패턴은 달성되지 않을 수 있다. 비록, 원모양 또는 직사각형(정사각형 포함) 모양이 다른 것들보다 더 많이 사용될 것처럼 보일지라도, 그 윈도우는 실제적으로 임의의 모양이 될 수 있다. 그 윈도우는 일반적으로 적어도 대략 상호 작용 거리의 1/10이거나, 적어도 대략 0.3 mm이다. 많은 예들에서, 그 윈도우는 대략 0.3 배 내지 3.0 배의 범위, 또는 직경 또는 대략 1.0 mm 내지 10.0 mm의 범위에서 직경(원) 또는 각각의 폭 및 길이(직사각형)를 가질 것이다. 윈도우가 전체 레티클 필드(reticle field)보다 더 적다면, 윈도우가 전체의 레티클 필드를 포함하도록 확대되는 경우, 부가적인 검사가 만들어져야 한다.
활성 피처들(710, 712, 714)은 레이아웃에 위치된다. 제 1 패스에서, 폴리싱 더미 피처들은 전자의 디자인 규칙들에 의해 배제되는 것을 제외한 모든 위치들에서, 부가된다. 이러한 특정 실시예에 대해, 각각의 폴리싱 더미 피처는 활성 피처에 떨어져 적어도 5 미크론에 놓여 있어야 한다. 도 8에서, 폴리싱 더미 피처가 활성 피처들(710, 712, 714) 간의 이러한 피처 레벨에 부가된다. 원래, 폴리싱의 모양은 점선(730)으로 설명된다. 이러한 폴리싱 더미 피처가 표면 형태의 시뮬레이션으로 삽입된 경우, 디포커싱된 표현은 연속적으로 형성된 층의 상부 표면에 대한 고도가 도 8에 도시된 기판의 부분에 대해 너무 높게 될 것임을 나타낸다.
폴리싱 더미 피처의 크기는 점선(732)으로 도시된 모양으로 감소된다. 폴리싱 더미 피처의 이러한 모양은 점선(730)에 대응하는 모양을 대체시킨다. 활성 피처들(710, 714) 간에 놓여 있는 모양(730)의 부분이 제거되었음을 주목하라. 만약 이러한 모양이 받아들여졌다면, 사용될 수 있다. 만약, 쉬링킹(shirinking)이 요구되는 조정에 대해 과잉 보상된 경우, 모양(734)이 기인할 수 있다. 모양(734)의 부분은 활성 피처들(710, 714) 간에 연장한다. 그러나, 그 부분은 필요하지 않을 수 있으며, 그 경우, 모양(734)은 모양(732)의 확장된 버전이 될 수 있다.
대안의 처리로서, 폴리싱 특성(블록들(112, 114)) 및 표면 형태의 표현들 모두가 수행될 수 있다(블록들(122, 124, 126)). 양자 모두의 경로들로부터의 정보는 폴리싱 더미 피처들을 회로 레이아웃에 배치시킬 경우, 사용될 수 있다(블록(132)). 예를 들어, 표면 형태의 표현들은 타일들과 같은 폴리싱 더미 피처들이 위치되어야 하는 위치들을 결정하는데 사용될 수 있다. 폴리싱 특성은 활성 피처들과 가장 근접한 폴리싱 더미 피처들 사이의 최소 거리를 결정하기 위해 사용될 수 있다. 일 실시예에서, 폴리싱 특성은 한번에 행해지지만, 표면 형태의 표현들 및 폴리싱 더미 피처들의 배치는 임의의 회수만큼 반복될 수 있다. 폴리싱 더미 피처들의 배치가 적절함이 증명된 후, 마스크가 생성될 수 있다.
도 9는 메모리 어레이들(42, 44) 및 논리 영역(46)(도 5 참조)이 형성되는 반도체 장치 기판(70)의 일부의 설명을 포함한다. 이 예에서, 기판(70)은 절연층을 포함하고, 도전체들(72)은 기판(70) 상에서 형성될 수 있다. 메모리 어레이들(42, 44) 내에서, 도전체들(72)은 트랜지스터들(도시되지 않음)의 드레인 영역들에 전기적 접속을 구성하는 비트 라인들이다. 논리 영역(46)에서, 도전체들은 다양한 성분들(트랜지스터들, 캐패시터들, 저항기들 등)에 전기적으로 접속되는 상호 접속들이다.
도 9는 위에 놓인 절연층(74)이 변화하는(어떠한 더미 피처들도 추가되지 않는) 절연층(74)의 상부면을 따른 표면 형태를 갖는 방법을 도시한다. 폴리싱 더미 피처들이 추가되지 않고, 기판이 절연층(74)을 평탄화하도록 폴리싱된다면, 메모리 어레이들(42, 44) 내의 기판(70) 상의 절연층(74)의 두께는 논리 영역(46) 내의 기판(70) 상의 절연층(74)의 두께보다 두꺼울 것이다. 종래의 타일링 방법들은 폴리싱 더미 피처들(도시되지 않음)을 5 미크론 내지 10 미크론의 범위의 폭들을 갖는 개구부 위치들에 배치시킬 것이다. 하나의 이런 위치는 메모리 어레이(42, 44) 사이에 놓인다.
본 발명의 실시예에 따라서, 폴리싱 더미 피처들(82)은 도전체들(72)로서 동일한 피처 레벨에서 마스크 내로 삽입된다. 그 결과의 패턴은 도 10에서 반도체 장치로 도시된다. 어떠한 폴리싱 더미 피처들도 메모리 어레이들(42, 44) 사이의 갭(84)에 위치되지 않음을 주목하라. 그 갭은 대략 20 미크론 내지 100 미크론 폭의 범위에 있다. 또한, 유사한 갭들(도시되지 않음)은 하나 또는 양자 모두의 메모리 어레이들(42, 44) 내의 메모리 블록들 사이에 놓일 수 있다.
통상적으로, 그 폴리싱 더미 피처들(82)은 가장 높은 활성 피처 밀도를 갖는 영역 내의 가장 근접한 도전체(72)(활성 피처)로부터 적어도 대략 0.3 mm 떨어져 있으며, 종종 적어도 1 mm 떨어져 있다. 이러한 특정 실시예에서, 가장 높은 활성 더미 피처 밀도를 갖는 영역 내의 활성 피처들에 가장 근접한 폴리싱 더미 피처들(82)은 서로로부터 대략 3 mm 내지 5 mm의 범위로 떨어져 놓여 있다. 또, 이는 본 기술 분야의 숙련자들이 현재 사용하고 있는 것이 무엇인지(10 미크론보다 큰 모든 개구부 영역들 내의 타일들의 무작위적 배치)를 세 등급의 크기가 높은 순서로 대략적으로 나타낸 것이다. 최소의 갭들 및 폴리싱 더미 피처들의 간격은 앞서 기재된 폴리싱 설명으로부터 적어도 부분적으로 결정된다.
도전체들(72) 및 폴리싱 더미 피처들(82)이 기판(70) 위에 형성된 후, 절연층(74)은 도전체들(72) 및 폴리싱 더미 피처들(82) 상의 하나 이상의 절연막을 증착시킴으로써 형성된다. 도 10(어레이(42, 44))의 좌측 부분에 대한 절연층(74)의 상부 표면의 평균 고도는 논리 영역(46) 상의 절연층(74)의 상부면의 평균 고도에 보다 근접한다.
층(74)을 증착시킨 후, 이어서, 도 11에 도시된 바와 같이 실질적으로 평탄면(92)을 달성하기 위해 폴리싱된다. 폴리싱시 사용되는 조건들은 앞서 기재된 설명시 사용되는 것들과 유사해야 한다. 그러므로, 이러한 파라미터들이 폴리싱 특성에 영향을 미치기 때문에, 유사한 폴리싱 패드, 유사한 폴리싱제, 및 유사한 폴리싱 파라미터들이 사용되어야 하며, 적어도 부분적으로 폴리싱 더미 피처 배치가 결정된다. 완벽하게, 평탄면이 폴리싱의 결과가 될 필요는 없다. 진동량(amount of undulation)은 (어떠한 전기적 단락들 또는 누설 경로들도 없는) 전자적 성능 또는 연속적인 처리(석판술(lithography) 또는 에칭-관련 관계들에서 초점의 깊이)에 상당히 영향을 미치지 않도록 되어야 한다.
많은 다른 실시예들이 가능하다. 도 12는 SRAM 어레이(44)가 DRAM 어레이(121)로 대체되는 경우, 장치(40)의 확대 도면을 포함한다. DRAM 어레이(121)는 트랜치 캐패시터들 및 매립된 비트 라인들(반도체 장치 기판내에 놓인 비트 라인들)을 가진다. 도 12에 도시된 위치는 SRAM 어레이(42), DRAM 어레이(121), 및 논리 영역(46)의 경계들의 근처이다. 비록, 그 어레이들 및 영역들의 경계들이 도 12에 도시되었을지라도, 그 경계들은 참조를 위한 것이고, 디자인되거나 형성된 마스크 및 반도체 장치에서 도시하지는 않는다. 이러한 실시예에서, 도전체들의 하나의 레벨은 SRAM 상에서 밀집하고, 논리 영역(46)(VSS 파워 버스(1251) 및 VDD 파워 버스(1271)) 상에서 약간-밀집하고, DRAM 어레이(121) 상에서 존재하지 않거나, 매우 낮은 밀도를 갖는 활성 피처들을 갖는다.
폴리싱 더미 피처들(129, 1253, 1255, 1273, 1275)은 레이아웃에 삽입된다. 어레이(42)는 도 12에 도시된 어떠한 더미 피처들도 갖지 않는다. 어레이(42)와 같은 가장 높은 활성 피처 밀도를 갖는 반도체 장치의 부분은 어떠한 폴리싱 더미 피처들도 갖지 않는다. 대안으로, 폴리싱 더미 피처들을 위해 사용가능한 영역(활성 피처들 외부의 영역들 및 전자 디자인 규칙들에 대한 최소 간격)에 대해, 가장 높은 활성 피처 밀도를 갖는 부분들은 보다 낮은 활성 피처 밀도 영역들에 비교되는 더미 피처(들)를 폴리싱함으로써 점유되는 보다 작은 영역을 가질 수 있다.
본 명세서에 사용된 바와 같이, 한 영역에 대한 피처 밀도는 임의의 피처들에 의해 점유되지 않는 영역에서 전체 영역에 비교되는 임의의 피처 형태에 의해 덮여진 영역의 백분율(percentage)이다. 달리 말하면, 피처 밀도가 그 영역의 전체 영역에 의해 분할된 영역이 점유된 피처(들) 내의 영역의 백분율이다. 메모리 어레이(121)의 피처 밀도는 전체 메모리 어레이가 폴리싱 더미 피처(129)에 의해 덮여지기 때문에, 가장 높다. 논리 영역(46)의 피처 밀도는 본 실시예에서, 그것이 임의의 폴리싱 더미 피처들을 갖지 않을지라도 가장 낮다. 메모리 어레이(42)의 피처 밀도는 메모리 어레이들(42, 121)의 피처 밀도들 사이이다. 그 피처 밀도는 반도체 장치의 세 개의 다른 영역들 중 임의의 두 개에 대해 동일하지 않음을 주목하라.
몇몇 항목들이 도 12에 폴리싱 더미 피처들에 관해서 주목된다. 폴리싱 더미 피처들은 통상적으로 전기적으로 부동하도록 허용되거나 전원에 접속된다. 이러한 실시예에서, 폴리싱 더미 피처들(129, 1253, 1255)은 VSS 전원 단자에 결합되거나 전기적으로 접속되며, 폴리싱 더미 피처들(1273, 1275)은 VDD 전원 단자에 결합되거나 전기적으로 접속된다. 폴리싱 더미 피처(129)는 알파 입자들의 효과들 또는 어레이(121)에 대한 방사 효과들(radiation effects)을 감소시키는데 도움을 줄 접지면이 될 수 있다. 폴리싱 더미 피처들(1253, 1255)의 부분들 및 VSS 파워 버스(1251)는 한 세트의 디커플링 캐패시터들이고, 폴리싱 더미 피처들(1273, 1275)의 부분들 및 VDD 파워 버스(1271)는 또 다른 세트의 디커플링 캐패시터들이다.
다른 회로(도시되지 않음)로부터의 부하 또는 신호가 VSS 파워 버스(1251) 또는 VDD 파워 버스(1271) 상의 포텐셜이 변경되도록 야기한다면, 디커플링 캐패시터들(피처들(1253, 1255 또는 1273, 1275)에서의 나머지 전극들은 그들의 적절한 포텐셜에 보다 근접하기 위해서 포텐셜 드롭을 감소시키거나 파워 버스들에 대해 요구되는 시간을 감소시키는데 도움을 준다. 버스들과 그에 가장 가까운 폴리싱 피처들 사이의 간격은 피처 (마스킹) 레벨에서의 가장 가까운 활성 피처들 간에 사용되는 간격보다 더 적을 수 있음을 주목하라. 예를 들어, 전자 디자인 규칙들은 활성 피처들 간의 대략 0.5 미크론의 최소 간격을 요구할 수 있다. 그러나, 그 간격에 대한 석판술의 한계는 0.2 미크론이 될 수 있다. 폴리싱 더미 피처들과 그들의 대응하는 파워 버스들 간의 간격은 용량성 결합을 증가시키기 위해 대략 0.2 미크론 내지 0.4 미크론의 범위에 있을 수 있다.
폴리싱 더미 피처(129) 및 비트 라인들(123)은 거리(1297)만큼 이격되어 있고, 폴리싱 더미 피처(1255) 및 비트 라인들(123) 중 하나는 거리(1257)만큼 이격되어 있다. 각각의 거리들(1297, 1257)은 각각의 피처들(129, 1255) 및 비트 라인(들)(123) 간의 가장 가까운 지점들을 나타낸다. 어떠한 활성 또는 폴리싱 더미 피처들도 그 간격들 내에 놓여 있지 않음을 주목하라. 거리(1297)는 대략 0.3 mm가 될 수 있고, 거리(1257)은 대략 1.0 mm가 될 수 있다. 다른 실시예들에서, 이 거리들은 보다 크거나 보다 작을 수 있다.
폴리싱에 기인한 지나친 층 부식은 통상적으로 스크라이브 라인 부근의 반도체 장치의 엣지들에 근접하게 보여진다. 도 13은 반도체 장치 기판(139)의 일부의 상면도의 설명을 포함한다. 그 기판은 집적 회로 영역들(메모리 어레이들 및 도시되지 않은 논리 영역들)을 갖는 네 개의 반도체 장치(40)를 포함한다. 도 13은 반도체 장치들(40) 간의 스크라이브 라인들 내에 위치된 차원 측정 대거(dimension measuring dagger)(1331), 할당 마크(1333), 및 전기적 테스트 구조(N+ 저항기)와 같은 제어 피처들을 포함한다. 다른 제어 피처들(도시되지 않음)은 스크라이브 라인들을 따라 또는 심지어는 반도체 장치(40)를 가진 어떤 다른 곳으로 위치될 수 있다. 폴리싱 더미 피처들(135)은 반도체 장치들(40)의 엣지들 부근의 국부적으로 보다 높은 폴리싱율의 반대 효과들을 감소시키기 위해 스크라이브 라인들에 추가된다. 이 실시예에서, 폴리싱 더미 피처들(135)은 도 10에서 도전체들(72) 및 폴리싱 더미 피처들(82)과 동일한 레벨로 형성될 수 있고, 반도체 장치 기판 위에 놓여 있다. 이후 논의될 것처럼, 반도체 장치들의 주변 영역들 내에 폴리싱 더미 피처들의 추가는 또한 부식량을 감소시키는데 도움을 준다.
또 다른 실시예들에서, 폴리싱 더미 피처 배치는 다른 레벨들에서 발생한다. 예를 들어, 폴리싱 더미 피처 배치는 트렌치 필드 격리 시퀀스(trench field isolation sequence) 동안 형성된 반도체(실리콘, 실리콘-게르마늄 등) 메사들 (mesas)의 위치들에 영향을 미칠 수 있다. 그 메사들의 패턴은 순차적으로 증착되고 폴리싱된 트렌치 충전 재료(산화물, 질화물, 실리콘 등)의 폴리싱 특성들로부터 적어도 부분적으로 결정될 수 있다. 앞서 기재된 처리들은 또한 도전성 또는 금속 함유성의 층을 증착시키고 폴리싱하기 전에 형성된 절연층들 내의 패턴들에 인가될 수 있다.
폴리싱 더미 피처들은 폴리싱이 사용되는 모든 레벨에 존재할 필요가 없다. 생략된 폴리싱 더미 피처들의 효과는 보다 많은 층들로 축적된다. 폴리싱 더미 피처들은 단지 몇몇 레벨들로 증가될 수 있다. 일 실시예에서, 반도체 장치(40) 내의 SRAM 어레이들(42, 44)은 상기된 DRAM 어레이(121)와 유사한 DRAM 어레이들로 대체된다. 반도체 장치는 여전히 논리 영역(46)을 갖는다. 상호 접속들의 제 1 레벨은 DRAM 어레이들에 대한 금속 워드 라인들 및 논리 영역(46)에서의 상대적으로 보다 적은 상호 접속들을 형성할 수 있다. (매립된 비트 라인들을 가지기 때문에) 상호 접속들의 제 2 레벨이 DRAM 어레이에서의 임의의 상호 접속들 및 논리 영역(46)에서 비교적 대다수의 상호 접속들을 매우 조금 형성할 수 있다. 제 2 상호 접속 레벨이 절연층에 의해 형성되어 덮여진 후, 절연층의 상부면은 서로(두 영역들 간의 100 nm 차보다 덜)에 비교적 근접한 DRAM 어레이들 및 논리 영역(46) 상에 평균 고도들을 가진다.
상호 접속들의 제 3 레벨이 버스들, 파워 레일들(VSS, VDD) 등을 포함하여 형성된다. 제 3 레벨에 대한 밀도 상호 접속들은 논리 영역(46)과 비교되는 DRAM 어레이들에 대해 보다 높을 수 있다. 이 실시예에서, 폴리싱 더미 피처들이 제 1 및 제 2 레벨의 상호 접속들에 사용되지 않을지라도, 폴리싱 더미 피처들은 단지 제 3 레벨의 상호 접속에 추가된다.
활성 및 폴리싱 더미 피처들 간의 증가된 간격은 두 형태의 피처들 간의 기생적 용량성 결합(parasitic capacitive coupling)을 감소시킨다. 이러한 감소된 용량성 결합은 보다 적은 반대의 효과들을 가진 매우 높은 주파수들로 반도체 장치를 동작하도록 할 수 있다.
몇 가지 실시예들에서, 폴리싱 더미 피처들은 다른 폴리싱 더미 피처들을 건드릴 수 있다. 도 14에서, 필드 격리 영역들(1412)은 반도체 장치 기판(1410)의 부분들 위에 형성된다. 게이트 유전체층(1416) 및 게이트 전극(1418)이 기판(1410)의 1차 표면 상에 놓여 있다. 도핑된 영역들(1414)은 기판(1410) 내에 형성된다. 제 1 절연층(1432)이 트랜지스터 구조 및 필드 격리 영역들(1412) 위에 형성된다. 도전성 플러그(1434)가 도핑된 영역들(1414) 중 하나에 형성된다. 상호 접속(1451)이 제 1 절연층(1432) 위에 형성된다. 폴리싱 더미 피처(1453)는 또한 상호 접속(1451)으로서 동일한 피처 레벨에 형성된다.
제 2 절연층(1455)이 상호 접속(1451) 및 폴리싱 더미 피처(1453) 상에 형성된다. 도전성 플러그들(1457, 1459)이 형성된다. 이 실시예에서, 도전 플러그(1457)는 그것이 장치로 디자인된 전기 회로의 부분이기 때문에 활성 피처이다. 도전성 플러그들(1459)은 폴리싱 더미 피처들이다. 도전 플러그들(1459)이 폴리싱 더미 피처(1453)에 인접함을 주목하라. 이어서, 상호 접속(1471) 및 폴리싱 더미 피처(1473)는 도전성 플러그들(1457, 1459) 상에 형성된다. 폴리싱 더미 피처(1473)는 도전 플러그(1459)에 인접하며, 또한 폴리싱 더미 피처들에 인접한다. 패시베이션층(passivation layer)이 실질적으로 완성된 반도체 장치를 제조하기 위해 형성된다.
폴리싱 처리들은 폴리싱 더미 피처들을 삽입하기 위한 필요성을 감소시키기 위해 폴리싱 특성들을 개선시키도록 변화될 수 있다. 스티퍼 패드(stiffer pad)들, 힘 저하된 압력(less down force pressure), 및 보다 높은 압반 회전 속도(higher platen rotational speed)가 변화 및 상호 작용 거리들을 증가시킬 수 있다. 상호 작용 거리는 반도체 장치, 레티클 필드, 또는 심지어 기판보다도 더 크며, 폴리싱 더미 피처들은 전혀 필요없을 수도 있다.
앞의 컨셉들은 다중 층들로 확장 가능하다. 도 15 및 도 16에 도시된 바와 같이, 폴리싱 더미 피처들의 배치는 다른 레벨들에서 활성 피처들의 전기적 특성들에 영향을 미칠 수 있다. 도 15를 참조하면, 도전체들(152, 154, 156)은 반도체 장치 내에 VSS, VDD, VPP 각각을 공급하는 활성 피처들이다. 층들(151, 158, 159)은 절연체들이다. 보다 낮은 피처층이 도전체들(152, 154, 156) 아래에 추가된다. 폴리싱 더미 피처들(153, 155, 157)은 폴리싱 더미 피처들과 전원 도전체들 사이의 용량성 결합을 증가시키기 위해 VSS, VDD, VPP 전원 단자들 각각에 전기적으로 접속된다. 이는 부하들이 도전체들(152, 154, 156) 상에 배치될 때, 포텐셜에서 스윙들을 감소시키는데 도움을 준다. 도전체들(152, 154, 156)의 측면 엣지들이 폴리싱 더미 피처들(153, 155, 157)의 측면 엣지와 경계가 서로 접하고 있다. 만약 반도체들(152, 154, 156)은 동일한 포텐셜에 대해서 있고, 단일 폴리싱 더미 피처(도시되지 않음)는 폴리싱 더미 피처들(152, 154, 156)을 대체시킬 수 있다. 그 단일 폴리싱 더미 피처의 엣지들은 도전체(152)의 좌측 엣지와 도전체(156)의 우측 엣지는 경계가 서로 접할 수 있다.
도시되지 않았을지라도, 내부에 놓여있거나 놓여 있지 않을 수 있고 필드 절연 영역들의 부분인 반도체 메사들에 대한 동일한 개념이다. 폴리싱 더미 피처는 그 기판 또는 그 기판 내의 웰 영역들에 노이즈에 대한 용량을 형성하기 위해 메사 상에 형성될 수 있다. 메사가 p-형 반도체 재료를 구입할 경우, 그 위에 놓여 있는 폴리싱 더미 피처는 통상적으로 VSS 단자에 전기적으로 결합되거나 전기적으로 접속된다. n-형 반도체 재료에 대해, 그 위에 놓여 있는 폴리싱 더미 피처는 통상적으로 VDD 단자에 결합되거나 전기적으로 접속된다. 전원 도전체들과 유사하게, 용량성 결합은 높은 상태로 유지되어야 한다. 이러한 특정 예에서, 폴리싱 더미 피처들은 인접한 레벨에서 피처들의 아래에 놓이기보다는 오히려 위에 놓인다.
전원 도전체들과는 달리, 신호 도전체들에 대한 용량성 결합은 최소화되거나 적어도 감소되어야 한다. 도 16은 활성 피처들인 신호 도전체들(162, 164, 166)을 포함한다. 층들(161, 168, 169)은 절연체들이다. 폴리싱 더미 피처들(163, 165)은 도전성이며, 보다 낮은 피처 레벨에서 추가된다. 폴리싱 더미 피처들(163, 165)은 신호 도전체들(162, 164, 166)로부터 오프셋되고, 신호 피처들 사이에 놓여 있는 절연층(169)의 부분들 아래에 놓임을 주의하라. 그 오프셋은 도전체들(162, 164, 166)을 따라 전송되는 신호들의 속도 또는 무결성(integrity)(강도(strength))에 영향을 미칠 수 있는 용량성 결합을 감소시키는데 도움을 준다. 대안적인 실시예들에서, 도 15 및 도 16에 도시된 폴리싱 더미 피처들은 전원 및 신호 피처 아래에 놓일 수 있고, 또는 전원 및 신호 피처들 아래 및 위 양자 모두에 놓일 수 있다. 폴리싱 더미 피처들의 사용은 그들이 형성되어야 하는 피처 레벨에서 평탄성 요구 조건들에 부분적으로 의존할 것이다.
보다 전체적인 통합이 도 17과 관련하여 기재되며, 하나의 반도체 장치를 갖는 반도체 기판(1700), 스크라이브 라인(1704), 및 스크라이브 라인(1704)의 다른 측면을 따른 다른 반도체 장치를 포함한다. 그 도면은 도전성 폴리싱 더미 피처들이 상호 접속 구성으로 통합될 수 있는 방법을 설명한다. 본 기술 분야의 숙련자들은 도 17에 도시된 상호 접속 구성이 본 실시예에 사용되는 개념들을 설명함을 이해해야 한다. 간소함을 위하여, 스크라이브 라인(1704)와 근접한 금속 엣지 실 링(metal edge seal ring)은 도시되지 않았다.
논의의 제 1 부분은 형성된 것이 무엇인지를 기재하고 있으며, 후반부는 폴리싱 더미 피처들이 반도체 장치들의 다른 부분들에 관하여 추가되거나 제거될 수 있는 방법을 기재한다. 일 실시예에서, 참조 번호들(1720, 1721, 1730, 1731, 1740, 1741, 1750, 1751, 1761, 1770)로 기재된 항목들은 절연체들이며, 참조 번호들(1722, 1728, 1732, 1738, 1742, 1744, 1748, 1752, 1760, 1762, 1764, 1768, 1774, 1776)로 기재된 항목들은 도전체들이다.
제 1 인터레벨 유전체(ILD; interlevel dielectric)층(1720)이 개구부들(도시되지 않음)을 정의하기 위해 형성되고 패터닝되며, 도전성 플러그들 및 폴리싱 더미 피처들(도시되지 않음)은 개구부들 내에 형성된다. 제 2 ILD 층(1721)은 개구부들을 정의하기 위해 형성되고, 패터닝된다. 상호 접속(1722) 및 폴리싱 더미 피처들(1728)은 개구부들 내에 형성된다. 제 3 ILD 층(1730)은 개구부들(도시되지 않음)을 정의하기 위해 형성되고 패터닝되며, 도전성 플러그들 및 폴리싱 더미 피처들(도시되지 않음)은 개구부들 내에 형성된다.
제 4 ILD 층(1731)은 개구부들(도시되지 않음)을 정의하기 위해 형성되고 패터닝되며, 상호 접속(1732) 및 폴리싱 더미 피처들(1738)은 개구부들 내에 형성된다. 제 5 ILD 층(1740)은 개구부들(도시되지 않음)을 정의하기 위해 형성되고 패터닝되며, 도전성 플러그들 및 폴리싱 더미 피처들(도시되지 않음)은 개구부들 내에 형성된다. 제 6 ILD 층(1741)은 개구부들을 정의하기 위해 형성되고 패터닝된다. 더미 비트 라인들(1742), 비트 라인들(1744), 및 폴리싱 더미 피처들(1748)은 개구부들 내에 형성된다.
제 7 ILD 층(1750)은 도 17에 있는 개구부들을 정의하기 위해 형성되고 패터닝된다. 도전성 플러그(1752)와 같은 도전성 플러그들 및 폴리싱 더미 피처들(도시되지 않음)은 개구부들 내에 형성된다. 제 8 ILD 층(1761)은 개구부들을 정의하기 위해 형성되고 패터닝된다. 본드 패드들(1760), 상호 접속들(1762, 1764), 및 폴리싱 더미 피처들은 개구부들 내에 형성된다. 패시베이션층(1770)은 상호 접속들의 최상부 레벨 위에 형성되며, 본드 패드들(1760) 위에 개구부들을 정의하기 위해 패터닝된다. 도전성 범프(conductive bump)들(1772)은 부착/배리어 층(1774), 및 상당히 두꺼운 금속 합금층(1776)을 포함한다.
본 기술 분야에 숙련자들은 ILD 층들, 도전성 플러그들, 로컬 상호 접속들, 상호 접속들, 본드 패드들, 더미 비트 라인들, 폴리싱 더미 피처들, 부착/배리어 층들, 및 합금층 각각이 하나 이상의 다른 막들을 사용하여 형성될 수 있음을 이해해야 한다. ILD 층들은 통상적으로 증착되고, 산화물, 질화물, 또는 낮은 k-유전체(대략 3.5보다 크지 않은 유전율(dielectric constant))를 포함하며, 도전체들은 통상적으로 증착되거나 도금되며, 내화성 금속들(refractory metals), 그들의 질화물들, 알루미늄, 구리, 납, 주석, 이들의 임의의 합금 등을 포함한다. 이 예의 목적들에 대해, 반도체 장치들은 모든 도전성 플러그 및 상호 접속 레벨들에서 0.5 미크론의 최소 피처 폭 및 0.5 미크론의 최소 간격(1,0 미크론의 피치)을 갖는 0.2 미크론의 처리 기술을 사용하여 형성된다. 종래의 폴리싱 피처 디자인 규칙들은 대략 5 미크론 내지 10 미크론을 제외한 폴리싱 더미 피처를 가질 것이다.
이후 폴리싱 더미 피처들 및 반도체 장치들과 스크라이브 라인들의 다른 부분들에 대한 그들의 관계로 주의를 돌린다. 상면도로부터 알 수 있듯이, 반도체 장치들 및 스크라이브 라인들(1704)의 주변 영역들은 많은 폴리싱 더미 피처들을 포함한다. 노출 표면이 집적 회로 영역들 내에서 그 노출된 표면보다 높은 곳에 놓여 있기 때문에, 어떤 폴리싱 더미 피처들도 그 스크라이브 라인들에 배치되지 않을 경우, 그 스크라이브 라인 및 그 부근에서 적어도 약간의 폴리싱 부식이 발생한다. 종래의 처리들에서, 폴리싱 더미 피처들은 스크라이브 라인들 또는 주변 영역들에서 형성되지 않으며, 단지 집적 회로 영역들 내에서만 형성된다. 스크라이브 라인들(1704)에서 폴리싱 더미 피처들은 (1)집적 회로 영역들(특히, 높은 피처 밀도 영역들)과 (2)주변 영역들 및 스크라이브 라인들 중 하나 또는 양자 모두의 사이에서 다른 로컬 폴리싱 레이트들의 반대의 효과들을 감소시키도록 도움을 준다. 비록 폴리싱 더미 피처들이 도 17에서 본래 상호 접속 레벨들에 형성되도록 도시되었을지라도, 폴리싱 더미 피처들은 모든 도전성 플러그 레벨들에서 역시 형성될 수 있다.
VSS 상호 접속(1762)은 전기적으로 VSS 단자에 접속되고, VDD 상호 접속들(1764)은 VDD 단자에 전기적으로 접속된다. 가장 좌측의 폴리싱 더미 피처(1748)는 VDD 상호 접속들(1764) 아래에 놓이고, VDD 단자에 전기적으로 접속된다. 이는 폴리싱 더미 피처(1748)와 위에 놓인 VDD 상호 접속들(1764) 사이의 용량성 결합을 증가시킨다. VDD 상호 접속들(1764)에 접속된 많은 성분들이 동시에 액세스되었을 경우, 가장 좌측의 폴리싱 더미 피처(1748)와 VDD 상호 접속들(1764) 사이의 용량성 결합은 전압 포텐셜 변동량을 감소시키고, 액세스가 끝난 후 VDD로 귀환하는데 필요한 회복 시간을 감소시킨다.
더미 비트 라인들(1742) 및 비트 라인들(1744)은 폴리싱 더미 피처들(1748)로 동일한 레벨에서 형성된다. 더미 비트 라인들(1742)은 전기적으로 VSS 단자에 접속되고, 보다 균일한 전기적 특성들(액세스된 비트 라인들은 비트 라인들이 액세스되는 것에 관계없이 두 개의 그라운딩된 도전체들에 의해 측면으로 둘러싸인다)을 갖도록 모든 비트 라인들(1744)에 도움을 준다. 그 비트 라인들(1744)는 신호 피처들이다. 전원 피처들(1762, 1764)과는 달리, 신호 피처들과 폴리싱 더미 피처들 간의 용량성 결합은 비교적 낮게 유지되어야 한다. 비트 라인들(1744) 이하는 절연층(1731)의 일부이고, 폴리싱 더미 피처들(1738)에 의해서 경계지어진다. 그 폴리싱 더미 피처들 간의 거리는 대략 0.1 밀리미터 내지 1.0 밀리미터의 범위에 있다.
종래의 폴리싱 더미 피처 디자인 규칙들을 사용하면, 부가적인 폴리싱 더미 피처들은 비트 라인들(1744) 아래에 놓여 있는 절연층(1731) 부분내에 배치되어야 한다. 그러나, 절연층들(1731)을 폴리싱할 경우의 상호 작용 거리가 대략 2.5 밀리미터 내지 5.0 밀리미터의 범위 내에 있기 때문에, 폴리싱 더미 피처들이 필요하지 않다. 이는 종래의 기술들이 폴리싱 더미 피처들을 사용하는 경우이지만, 본 실시예에서는 폴리싱 더미 피처들이 "제거(비사용)"된다.
도 17의 중앙 부근에서, 폴리싱 더미 피처들(1728)이 비트 라인들(1744) 아래의 위치에 형성되어 있다. 각 폴리싱 더미 피처들(1728)은 임의의 비트 라인들(1744)의 바로 아래에 놓이지 않음을 주목하라. 폴리싱 더미 피처들(1728)은 비트 라인들(1744)로부터 오프셋된다. 이는 비트 라인들(1744)과 폴리싱 더미 피처들(1728) 사이의 용량성 결합을 감소시키는 데에 도움을 준다.
본 명세서에 기재된 실시예들은 폴리싱 더미 피처들의 위치를 결정할 때 동일 레벨과 상이한 형상 레벨들 양자 모두에 관하여 보다 많은 유연성을 가진다. 종래의 폴리싱 더미 피처 배제들이 신호 피처들 부근의 폴리싱 더미 피처들의 배치를 결정하기 위해 사용될 수 있지만, 파워 도전체들 부근의 폴리싱 더미 피처들의 배치는 그 피처 레벨에 대한 최소 디자인 규정 간격만큼 근접하게 될 수 있으며, 그러므로, 폴리싱 더미 피처들은 서로 다른 배제 존(zone) 내에 놓일 수 있다.
본 명세서에 기재된 아이디어들은 절연체들로 확장될 수 있다. 일반적으로, 낮은-k 유전체 재료들은 이산화 규소, 질화 규소, 내화 금속 산화물 등을 포함하는 비교적 보다 높은 유전율 재료들(3.5보다 큰 유전율)과 비교하여 상대적으로 보다 소프트(soft)하다(보다 압축성이 있으며, 보다 높은 영의 탄성율(Young's modulus of elasticity)). 비교적 보다 높은 유전율을 갖는 재료들은 보다 많은 용량성 결합을 바라는 경우 피처들 부근(전원 피처들 부근)에 사용될 수 있으며, 낮은-k 유전체 재료들은 용량성 결합이 감소되어야 하는 경우 피처들(신호 피처들) 부근에 사용될 수 있다.
앞의 명세서에서, 특정 실시예들을 참조하여 본 발명을 기재하였다. 그러나, 본 기술 분야의 숙련자들은 하기의 청구범위들에 기재된 본 발명의 범주로부터 벗어나지 않고 다양한 변경들 및 변형들이 구성될 수 있음을 이해할 것이다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 예시적인 의미로 간주되어야 하며, 모든 이런 변형들은 본 발명의 범위 내에 포함되는 것으로 의도된 것이다.
이득(benefit)들, 다른 장점들 및 문제점들에 대한 해결법들이 특정 실시예들에 관하여 앞서 기재되었다. 그러나, 그 이득들, 장점들, 문제점에 대한 해결법들 및 임의의 이득, 장점 또는 해결법이 생각나거나 보다 명백하게 되도록 야기할 수 있는 임의의 요소(들)는 임의의 또는 모든 청구범위들의 중요하고, 요구되거나 필수적인 특징 또는 요소로서 해석되어서는 안된다. 본 명세서에서 사용된 바와 같이, "포함한다", "포함하는" 또는 그의 임의의 다른 변형의 용어들은 요소들의 리스트를 포함하는 처리, 방법, 물품 또는 장치들이 단지 이들 요소들만을 포함하는 것이 아니라, 명백히 리스트되지 않은 다른 요소들 또는 그러한 처리, 방법, 물품 또는 장치들의 고유한 다른 구성 요소들을 포함할 수 있도록 비 배타적 포함을 포괄하도록 의도된 것이다.

Claims (12)

  1. 반도체 장치에 있어서:
    피처 레벨(feature level)에서의 제 1 영역(46)으로서,
    상기 제 1 영역은 제 1 활성 피처들(1251, 1271) 및 제 1 더미 피처들(1253, 1255, 1273, 1275)을 포함하고,
    상기 제 1 영역(46)은 제 1 피처 밀도를 갖는, 상기 제 1 영역; 및
    상기 피처 레벨에서의 제 2 영역으로서,
    상기 제 2 영역은 제 2 활성 피처들 및 제 2 더미 피처들을 포함하고,
    상기 제 2 영역은 상기 제 1 피처 밀도와 상이한 제 2 피처 밀도를 갖는, 상기 제 2 영역을 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서:
    피처 레벨에서의 제 1 영역(46)으로서, 상기 제 1 영역(46)은 폴리싱 더미 피처(1257; polishing dummy feature)를 포함하는, 상기 제 1 영역; 및
    상기 피처 레벨에서의 제 2 영역(42)으로서,
    상기 반도체 장치의 상면도로부터, 상기 제 2 영역(42)은 길이가 적어도 10 미크론이고 폭이 적어도 10 미크론인 개구부 영역(open area)을 가지며,
    상기 제 2 영역(42)은 폴리싱 더미 피처를 포함하지 않는, 상기 제 2 영역을 포함하는, 반도체 장치.
  3. 반도체 장치에 있어서:
    피처 레벨에서의 폴리싱 더미 피처(129); 및
    상기 폴리싱 더미 피처(129)에 가장 가까운 활성 피처인 상기 피처 레벨에서의 활성 피처(123)로서,
    상기 폴리싱 더미 피처(129)는 상기 활성 피처(123)에 가장 근접한 지점을 가지고,
    상기 활성 피처(123)에 가장 근접한 상기 지점으로부터의 거리(1297)가 적어도 대략 0.3 mm이고,
    어떤 다른 활성 및 폴리싱 더미 피처도 상기 가장 가까운 지점과 상기 피처 레벨에서의 상기 활성 피처(123) 간에 놓여 있지 않는, 상기 활성 피처(123)를 포함하는, 반도체 장치.
  4. 반도체 장치에 있어서:
    반도체 장치(139) 기판;
    상기 반도체 장치 기판 위에 놓인 집적 회로 영역(40);
    상기 집적 회로 영역(40) 외부에 놓인 스크라이브 라인(131; scribe line) 중 적어도 일부를 포함하고;
    제 1 폴리싱 더미 피처(135) 중 적어도 일부가 상기 스크라이브 라인(131) 내에 놓이고, 상기 반도체 장치 기판(139) 위에 놓인, 반도체 장치.
  5. 삭제
  6. 반도체 장치에 있어서:
    제 1 활성 피처; 및
    폴리싱 더미 피처를 포함하며,
    상기 반도체 장치는:
    (a) 상기 제 1 활성 피처(1251, 1271) 및 폴리싱 더미 피처(1253, 1255, 1273, 1275)는 동일한 피처 레벨에 놓여 있고,
    상기 제 1 활성 피처(1251, 1271)는 전원 피처이며,
    상기 제 1 활성 피처(1251, 1271)는 상기 폴리싱 더미 피처(1253, 1255, 1273, 1275)의 대략 1.0 미크론 내에 놓이는 구성;
    (b) 상기 제 1 활성 피처(152, 154, 156) 및 폴리싱 더미 피처(153, 155, 157)는 상이한 피처 레벨들에 놓여 있고,
    상기 제 1 활성 피처(152, 154, 156)는 전원 피처이고,
    상기 제 1 활성 피처(152, 154, 156)는 상기 폴리싱 더미 피처(153, 155, 157)의 위에 놓이거나 아래에 놓이는 구성;
    (c) 상기 제 1 활성 피처(162, 164, 166) 및 폴리싱 더미 피처(163, 165)는 동일한 피처 레벨에 놓여 있고,
    상기 제 1 활성 피처(162, 164, 166)는 신호 피처이며,
    상기 제 1 활성 피처(162, 164, 166)는 상기 폴리싱 더미 피처(163, 165)로부터 적어도 대략 0.3 밀리미터 내에 놓여 있는 구성; 및
    (d) 상기 제 1 활성 피처(162, 164, 166) 및 폴리싱 더미 피처(163, 165)는 상이한 피처 레벨들에 놓여 있고,
    상기 제 1 활성 피처(162, 164, 166)는 신호 피처이고,
    상기 제 1 활성 피처(162, 164, 166)는 상기 폴리싱 더미 피처(163, 165) 위에 놓이거나 아래에 놓여 있지 않는 구성으로 이루어진 그룹으로부터 선택된 구성을 갖는, 반도체 장치.
  7. 삭제
  8. 전자 회로를 디자인하기 위한 방법에 있어서:
    활성 피처들을 포함하는 레이아웃을 생성하는 단계(102); 및
    상기 레이아웃에 폴리싱 더미 피처를 삽입하는 단계(132)로서,
    상기 폴리싱 더미 피처는 상기 활성 피처들 중 가장 근접한 것에 가장 가까운 지점을 가지고,
    상기 지점으로부터 상기 활성 피처들 중 가장 근접한 것까지의 거리는:
    적어도 대략 0.3 mm; 및
    적어도 대략 폴리싱 특성 거리의 10분의 1로 이루어진 그룹으로부터 선택되고,
    어떤 다른 활성 또는 폴리싱 더미 피처도 상기 가장 가까운 지점과 상기 활성 피처들 중 하나의 지점 사이에 놓여 있지 않는, 상기 삽입 단계를 포함하는, 전자 회로 디자인 방법.
  9. 마스크를 디자인하기 위한 방법에 있어서:
    레이아웃의 제 1 표현을 생성하는 단계로서,
    상기 제 1 표현은 제 1 영역 및 제 2 영역을 가지며,
    상기 제 1 영역은 상기 제 2 영역보다 더 높은 활성 피처 밀도를 갖는, 상기 생성 단계;
    상기 제 1 표현의 디포커싱된 표현인 제 2 표현을 얻기 위해 상기 제 1 표현을 수정하는 단계; 및
    수정 후 상기 제 2 영역에 폴리싱 더미 피처를 삽입하는 단계를 포함하는, 마스크 디자인 방법.
  10. 마스크를 디자인하기 위한 방법에 있어서:
    전자 회로의 레이아웃의 제 1 표현을 생성하는 단계;
    상기 전자 회로의 전기적 특성을 결정하는 단계; 및
    상기 전기적 특성을 수정하기 위해 폴리싱 더미 피처를 포함하는 폴리싱 더미 피처 패턴을 수정하는 단계를 포함하는, 마스크 디자인 방법.
  11. 삭제
  12. 삭제
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