KR100960887B1 - 반도체 소자의 마스크 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 마스크 제조 방법에 관한 것으로, 반도체 소자의 활성 영역 또는 게이트 콘택이 형성될 영역과 금속 배선이 형성될 영역을 제외한 영역에 더미 활성 영역 패턴 또는 더미 게이트 콘택 패턴을 발생시킨 제 1 마스크를 제조하고, 더미 콘택 플러그 패턴을 발생시킨 제 2 마스크를 제조하며, 더미 금속 배선 패턴을 발생시킨 제 3 마스크를 제조하여, 발생시킨 더미 활성 영역 패턴 또는 더미 게이트 콘택 패턴과 콘택 플러그 패턴과 더미 금속 배선 패턴이 더미 패턴 그룹으로 형성되도록 제조함으로써, 반도체 소자의 패턴 밀도를 효과적으로 보상할 수 있다.
화학적기계적연마(CMP : Chemical Mechanical Polishing), 더미 패턴(dummy pattern)

Description

반도체 소자의 마스크 제조 방법{MASK FABRICATION METHOD OF A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 마스크 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 과정에서 더미 패턴을 형성하기 위한 마스크를 제조하는데 적합한 반도체 소자의 마스크 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 현재 반도체 소자의 축소와 관련하여 금속 배선에서도 단면적의 감소로 인해 전류 밀도가 상승하게 되어 EM(Electromigration)에 의한 금속 배선의 신뢰성이 심각한 문제를 유발한다.
이에 따라, 금속 배선의 물질로 알루미늄(Al)보다 비저항이 낮으면서 동시에 신뢰성(reliability)이 우수한 구리(Cu)를 금속 배선의 재료로 사용하고 있다.
하지만, 구리는 휘발성이 강한 화합물의 형성이 어려워 미세 패턴을 형성하기 위한 건식 식각 공정에 어려움이 있기 때문에 주로 다마신(damascene) 공정으로 구리 배선을 제조하고 있다.
이러한 다마신 공정은, 먼저 층간 절연막을 증착하고 포토리소그래피 공정을 통해 층간 절연막을 패터닝하여 배선 영역인 트렌치를 형성하고 트렌치에 구리를 갭필(gap-fill)하고 이를 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 평탄화하여 구리 배선을 형성하는 것이다.
이러한 화학적기계적 연마(CMP) 공정은 소자의 사이즈 감소 및 집적도의 증가에 따라 필수적으로 사용하는 반도체 공정의 하나이다. 이러한 화학적 기계적 연마는 웨이퍼 전면의 광역 평탄화를 수행하여 후속 포토리소그래피(Photolithography) 공정의 마진을 확보한다.
특히, 화학적 기계적 연마는 반도체 제조 공정에서 다양하게 사용되는데, 일 예로서, 콘택 플러그를 형성하기 위해 콘택홀에 금속 물질(예를 들면, 텅스텐(W) 등)을 매립한 후에, 그 상부면을 평탄화하는 공정에서 금속 물질과 산화 절연막의 선택비가 큰 슬러리를 이용하여 산화 절연막 표면에 금속 잔류물이 남지 않도록 화학적 기계적 연마 공정과 터치업(touch up) 공정이 수행되고, 이에 따라 다른 종류의 물질을 평탄화하는 과정에서 반도체 기판(100), 층간 절연막(104) 및 콘택 플러그(104)를 포함하는 도 1에 도시된 바와 같이 디싱(dishing) 현상 및 이로전(erosion) 현상이 발생하게 된다.
이러한 디싱 현상 및 이로전 현상은 웨이퍼의 균일도(uniformity)를 저하시키고, 금속 라인들의 변화를 초래하게 되며, 반도체 소자의 패턴 밀도에 따라 그 변화량이 다르게 나타나기 때문에 종래에는 코어 영역과 주변 회로 영역에서의 경우 코어 영역과 주변 회로 영역의 패턴 밀도에 따라 더미 패턴을 형성하여 화학적 기계적 연마 시 패턴 밀도에 따른 디싱 현상 및 이로전 현상을 방지하고 있다.
즉, 도 2a 내지 도 2c에 도시한 바와 같이 더미 패턴을 형성하기 위한 마스 크에서 도2a에 도시된 활성 영역(AA : Active Area) 또는 게이트 전극(GC : Gate Contact) 영역(202)과 금속 배선 영역(204)에 대해 활성 영역(AA) 또는 게이트 전극(GC) 영역에 대한 AA 더미 영역(206) 또는 GC 더미 영역(208)을 갖는 도 2b에 도시한 바와 같은 마스크를 이용하여 활성 영역 또는 게이트 전극 패턴을 형성하고, 금속 배선 더미 영역(210)을 갖는 도 2c에 도시한 바와 같은 마스크를 이용하여 금속 배선 패턴을 형성함으로써, 패턴 밀도를 보상하여 반도체 소자를 제조한다.
하지만, 상술한 바와 같이 종래에 금속 배선을 형성하는 경우 주변 회로의 패턴 밀도에 대응하는 콘택 플러그 패턴의 밀도 차이에 따라 층간 절연막의 구리 금속 배선이 형성될 영역에 디싱 현상 및 이로전 현상이 발생하게 되고, 이로 인해 구리 금속 배선의 형성 후에 각각의 구리 배선이 층간 절연막의 디싱 현상 및 이로전 현상 발생 영역에서 연결되어 구리 금속 배선의 결함이 발생하는 문제점이 있었다.
또한, 종래의 금속 배선을 형성할 때, 도 2a 내지 도 2c에 도시한 바와 같이 활성 영역(Active Area), 게이트 콘택(Gate Contact), 금속 배선에 각각 대응되는 더미 패턴을 형성하더라도 콘택 플러그 패턴의 밀도 차이에 따라 발생하는 디싱 현상 및 이로전 현상을 방지할 수 없기 때문에 구리 금속 배선의 결함이 발생하는 문제점이 있었다.
이에 따라, 본 발명은 활성 영역, 게이트 콘택, 금속 배선 및 콘택 플러그(Contact Plug)에 대응하는 더미 패턴 그룹을 형성하는 마스크를 제조하여 평탄화 공정 후 발생되는 콘택 플러그 패턴 밀도에 따른 소자의 결함 발생을 방지할 수 있는 반도체 소자의 마스크 제조 방법을 제공하고자 한다.
본 발명은, 반도체 소자의 활성 영역 또는 게이트 콘택이 형성될 영역과 금속 배선이 형성될 영역을 제외한 영역에 더미 활성 영역 패턴 또는 더미 게이트 콘 택 패턴을 갖는 제 1 마스크와, 더미 콘택 플러그 패턴을 갖는 제 2 마스크와, 더미 금속 배선 패턴을 갖는 제 3 마스크를 발생시켜, 상기 더미 활성 영역 패턴 또는 더미 게이트 콘택 패턴과 상기 콘택 플러그 패턴과 상기 더미 금속 배선 패턴이 적어도 하나의 더미 패턴 그룹으로 형성되는 반도체 소자의 마스크 제조 방법을 제공한다.
본 발명은, 활성 영역 또는 게이트 콘택 영역과 금속 배선 영역을 제외한 특정 영역에서 더미 활성 영역 패턴 또는 더미 게이트 콘택 패턴과, 더미 콘택 플러그 패턴과, 더미 금속 배선 패턴이 포함되는 더미 패턴 그룹이 형성됨으로써, 이러한 더미 패턴 그룹에 따라 반소체 소자의 패터닝을 수행할 경우 반도체 소자의 각 패턴 밀도에 따라 효과적으로 보상할 수 있어 소자 결함을 방지할 수 있다.
본 발명의 기술요지는, 활성 영역 또는 게이트 콘택 영역과 금속 배선 영역을 제외한 영역에 더미 패턴 그룹의 더미 활성 영역 패턴 또는 더미 콘택 패턴과 더미 콘택 플러그 패턴과 더미 금속 배선 패턴을 발생시킨 마스크를 제조한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 3a 내지 도 3c는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 패턴 밀도를 보상하기 위해 이용되는 마스크 패턴을 나타낸 도면이다.
도 3a 내지 도 3c를 참조하면, 먼저, 소정의 구조가 형성된 반도체 기판의 상부에 형성될 활성 영역 또는 게이트 콘택(AA or GC : Active Area or Gate Contact)이 형성될 제 1 영역(302)을 제외한 영역에 그에 대응하는 더미 활성 영역 패턴(304) 또는 더미 게이트 콘택 패턴(306)을 발생(generation)시켜 활성 영역 또는 게이트 콘택(302)과 그에 대응하는 더미 활성 영역 패턴(304) 또는 더미 게이트 콘택 패턴(306)을 갖는 도 3a에 도시한 바와 같은 마스크를 제조한다.
그리고, 제 1 영역(302)과 도 3c에 도시된 금속 배선(Metal1)이 형성될 제 2 영역(310)을 제외한 영역에 그에 대응하는 더미 콘택 플러그 패턴(308)을 발생시켜 제 1 영역(302)과 제 2 영역(310)에 대응하는 더미 콘택 플러그 패턴(308)을 갖는 도 3b에 도시한 바와 같은 마스크를 제조한다. 여기에서, 도 3b에는 더미 콘택 플러그 패턴(308)만을 형성하는 마스크로 하여 설명하였으나, 제 1 영역(302) 또는 제 2 영역(310)의 콘택 플러그가 형성될 영역에 대한 콘택 플러그 패턴을 발생시킬 수 있음은 물론이다.
다음에, 금속 배선(Metal1)이 형성될 제 2 영역(310)을 제외한 영역에 그에 대응하는 더미 금속 배선 패턴(308)을 발생시켜 제 2 영역(310)에 대응하는 더미 금속 배선 패턴(308)을 갖는 도 3c에 도시한 바와 같은 마스크를 제조한다.
여기에서, 도 3a, 도 3b 및 도 3c에 도시된 바와 같은 마스크를 각각 발생시키면, 도 4에 도시된 바와 같은 마스크 패턴으로 나타낼 수 있는데, 이러한 마스크 패턴은 어느 특정 영역에서 더미 활성 영역 패턴 또는 더미 게이트 콘택 패턴과, 더미 콘택 플러그 패턴과, 더미 금속 배선 패턴이 포함되는 더미 패턴 그룹이 형성되고, 이러한 더미 패턴 그룹에 따라 반소체 소자의 패터닝을 수행할 경우 반도체 소자의 각 패턴 밀도에 따라 효과적으로 보상할 수 있다. 또한, 도 4에 도시된 마스크 패턴은 3개의 더미 패턴 그룹으로 하여 나타내었는데, 이러한 더미 패턴 그룹은 반도체 소자의 패턴 밀도에 따라 하나 또는 그 이상의 개수로 하여 형설될 수 있음은 물론이다.
한편, 도 5는 본 발명의 일 실시 예에 따라 더미 그룹 패턴을 갖는 마스크 패턴을 제조하는 과정을 나타낸 플로우차트이다.
도 5를 참조하면, 소정의 구조가 형성된 반도체 기판의 상부에 형성될 활성 영역 또는 게이트 콘택(AA or GC)이 형성될 제 1 영역(302)을 제외한 영역에 활성 영역 또는 게이트 콘택에 대응하는 더미 활성 영역 패턴(304) 또는 더미 게이트 콘택 패턴(306)을 발생시켜 활성 영역 또는 게이트 콘택(302)과 그에 대응하는 더미 활성 영역 패턴(304) 또는 더미 게이트 콘택 패턴(306)을 갖는 제 1 마스크를 제조한다(단계502). 여기에서, 제 1 마스크는 제 1 영역(302)에 형성되는 활성 영역 또는 게이트 콘택의 패턴 밀도에 따라 더미 활성 영역 패턴(304) 또는 더미 게이트 콘택 패턴(306)을 발생시킬 수 있다.
이 후, 이러한 제 1 마스크 패턴에 따라 활성 영역 또는 게이트 콘택을 패터닝한다(단계504).
그리고, 제 1 영역(302)과 금속 배선(Metal1)이 형성될 제 2 영역(310)을 제외한 영역에 더미 패턴 그룹의 더미 활성 영역 패턴(304) 또는 더미 게이트 콘택 패턴(306)에 대응하는 더미 콘택 플러그 패턴(308)을 발생시켜 제 1 영역(302)과 제 2 영역(310)에 대응하는 더미 콘택 플러그 패턴(308)을 갖는 제 2 마스크를 제조한다(단계506). 여기에서, 제 1 영역(302) 또는 제 2 영역(310)의 콘택 플러그가 형성될 영역에서는 반도체 소자의 콘택 플러그 패턴을 발생시켜 제 2 마스크를 제조할 수 있음은 물론이며, 제 2 마스크는 제 1 영역(302) 또는 제 2영역(310)에 형성되는 콘택 플러그의 패턴 밀도에 따라 더미 콘택 플러그 패턴(308)을 발생시킬 수 있다.
이 후, 이러한 제 2 마스크 패턴에 따라 콘택 플러그를 패터닝한다(단계508).
다음에, 금속 배선(Metal1)이 형성될 제 2 영역(310)을 제외한 영역에 더미 패턴 그룹의 더미 활성 영역 패턴(304) 또는 더미 게이트 콘택 패턴(306)과 더미 콘택 플러그 패턴(308)에 대응하는 더미 금속 배선 패턴(308)을 발생시켜 제 2 영역(310)에 대응하는 더미 금속 배선 패턴(308)을 갖는 제 3 마스크를 제조한다(단계510). 여기에서, 제 3 마스크는 제 2 영역(310)에 형성되는 금속 배선의 패턴 밀도에 따라 더미 금속 배선 패턴(312)을 발생시킬 수 있다.
이 후, 이러한 제 3 마스크 패턴에 따라 금속 배선을 패터닝한다(단계512).
따라서, 활성 영역 또는 게이트 콘택 영역과 금속 배선 영역을 제외한 영역에 더미 패턴 그룹의 더미 활성 영역 패턴 또는 더미 콘택 패턴과 더미 콘택 플러그 패턴과 더미 금속 배선 패턴을 발생시킨 마스크를 제조하여 반소체 소자의 패턴 밀도를 효과적으로 보상할 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
도 1은 종래 방법에 따라 평탄화 공정 후에 디싱 현상이 나타나는 것을 나타낸 도면,
도 2a 내지 도 2c는 종래에 따라 반도체 소자의 패턴 밀도를 보상하기 위해 이용되는 마스크 패턴을 나타낸 도면,
도 3a 내지 도 3c는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 패턴 밀도를 보상하기 위해 이용되는 더미 그룹 패턴을 갖는 마스크 패턴을 나타낸 도면,
도 4는 본 발명에 따라 마스크에 각각의 더미 패턴을 발생시킨 더미 그룹 패턴을 나타낸 도면,
도 5는 본 발명의 일 실시 예에 따라 더미 그룹 패턴을 갖는 마스크 패턴을 제조하는 과정을 나타낸 플로우차트.

Claims (4)

  1. 반도체 소자의 활성 영역 또는 게이트 콘택이 형성될 영역과 금속 배선이 형성될 영역을 제외한 영역에 더미 활성 영역 패턴 또는 더미 게이트 콘택 패턴을 갖는 제 1 마스크와, 더미 콘택 플러그 패턴을 갖는 제 2 마스크와, 더미 금속 배선 패턴을 갖는 제 3 마스크를 발생시켜, 상기 더미 활성 영역 패턴 또는 더미 게이트 콘택 패턴과 상기 콘택 플러그 패턴과 상기 더미 금속 배선 패턴이 적어도 하나의 더미 패턴 그룹으로 형성되는 반도체 소자의 마스크 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 마스크는, 상기 활성 영역 또는 게이트 콘택의 패턴 밀도에 따라 상기 더미 활성 영역 패턴 또는 더미 게이트 콘택 패턴을 발생시키는 것을 특징으로 하는 반도체 소자의 마스크 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 마스크는, 상기 활성 영역 또는 게이트 콘택에 형성되는 콘택 플러그의 패턴 밀도에 따라 상기 더미 콘택 플러그 패턴을 발생시키는 것을 특징으로 하는 반도체 소자의 마스크 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 3 마스크는, 상기 금속 배선의 패턴 밀도에 따라 상기 더미 금속 배선 패턴을 발생시키는 것을 특징으로 하는 반도체 소자의 마스크 제조 방법.
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* Cited by examiner, † Cited by third party
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JP2006191129A (ja) 2006-02-07 2006-07-20 Renesas Technology Corp 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005140997A (ja) 2003-11-06 2005-06-02 Semiconductor Leading Edge Technologies Inc フォトマスク、及び、パターン形成方法
JP2006191129A (ja) 2006-02-07 2006-07-20 Renesas Technology Corp 半導体装置およびその製造方法

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