JP2022105405A - 保護回路およびこの保護回路を備える半導体集積回路 - Google Patents

Abstract

【課題】ラッチアップの発生を抑制すること。【解決手段】保護回路１０は、信号の入力を行うのに用いられる入力電極１０３に印加される静電気に起因する電流から内部回路１００を保護する回路である。保護回路１０は、グランドに接続するのに用いられるグランド電極１０２と、入力電極１０３との間に設けられる第１ｐ型ＭＯＳＦＥＴ１１を備えている。【選択図】図１

Description

本開示は、保護回路およびこの保護回路を備える半導体集積回路に関する。

従来、静電気放電（ＥＳＤ：electrostatic discharge）から保護する保護回路として、ｎ型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）によって構成された保護回路が知られている（たとえば特許文献１参照）。

特開２００７－２１４２２６号公報

ところで、保護回路は、ラッチアップしないように構成されることが好ましい。

上記課題を解決する保護回路は、信号の入力および信号の出力の少なくとも一方を行うのに用いられる外部電極に印加される静電気に起因する電流から内部回路を保護する保護回路であって、グランドに接続するのに用いられるグランド電極と、前記外部電極との間に設けられる第１ｐ型ＭＯＳＦＥＴを備える。

上記課題を解決する半導体集積回路は、電源に接続するのに用いられる電源電極とグランドに接続するのに用いられるグランド電極と、信号の入力および信号の出力の少なくとも一方を行うのに用いられる外部電極と、前記電源電極、前記外部電極、および前記グランド電極に接続された内部回路と、前記外部電極に印加される静電気に起因する電流から前記内部回路を保護する保護回路と、を備え、前記保護回路は、前記グランド電極と前記外部電極との間に設けられた第１ｐ型ＭＯＳＦＥＴを備える。

上記保護回路および半導体集積回路によれば、ラッチアップの発生を抑制できる。

図１は、第１実施形態の保護回路を備える半導体集積回路を示す回路図である。 図２は、図１の保護回路を示す平面図である。 図３は、図２の保護回路の模式的な素子断面図である。 図４は、図２の保護回路と配線との関係を示す平面図である。 図５は、保護回路のＶ－Ｉ特性を示す特性図である。 図６は、比較例の保護回路を備える半導体集積回路の回路図である。 図７は、図６の保護回路を示す平面図である。 図８は、第２実施形態の保護回路を備える半導体集積回路を示す回路図である。 図９は、図８の保護回路を示す平面図である。 図１０は、図８の保護回路の模式的な素子断面図である。 図１１は、図８の保護回路と配線との関係を示す平面図である。 図１２は、第３実施形態の保護回路を備える半導体集積回路を示す回路図である。 図１３は、図１２の保護回路を示す平面図である。 図１４は、図１２の保護回路の模式的な素子断面図である。 図１５は、図１３の保護回路と配線との関係を示す平面図である。

以下、保護回路の実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであり、各構成部品の材料、構造、配置、寸法等を下記のものに限定するものではない。

［第１実施形態］
図１～図５を参照して、第１実施形態の保護回路１０について説明する。
図１に示すように、保護回路１０は、たとえば複数のトランジスタ等からなる内部回路１００を含む半導体集積回路（ＬＳＩ）１に接続され、内部回路１００をＥＳＤから保護する回路である。半導体集積回路１は、内部回路１００を図示しない封止樹脂で封止したパッケージ構造である。

半導体集積回路１は、内部回路１００に接続される電源電極１０１、グランド電極１０２、および入力電極１０３を備えている。電源電極１０１、グランド電極１０２、および入力電極１０３は、封止樹脂から露出している。ここで、本実施形態では、入力電極１０３は「外部電極」に対応している。

電源電極１０１は、電源電圧を内部回路１００に供給する電極である。グランド電極１０２は、内部回路１００をグランドに接続するのに用いられる電極である。入力電極１０３は、外部の制御回路に電気的に接続されて内部回路１００への信号の入力を行う電極である。

半導体集積回路１は、電源電極１０１に接続された第１配線１１１と、グランド電極１０２に接続された第２配線１１２と、入力電極１０３に接続された第３配線１１３と、を備えている。各配線１１１～１１３は、内部回路１００に接続されている。また、半導体集積回路１は、内部回路１００から出力される信号を伝送する第４配線１１４を備えている。第４配線１１４は、内部回路１００に接続されている。

保護回路１０は、電源電極１０１および入力電極１０３を介して内部回路１００に流れようとするＥＳＤに起因する電流から内部回路１００を保護する回路である。保護回路１０は、入力電極１０３とグランド電極１０２との間に設けられた第１ｐ型ＭＯＳＦＥＴ１１と、電源電極１０１と入力電極１０３との間に設けられた第２ｐ型ＭＯＳＦＥＴ１２と、電源電極１０１とグランド電極１０２との間に設けられた第３ｐ型ＭＯＳＦＥＴ１３と、を備えている。このように、保護回路１０は、複数のｐ型ＭＯＳＦＥＴ１１～１３からなる。

なお、第１ｐ型ＭＯＳＦＥＴ１１は第３配線１１３と第２配線１１２との間に設けられているともいえ、第２ｐ型ＭＯＳＦＥＴ１２は第１配線１１１と第２配線１１２との間に設けられているともいえ、第３ｐ型ＭＯＳＦＥＴ１３は第１配線１１１と第３配線１１３との間に設けられているともいえる。

第２ｐ型ＭＯＳＦＥＴ１２は、第１ｐ型ＭＯＳＦＥＴ１１に対して直列接続されている。より詳細には、第２ｐ型ＭＯＳＦＥＴ１２のソースは電源電極１０１に電気的に接続されており、第２ｐ型ＭＯＳＦＥＴ１２のドレインおよび第１ｐ型ＭＯＳＦＥＴ１１のソースは入力電極１０３に電気的に接続されており、第１ｐ型ＭＯＳＦＥＴ１１のドレインはグランド電極１０２に電気的に接続されている。本実施形態では、第２ｐ型ＭＯＳＦＥＴ１２のソースは第１配線１１１のうち電源電極１０１と内部回路１００との間に接続されており、第２ｐ型ＭＯＳＦＥＴ１２のドレインおよび第１ｐ型ＭＯＳＦＥＴ１１のソースは第３配線１１３に接続されており、第１ｐ型ＭＯＳＦＥＴ１１のドレインは第２配線１１２のうちグランド電極１０２と内部回路１００との間に接続されている。

第１ｐ型ＭＯＳＦＥＴ１１のゲートは、第１抵抗素子Ｒ１を介して第１ｐ型ＭＯＳＦＥＴ１１のソースに接続されている。つまり、第１抵抗素子Ｒ１は、第１ｐ型ＭＯＳＦＥＴ１１のゲート－ソース間に電気的に接続されている。第２ｐ型ＭＯＳＦＥＴ１２のゲートは、第２抵抗素子Ｒ２を介して第２ｐ型ＭＯＳＦＥＴ１２のソースに接続されている。つまり、第２抵抗素子Ｒ２は、第２ｐ型ＭＯＳＦＥＴ１２のゲート－ソース間に電気的に接続されている。第１ｐ型ＭＯＳＦＥＴ１１のバックゲートおよび第２ｐ型ＭＯＳＦＥＴ１２のバックゲートの双方は、電源電極１０１に電気的に接続されている。本実施形態では、第１ｐ型ＭＯＳＦＥＴ１１のバックゲートおよび第２ｐ型ＭＯＳＦＥＴ１２のバックゲートの双方は、第１配線１１１に接続されている。

図１に示すとおり、第３ｐ型ＭＯＳＦＥＴ１３は、内部回路１００に対して第１ｐ型ＭＯＳＦＥＴ１１および第２ｐ型ＭＯＳＦＥＴ１２とは反対側に設けられている。第３ｐ型ＭＯＳＦＥＴ１３は、第１ｐ型ＭＯＳＦＥＴ１１と第２ｐ型ＭＯＳＦＥＴ１２との直列体に対して並列接続されている。より詳細には、第３ｐ型ＭＯＳＦＥＴ１３のソースおよびバックゲートの双方は電源電極１０１に電気的に接続されており、第３ｐ型ＭＯＳＦＥＴ１３のドレインはグランド電極１０２に電気的に接続されている。本実施形態では、第３ｐ型ＭＯＳＦＥＴ１３のソースおよびバックゲートの双方は第１配線１１１に接続されており、第３ｐ型ＭＯＳＦＥＴ１３のドレインは第２配線１１２に接続されている。第３ｐ型ＭＯＳＦＥＴ１３のゲートは、第３抵抗素子Ｒ３を介して第３ｐ型ＭＯＳＦＥＴ１３のソースに接続されている。つまり、第３抵抗素子Ｒ３は、第３ｐ型ＭＯＳＦＥＴ１３のゲート－ソース間に電気的に接続されている。図１から分かるとおり、各ｐ型ＭＯＳＦＥＴ１１～１３のバックゲートは、電源電極１０１と電気的に接続されている。

本実施形態では、保護回路１０は、半導体集積回路１のパッケージ内に設けられている。なお、保護回路１０は、半導体集積回路１とは別のパッケージとして設けられていてもよい。保護回路１０は、各ｐ型ＭＯＳＦＥＴ１１～１３を図示しない封止樹脂で封止したパッケージ構造である。電源電極１０１、グランド電極１０２、および入力電極１０３は、封止樹脂から露出している。保護回路１０が半導体集積回路１とは別のパッケージとして設けられている場合、保護回路１０は、電源電極１０１に接続される電源電極と、グランド電極１０２に接続されるグランド電極と、入力電極１０３に接続される入力電極と、を備えている。

図２および図３を参照して、保護回路１０の構成について詳細に説明する。
図２は、保護回路１０の第１～第３ｐ型ＭＯＳＦＥＴ１１～１３の配置態様の一例を示している。なお、図２では、図の理解のしやすさの観点から、電源電極１０１と電気的に接続される領域および配線には「ＶＤＤ」を付し、グランド電極１０２と電気的に接続される領域および配線には「ＧＮＤ」を付し、入力電極１０３と電気的に接続される領域には「ＳＮＬ」を付す。また、各ｐ型ＭＯＳＦＥＴ１１～１３のゲートには「Ｇ」を付す。

図３は、保護回路１０の素子断面構造の一例を示している。なお、図３では、便宜上、ハッチングを省略して示している。また、各ｐ型ＭＯＳＦＥＴ１１～１３のドレインを示す半導体領域には「Ｄ」を付し、各ｐ型ＭＯＳＦＥＴ１１～１３のソースを示す半導体領域には「Ｓ」を付している。

図２に示すように、各ｐ型ＭＯＳＦＥＴ１１～１３は、半導体基板２０に形成されている。つまり、図２は、半導体基板２０をその厚さ方向から視た平面図である。半導体基板２０の一例は、Ｓｉ（シリコン）を含む材料から形成された基板である。各ｐ型ＭＯＳＦＥＴ１１～１３は、一方向に並んでいる。なお、以降の説明において、各ｐ型ＭＯＳＦＥＴ１１～１３が並ぶ方向を「ｘ方向」とし、半導体基板２０の厚さ方向をｚ方向とし、ｘ方向およびｚ方向の双方に直交する方向をｙ方向とする。ここで、本実施形態では、ｘ方向が「第１方向」に対応し、ｙ方向が「第２方向」に対応している。

図３に示すように、半導体基板２０は、支持基板３０と、支持基板３０上に積層されたｐ^－型領域３１と、を有している。本実施形態では、ｐ^－型領域３１は、支持基板３０の表面３０ａに接している。ｐ^－型領域３１上には、第１ウェル領域２１および第２ウェル領域２２が積層されている。本実施形態では、ｐ^－型領域３１は、支持基板３０の表面３０ａと同じ側を向く表面３１ａを有している。第１ウェル領域２１および第２ウェル領域２２の双方は、ｐ^－型領域３１の表面３１ａに接している。ｚ方向から視て、第２ウェル領域２２内には、複数の第３ウェル領域２３および複数のゲート２４が形成されている。第２ウェル領域２２は、ｐ^－型領域３１の表面３１ａと同じ側を向く表面２２ａを有している。複数の第３ウェル領域２３は、第２ウェル領域２２の表面２２ａに形成されている。このように、半導体基板２０は、支持基板３０と、ｐ^－型領域３１と、第２ウェル領域２２と、複数の第３ウェル領域２３と、を有している。ここで、本実施形態では、ｐ^－型領域３１が「ｐ型の第１半導体領域」に対応し、第２ウェル領域２２が「第２半導体領域」に対応し、第３ウェル領域２３が「第３半導体領域」に対応している。

ｚ方向から視て、第１ウェル領域２１は、第２ウェル領域２２を囲むように形成されている。複数の第３ウェル領域２３および複数のゲート２４は、ｘ方向において交互に並んで配置されている。より詳細には、複数の第３ウェル領域２３は、ｘ方向において互いに離間して配列されている。ｘ方向に隣り合う第３ウェル領域２３の間には、ゲート２４が配置されている。

支持基板３０は、たとえばＳｉを含む材料から形成されている。支持基板３０の厚さ（支持基板３０のｚ方向の寸法）は、たとえば１００μｍ以上７００μｍ以下である。支持基板３０は、ｐ型半導体基板であり、その不純物濃度は、たとえば１×１０^１３以上１×１０^１６ｃｍ^－３である。

ｐ^－型領域３１の厚さ（ｐ^－型領域３１のｚ方向の寸法）は、たとえば２μｍ以上２０μｍ以下である。ｐ^－型領域３１の不純物濃度は、たとえば１×１０^１４以上１×１０^１６ｃｍ^－３である。なお、図３では、支持基板３０の厚さがｐ^－型領域３１の厚さよりも薄いように示されているが、実際は支持基板３０の厚さはｐ^－型領域３１の厚さに対して十分に大きい。

第１ウェル領域２１はｐ型の領域であり、第２ウェル領域２２はｎ型の領域である。第１ウェル領域２１および第２ウェル領域２２の不純物濃度は、ｐ^－型領域３１の不純物濃度以上である。第１ウェル領域２１の不純物濃度は、たとえば１×１０^１５以上１×１０^１７ｃｍ^－３である。第２ウェル領域２２の不純物濃度は、たとえば１×１０^１５以上１×１０^１７ｃｍ^－３である。

各第３ウェル領域２３は、ｐ^＋型の領域であり、第２ウェル領域２２の表面に形成されている。各第３ウェル領域２３の不純物濃度は、第２ウェル領域２２の不純物濃度よりも高く、たとえば１×１０^１８以上１×１０^２０ｃｍ^－３である。

図２および図３に示すように、保護回路１０は、各ｐ型ＭＯＳＦＥＴ１１～１３を囲むように設けられたバックゲートガードリング２５と、バックゲートガードリング２５を囲うグランドガードリング２６と、を有している。

バックゲートガードリング２５は、各ｐ型ＭＯＳＦＥＴ１１～１３の共通のバックゲートを構成している。本実施形態では、バックゲートガードリング２５は、第２ウェル領域２２内において複数の第３ウェル領域２３および複数のゲート２４を囲んでいる。バックゲートガードリング２５は、ｎ^＋型のウェル領域であり、第２ウェル領域２２の表面２２ａに形成されている。バックゲートガードリング２５の不純物濃度は、第２ウェル領域２２の不純物濃度よりも高く、たとえば１×１０^１８以上１×１０^２０ｃｍ^－３である。

ｚ方向から視たバックゲートガードリング２５の形状は、ｘ方向が長辺方向となり、ｙ方向が短辺方向となる矩形状である。バックゲートガードリング２５は、ｘ方向に対向する第１壁部２５Ａおよび第２壁部２５Ｂを有している。第１壁部２５Ａおよび第２壁部２５Ｂは、ｙ方向に延びる壁部であり、各ｐ型ＭＯＳＦＥＴ１１～１３をｘ方向から挟むように配置されている。

グランドガードリング２６は、ｐ^＋型のウェル領域であり、ｚ方向から視て、第２ウェル領域２２よりも外側に形成されている。本実施形態では、グランドガードリング２６は、第１ウェル領域２１の表面２１ａに形成されている。グランドガードリング２６は、ｐ型の半導体領域からなるともいえる。グランドガードリング２６の不純物濃度は、第１ウェル領域２１の不純物濃度よりも高く、たとえば１×１０^１８以上１×１０^２０ｃｍ^－３である。

また、第１ウェル領域２１の表面２１ａ上および第２ウェル領域２２の表面２２ａ上には、酸化膜（図示略）を介して各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのゲート２４が形成されている。酸化膜の一例は、酸化シリコン（ＳｉＯ_２）である。つまり、複数の酸化膜は、ｘ方向において互いに離間して配列されている。各酸化膜は、複数の第３ウェル領域２３の間に形成されている。各酸化膜上には、ゲート２４が形成されている。各ゲート２４は、たとえばポリシリコンからなる。各ゲート２４には、各抵抗素子Ｒ１～Ｒ３が接続されている。各抵抗素子Ｒ１～Ｒ３は、ｚ方向から視て、第１ウェル領域２１よりも外方に設けられている。各抵抗素子Ｒ１～Ｒ３は、たとえばポリシリコンからなる。

ｘ方向の両端の第３ウェル領域２３とバックゲートガードリング２５との間と、バックゲートガードリング２５とグランドガードリング２６との間と、グランドガードリング２６のうちバックゲートガードリング２５とは反対側とのそれぞれには、素子分離帯２８が形成されている。素子分離帯２８は、絶縁材料からなり、たとえばＳＴＩ（Shallow Trench Isolation）またはＬＯＣＯＳ（Local Oxidation of Silicon）である。ここで、本実施形態では、素子分離帯２８は「分離層」に対応している。

図２に示すとおり、本実施形態では、各ｐ型ＭＯＳＦＥＴ１１～１３はそれぞれ、２つ設けられている。以降では、便宜上、２つの第１ｐ型ＭＯＳＦＥＴ１１を「第１ｐ型ＭＯＳＦＥＴ１１Ａ」および「第１ｐ型ＭＯＳＦＥＴ１１Ｂ」とし、２つの第２ｐ型ＭＯＳＦＥＴ１２を「第２ｐ型ＭＯＳＦＥＴ１２Ａ」および「第２ｐ型ＭＯＳＦＥＴ１２Ｂ」とし、２つの第３ｐ型ＭＯＳＦＥＴを「第３ｐ型ＭＯＳＦＥＴ１３Ａ」および「第３ｐ型ＭＯＳＦＥＴ１３Ｂ」とする。

各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、ｘ方向において所定の順序で一列に並んで配列されている。各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配列されている。バックゲートガードリング２５の第１壁部２５Ａから第２壁部２５Ｂに向けて、第３ｐ型ＭＯＳＦＥＴ１３Ａ、第１ｐ型ＭＯＳＦＥＴ１１Ａ、第２ｐ型ＭＯＳＦＥＴ１２Ａ、第２ｐ型ＭＯＳＦＥＴ１２Ｂ、第１ｐ型ＭＯＳＦＥＴ１１Ｂ、および第３ｐ型ＭＯＳＦＥＴ１３Ａは、この順番に並んで配置されている。より詳細には、バックゲートガードリング２５の第１壁部２５Ａからバックゲートガードリング２５のｘ方向の中央に向けて、第３ｐ型ＭＯＳＦＥＴ１３Ａ、第１ｐ型ＭＯＳＦＥＴ１１Ａ、および第２ｐ型ＭＯＳＦＥＴ１２Ａの順に配列されている。また、バックゲートガードリング２５の第２壁部２５Ｂからバックゲートガードリング２５のｘ方向の中央に向けて、第３ｐ型ＭＯＳＦＥＴ１３Ｂ、第１ｐ型ＭＯＳＦＥＴ１１Ｂ、および第２ｐ型ＭＯＳＦＥＴ１２Ｂの順に配列されている。このため、第２ｐ型ＭＯＳＦＥＴ１２Ａと第２ｐ型ＭＯＳＦＥＴ１２Ｂとはｘ方向において隣り合う位置に配置されている。つまり、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、第２ｐ型ＭＯＳＦＥＴ１２Ａと第２ｐ型ＭＯＳＦＥＴ１２Ｂとのｘ方向の中央においてｙ方向に沿った仮想線ＶＬを中心とした線対称に配列されている。仮想線ＶＬは、バックゲートガードリング２５のｘ方向の中央においてｙ方向に沿って延びる直線であるともいえる。

各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのドレイン、ソース、およびゲートは、ｘ方向に並んで配置されている。つまり、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのドレイン、ソース、およびゲートの配列方向は、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂの配列方向と同じである。

以降の説明において、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのドレインには各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂの符号の最後に「ｄ」を付して示し、ソースには各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂの符号の最後に「ｓ」を付して示し、ゲートには各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂの符号の最後に「ｇ」を付して示す。なお、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂに共通して、ドレイン、ゲート、ソースを示す場合、ドレイン、ゲート、ソースに符号を付さない場合がある。

本実施形態では、バックゲートガードリング２５の第１壁部２５Ａからバックゲートガードリング２５の中央に向けて、第３ｐ型ＭＯＳＦＥＴ１３Ａにおいては、ソース１３Ａｓ、ゲート１３Ａｇ、ドレイン１３Ａｄの順に配列されており、第１ｐ型ＭＯＳＦＥＴ１１Ａにおいては、ドレイン１１Ａｄ、ゲート１１Ａｇ、ソース１１Ａｓの順に配列されており、第２ｐ型ＭＯＳＦＥＴ１２Ａにおいては、ドレイン１２Ａｄ、ゲート１２Ａｇ、ソース１２Ａｓの順に配列されている。また、バックゲートガードリング２５の第２壁部２５Ｂからバックゲートガードリング２５の中央に向けて、第３ｐ型ＭＯＳＦＥＴ１３Ｂにおいては、ソース１３Ｂｓ、ゲート１３Ｂｇ、ドレイン１３Ｂｄの順に配列されており、第１ｐ型ＭＯＳＦＥＴ１１Ｂにおいては、ドレイン１１Ｂｄ、ゲート１１Ｂｇ、ソース１１Ｂｓの順に配列されており、第２ｐ型ＭＯＳＦＥＴ１２Ｂにおいては、ドレイン１２Ｂｄ、ゲート１２Ｂｇ、ソース１２Ｂｓの順に配列されている。このように、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのドレイン、ソース、およびゲートは、仮想線ＶＬを中心とした線対称に配列されている。

図２および図３に示すとおり、複数の第３ウェル領域２３は、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのドレインまたはソースを形成している。つまり、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、ｘ方向において隣り合う２つの第３ウェル領域２３と、ｚ方向から視てこれら第３ウェル領域２３の間に配置されたゲート２４と、を有している。複数の第３ウェル領域２３および複数のゲート２４は、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのドレイン、ソース、ゲートを形成している。このため、複数の第３ウェル領域２３および複数のゲート２４を囲むバックゲートガードリング２５は、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのドレイン、ソース、ゲートを囲んでいるともいえる。

ｘ方向において隣り合う２つの第３ウェル領域２３が各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのソースまたはドレインを形成しているため、第２ウェル領域２２のうち両第３ウェル領域２３のｘ方向の間はチャネル領域となる。このため、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、第２ウェル領域２２および第３ウェル領域２３を含んで構成されているともいえる。各第３ウェル領域２３は、第２ウェル領域２２内に形成されているため、第２ウェル領域２２は、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂに対して共通のウェル領域となる。つまり、第２ウェル領域２２は、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂの間で分離されていない。

上述のとおり、両第３ｐ型ＭＯＳＦＥＴ１３Ａ，１３Ｂのソース１３Ａｓ，１３Ｂｓは、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのうちｘ方向（配列方向）の両端部に配置されている。つまり、ｘ方向において、両第３ｐ型ＭＯＳＦＥＴ１３Ａ，１３Ｂのソース１３Ａｓ，１３Ｂｓは、バックゲートガードリング２５と隣り合う位置に配置されている。

このため、複数の第３ウェル領域２３は、第３ｐ型ＭＯＳＦＥＴ１３Ａのソース１３Ａｓを構成する第３ソース領域２３Ａと、第３ｐ型ＭＯＳＦＥＴ１３Ｂのソース１３Ｂｓを構成する第３ソース領域２３Ｂと、を含む。第３ソース領域２３Ａは、バックゲートガードリング２５の第１壁部２５Ａのｘ方向の隣に配置されている。第３ソース領域２３Ｂは、バックゲートガードリング２５の第２壁部２５Ｂのｘ方向の隣に配置されている。両第３ソース領域２３Ａ，２３Ｂおよびバックゲートガードリング２５には、同じ電圧が印加される。本実施形態では、両第３ソース領域２３Ａ，２３Ｂおよびバックゲートガードリング２５にはそれぞれ、電源電極１０１に印加される電圧が印加される。

本実施形態では、第３ｐ型ＭＯＳＦＥＴ１３Ａのドレイン１３Ａｄと第１ｐ型ＭＯＳＦＥＴ１１Ａのドレイン１１Ａｄとが共通の第３ウェル領域２３に形成されている。つまり、複数の第３ウェル領域２３は、第３ｐ型ＭＯＳＦＥＴ１３Ａのドレイン１３Ａｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ａのドレイン１１Ａｄを構成する第１共通領域２３Ｄを含む。第１共通領域２３Ｄは、第３ソース領域２３Ａに対してバックゲートガードリング２５の第２壁部２５Ｂ側の隣に配置されている。第２ウェル領域２２の表面２２ａにおける第３ソース領域２３Ａと第１共通領域２３Ｄとの間の部分には、第３ｐ型ＭＯＳＦＥＴ１３Ａのゲート１３Ａｇが形成されている。

第１ｐ型ＭＯＳＦＥＴ１１Ａのソース１１Ａｓと第２ｐ型ＭＯＳＦＥＴ１２Ａのドレイン１２Ａｄとが共通の第３ウェル領域２３に形成されている。つまり、複数の第３ウェル領域２３は、第１ｐ型ＭＯＳＦＥＴ１１Ａのソース１１Ａｓおよび第２ｐ型ＭＯＳＦＥＴ１２Ａのドレイン１２Ａｄを構成する第２共通領域２３Ｅを含む。第２共通領域２３Ｅは、第１共通領域２３Ｄに対してバックゲートガードリング２５の第２壁部２５Ｂ側の隣に配置されている。第２ウェル領域２２の表面２２ａにおける第１共通領域２３Ｄと第２共通領域２３Ｅとの間の部分には、第１ｐ型ＭＯＳＦＥＴ１１Ａのゲート１１Ａｇが形成されている。

第２ｐ型ＭＯＳＦＥＴ１２Ａのソース１２Ａｓと第２ｐ型ＭＯＳＦＥＴ１２Ｂのソース１２Ｂｓとが共通の第３ウェル領域２３に形成されている。つまり、複数の第３ウェル領域２３は、第２ｐ型ＭＯＳＦＥＴ１２Ａのソース１２Ａｓおよび第２ｐ型ＭＯＳＦＥＴ１２Ｂのソース１２Ｂｓを構成する第３共通領域２３Ｃを含む。第３共通領域２３Ｃは、バックゲートガードリング２５のｘ方向の中央に設けられている。図２に示すとおり、仮想線ＶＬは、第３共通領域２３Ｃのｘ方向の中央においてｙ方向に沿って延びている。第２ウェル領域２２の表面２２ａにおける第２共通領域２３Ｅと第３共通領域２３Ｃとの間の部分には、第２ｐ型ＭＯＳＦＥＴ１２Ａのゲート１２Ａｇが形成されている。

第２ｐ型ＭＯＳＦＥＴ１２Ｂのドレイン１２Ｂｄと第１ｐ型ＭＯＳＦＥＴ１１Ｂのソース１１Ｂｓとが共通の第３ウェル領域２３に形成されている。つまり、複数の第３ウェル領域２３は、第２ｐ型ＭＯＳＦＥＴ１２Ｂのドレイン１２Ｂｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ｂのソース１１Ｂｓを構成する第２共通領域２３Ｇを含む。第２共通領域２３Ｇは、第３共通領域２３Ｃに対してバックゲートガードリング２５の第２壁部２５Ｂ側の隣に配置されている。第２ウェル領域２２の表面２２ａにおける第３共通領域２３Ｃと第２共通領域２３Ｇとの間の部分には、第２ｐ型ＭＯＳＦＥＴ１２Ｂのゲート１２Ｂｇが形成されている。

第１ｐ型ＭＯＳＦＥＴ１１Ｂのドレイン１１Ｂｄと第３ｐ型ＭＯＳＦＥＴ１３Ｂのドレイン１３Ｂｄとが共通の第３ウェル領域２３に形成されている。つまり、複数の第３ウェル領域２３は、第１ｐ型ＭＯＳＦＥＴ１１Ｂのドレイン１１Ｂｄおよび第３ｐ型ＭＯＳＦＥＴ１３Ｂのドレイン１３Ｂｄを構成する第１共通領域２３Ｆを含む。第１共通領域２３Ｆは、第２共通領域２３Ｇに対してバックゲートガードリング２５の第２壁部２５Ｂ側の隣に配置されている。第２ウェル領域２２の表面２２ａにおける第２共通領域２３Ｇと第１共通領域２３Ｆとの間の部分には、第１ｐ型ＭＯＳＦＥＴ１１Ｂのゲート１１Ｂｇが形成されている。

第１共通領域２３Ｆは、第３ソース領域２３Ｂに対してバックゲートガードリング２５の第１壁部２５Ａ側の隣に配置されているともいえる。第２ウェル領域２２の表面２２ａにおける第３ソース領域２３Ｂと第１共通領域２３Ｆとの間の部分には、第３ｐ型ＭＯＳＦＥＴ１３Ｂのゲート１３Ｂｇが形成されている。

このように、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのうちｘ方向（配列方向）に隣り合うｐ型ＭＯＳＦＥＴのドレインおよびソースの一方は、共通の第３ウェル領域２３に形成されている。また、本実施形態では、上述の第１共通領域は第３ｐ型ＭＯＳＦＥＴのドレインと第１ｐ型ＭＯＳＦＥＴのドレインとを共通に構成する領域であり、第２共通領域は第１ｐ型ＭＯＳＦＥＴのソースと第２ｐ型ＭＯＳＦＥＴのソースとを共通に構成する領域であり、第３共通領域は両第２ｐ型ＭＯＳＦＥＴのドレインを共通に構成する領域である。

図２および図３に示すとおり、複数の第３ウェル領域２３においては、バックゲートガードリング２５の第１壁部２５Ａからバックゲートガードリング２５のｘ方向の中央に向かうにつれて、第３ソース領域２３Ａ、第１共通領域２３Ｄ、第２共通領域２３Ｅ、および第３共通領域２３Ｃの順に配列されている。また、複数の第３ウェル領域２３においては、バックゲートガードリング２５の第２壁部２５Ｂからバックゲートガードリング２５のｘ方向の中央に向かうにつれて、第３ソース領域２３Ｂ、第１共通領域２３Ｆ、第２共通領域２３Ｇ、および第３共通領域２３Ｃの順に配列されている。このように、第３ソース領域２３Ａ，２３Ｂ、第１共通領域２３Ｄ，２３Ｆ、および第２共通領域２３Ｅ，２３Ｇは、第３共通領域２３Ｃを中心にｘ方向において対称に配置されている。より詳細には、第３ソース領域２３Ａ，２３Ｂ、第１共通領域２３Ｄ，２３Ｆ、および第２共通領域２３Ｅ，２３Ｇは、仮想線ＶＬに対して線対称に配置されている。

また、本実施形態では、複数の第３ウェル領域２３のｙ方向の寸法は、互いに等しい。一方、複数の第３ウェル領域２３におけるｘ方向の両端に位置する第３ソース領域２３Ａと第３ソース領域２３Ｂとは、そのｘ方向の寸法が第１共通領域２３Ｄ，２３Ｆ、第２共通領域２３Ｅ，２３Ｇ、および第３共通領域２３Ｃのそれぞれのｘ方向の寸法よりも小さくなるように形成されている。換言すると、第１共通領域２３Ｄ，２３Ｆ、第２共通領域２３Ｅ，２３Ｇ、および第３共通領域２３Ｃのそれぞれのｘ方向の寸法は、第３ソース領域２３Ａ，２３Ｂのｘ方向の寸法よりも大きい。つまり、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂにおいてドレインまたはソースが共通となる第３ウェル領域２３のｘ方向の寸法は、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂにおいてドレインまたはソースが共通とならない第３ウェル領域２３のｘ方向の寸法よりも大きい。

図４は、保護回路１０の平面図の一例を示している。なお、図４では、保護回路１０と配線との接続関係を判りやすくするため、図１および図３の各抵抗素子Ｒ１～Ｒ３を省略し、各ｐ型ＭＯＳＦＥＴ１１～１３のゲート－ソース間を直接接続した状態を示している。

図４に示すように、保護回路１０は、半導体基板２０上に形成された第１導電層４０と、第１導電層４０を覆う絶縁層（図示略）と、絶縁層上に形成された第２導電層５０と、ｚ方向において絶縁層を貫通して設けられ、第１導電層４０と第２導電層５０とを接続するビア６０と、を備えている。各導電層４０，５０およびビア６０は、たとえばＡｌ（アルミニウム）、Ｃｕ（銅）、Ａｕ（金）、Ｔｉ（チタン）等から適宜選択される。ここで、本実施形態では、第１導電層４０は「第１配線層」に対応し、第２導電層５０は「第２配線層」に対応している。

第１導電層４０は、複数（本実施形態では５個）の第１導体４１と、複数（本実施形態では２個）の第２導体４２と、複数（本実施形態では２個）の第３導体４３と、第４導体４４と、を有している。

複数の第１導体４１は、ｚ方向から視て、複数の第３ウェル領域２３と重なる位置に配置されている。複数の第１導体４１は、複数の第３ウェル領域２３と個別に接続されている。このため、複数の第１導体４１は、電源電極１０１に接続された第１配線１１１の一部を構成する導体、または、グランド電極１０２に接続された第２配線１１２の一部を構成する導体である。複数の第１導体４１は、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配列されている。複数の第１導体４１はそれぞれ、ｙ方向に延びている。

なお、以降の説明において、複数の第１導体４１のうち第３ソース領域２３Ａに対応する第１導体４１を「第１導体４１Ａ」とし、第３ソース領域２３Ｂに対応する第１導体４１を「第１導体４１Ｂ」とし、第３共通領域２３Ｃに対応する第１導体４１を「第１導体４１Ｃ」とする。また複数の第１導体４１のうち第１共通領域２３Ｄに対応する第１導体４１を「第１導体４１Ｄ」とし、第１共通領域２３Ｆに対応する第１導体４１を「第１導体４１Ｅ」とする。

第１導体４１Ａは、ｚ方向から視て第３ソース領域２３Ａと重なる位置に配置されており、第３ソース領域２３Ａに接続されている。第１導体４１Ａは、第１導体４１Ａと隣り合うゲート２４に接続されている。これにより、第１導体４１Ａは、第３ｐ型ＭＯＳＦＥＴ１３Ａのソース１３Ａｓおよびゲート１３Ａｇに接続されている。

第１導体４１Ｂは、ｚ方向から視て第３ソース領域２３Ｂと重なる位置に配置されており、第３ソース領域２３Ｂに接続されている。第１導体４１Ｂは、第１導体４１Ｂと隣り合うゲート２４に接続されている。これにより、第１導体４１Ｂは、第３ｐ型ＭＯＳＦＥＴ１３Ｂのソース１３Ｂｓおよびゲート１３Ｂｇに接続されている。

第１導体４１Ｃは、ｚ方向から視て第３共通領域２３Ｃと重なる位置に配置されており、第３共通領域２３Ｃに接続されている。第１導体４１Ｃは、第１導体４１Ｃのｘ方向の両側に配置されたゲート２４に接続されている。これにより、第１導体４１Ｃは、第２ｐ型ＭＯＳＦＥＴ１２Ａ，１２Ｂのソース１２Ａｓ，１２Ｂｓおよびゲート１２Ａｇ，１２Ｂｇに接続されている。

第１導体４１Ｄは、ｚ方向から視て第１共通領域２３Ｄと重なる位置に配置されており、第１共通領域２３Ｄに接続されている。第１導体４１Ｄは、ゲート２４に接続されていない。これにより、第１導体４１Ｄは、第１ｐ型ＭＯＳＦＥＴ１１Ａのドレイン１１Ａｄおよび第３ｐ型ＭＯＳＦＥＴ１３Ａのドレイン１３Ａｄに接続されている。

第１導体４１Ｅは、ｚ方向から視て第１共通領域２３Ｆと重なる位置に配置されており、第１共通領域２３Ｆに接続されている。第１導体４１Ｅは、ゲート２４に接続されていない。これにより、第１導体４１Ｅは、第１ｐ型ＭＯＳＦＥＴ１１Ｂのドレイン１１Ｂｄおよび第３ｐ型ＭＯＳＦＥＴ１３Ｂのドレイン１３Ｂｄに接続されている。

複数の第２導体４２は、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのバックゲートに接続されて、電源電極１０１に接続された第１配線１１１を構成する導体である。複数の第２導体４２は、ｚ方向から視て、バックゲートガードリング２５と重なる位置に配置されている。複数の第２導体４２は、バックゲートガードリング２５と接続されている。複数の第２導体４２は、バックゲートガードリング２５の第１壁部２５Ａおよび第２壁部２５Ｂと接続された部分を有している。複数の第２導体４２は、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配列されている。複数の第２導体４２は、複数の第３ウェル領域２３のｘ方向の両端に分散して配置されている。

ここで、便宜上、複数の第２導体４２のうちバックゲートガードリング２５の第１壁部２５Ａに接続された第２導体４２を「第２導体４２Ａ」とし、第２壁部２５Ｂに接続された第２導体４２を「第２導体４２Ｂ」とする。

ｚ方向から視た第２導体４２Ａ，４２Ｂの形状は、仮想線ＶＬ（図２参照）に対して線対称形状である。第２導体４２Ａ，４２Ｂは、バックゲートガードリング２５のｘ方向の両端部の形状に沿うように形成されている。

ｚ方向から視て、第２導体４２Ａは、ｘ方向およびｙ方向から第３ソース領域２３Ａおよび第１共通領域２３Ｄを囲んでいる。つまり、第２導体４２Ａは、第３ｐ型ＭＯＳＦＥＴ１３Ａと、第１ｐ型ＭＯＳＦＥＴ１１Ａの一部とをｘ方向およびｙ方向から囲んでいる。ｚ方向から視て、第２導体４２Ａは、ｘ方向およびｙ方向から第１導体４１Ａおよび第１導体４１Ｄの双方を囲んでいるともいえる。

ｚ方向から視て、第２導体４２Ｂは、ｘ方向およびｙ方向から第３ソース領域２３Ｂおよび第１共通領域２３Ｆを囲んでいる。つまり、第２導体４２Ｂは、第３ｐ型ＭＯＳＦＥＴ１３Ｂと、第１ｐ型ＭＯＳＦＥＴ１１Ｂの一部とをｘ方向およびｙ方向から囲んでいる。ｚ方向から視て、第２導体４２Ｂは、ｘ方向およびｙ方向から第１導体４１Ｂおよび第１導体４１Ｅの双方を囲んでいるともいえる。

複数の第３導体４３は、グランドガードリング２６に接続されて、グランド電極１０２に接続される第２配線１１２の一部を構成する導体である。複数の第３導体４３は、ｚ方向から視て、グランドガードリング２６と重なる位置に配置されている。複数の第３導体４３は、グランドガードリング２６と接続されている。複数の第３導体４３は、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配列されている。ｚ方向から視た各第３導体４３の形状は、仮想線ＶＬに対して線対称形状である。複数の第３導体４３は、グランドガードリング２６のｘ方向の両端部の形状に沿うように形成されている。ｚ方向から視て、複数の第３導体４３は、複数の第２導体４２をｘ方向およびｙ方向から取り囲んでいる。

第４導体４４は、入力電極１０３に接続される第３配線１１３を構成する導体である。第４導体４４は、ｘ方向において複数の第２導体４２（複数の第３導体４３）の間に配置されている。第４導体４４は、ｙ方向に延びている。第４導体４４は、２つの配線部４４ａ，４４ｂと、これら配線部４４ａ，４４ｂを結合した２つの結合配線部４４ｃ，４４ｄと、を有している。

配線部４４ａは、ｚ方向から視て、第２共通領域２３Ｅと重なる位置に配置されており、第２共通領域２３Ｅに接続されている。これにより、配線部４４ａは、第１ｐ型ＭＯＳＦＥＴ１１Ａのソース１１Ａｓおよび第２ｐ型ＭＯＳＦＥＴ１２Ａのドレイン１２Ａｄと接続されている。配線部４４ｂは、ｚ方向から視て、第２共通領域２３Ｇと重なる位置に配置されており、第２共通領域２３Ｇに接続されている。これにより、配線部４４ｂは、第１ｐ型ＭＯＳＦＥＴ１１Ｂのソース１１Ｂｓおよび第２ｐ型ＭＯＳＦＥＴ１２Ｂのドレイン１２Ｂｄに接続されている。各配線部４４ａ，４４ｂは、ｙ方向に延びている。本実施形態では、各配線部４４ａ，４４ｂは、ｚ方向から視て、第１ウェル領域２１を跨るように延びている。

結合配線部４４ｃ，４４ｄは、各配線部４４ａ，４４ｂのｙ方向の両端部に設けられている。各結合配線部４４ｃ，４４ｄは、ｙ方向に延びている。結合配線部４４ｃは、内部回路１００（図１参照）に接続される配線部である。結合配線部４４ｄは、入力電極１０３に接続される配線部である。結合配線部４４ｃ，４４ｄの幅寸法（結合配線部４４ｃ，４４ｄのｘ方向の寸法）は、配線部４４ａ，４４ｂの幅寸法（配線部４４ａ，４４ｂのｘ方向の寸法）よりも大きい。

ｚ方向から視て、第２導電層５０は、第１導電層４０と重なる位置に設けられている。第２導電層５０は、第１配線１１１の一部を構成する第１導体５１と、第２配線１１２の一部を構成する第２導体５２と、電源電極１０１、グランド電極１０２、および入力電極１０３を構成する３個の電極パッド５３と、を有している。なお、図４では、便宜上、３個の電極パッド５３のうち入力電極１０３を構成する電極パッド５３のみを示している。

第１導体５１および第２導体５２の双方は、ｘ方向に沿って延びている。ｚ方向から視て、第１導体５１および第２導体５２の双方は、複数の第３ウェル領域２３および複数のゲート２４と重なる位置に配置されている。ｚ方向から視て、第１導体５１および第２導体５２の双方は、第１導体４１、第２導体４２、第３導体４３、および第４導体４４と重なる位置に設けられている。第１導体５１および第２導体５２は、ｙ方向において互いに離間して配列されている。ｚ方向から視て、第１導体５１および第２導体５２の双方は、各ウェル領域２１～２３、複数のゲート２４、バックゲートガードリング２５、およびグランドガードリング２６をｘ方向において跨るように形成されている。第１導体５１および第２導体５２の双方は、第１導体４１、第２導体４２、第３導体４３、および第４導体４４をｘ方向において跨るように形成されている。

電極パッド５３は、ｙ方向においてバックゲートガードリング２５に対して各第３ウェル領域２３とは反対側に配置されている。本実施形態では、電極パッド５３は、ｙ方向においてグランドガードリング２６に対して各第３ウェル領域２３とは反対側に配置されている。ｘ方向において、電極パッド５３は、各結合配線部４４ｃ，４４ｄと重なる位置に配置されている。ｚ方向から視て、電極パッド５３は、結合配線部４４ｄと重なる位置に配置されている。

ビア６０は、第１ビア６１と、第２ビア６２と、第３ビア６３と、第４ビア６４と、第５ビア６５と、を有している。これらビア６１～６５は、ｚ方向に延びている。
第１ビア６１は、第１導体４１Ａ，４１Ｂ，４１Ｃと第１導体５１とを接続する導電体である。第１導体４１Ａと第１導体５１とを接続する第１ビア６１は、ｚ方向から視て、第１導体４１Ａと第１導体５１との双方と重なる位置に設けられている。第１導体４１Ｂと第１導体５１とを接続する第１ビア６１は、ｚ方向から視て、第１導体４１Ｂと第１導体５１との双方と重なる位置に設けられている。第１導体４１Ｃと第１導体５１とを接続する第１ビア６１は、ｚ方向から視て、第１導体４１Ｃと第１導体５１との双方と重なる位置に設けられている。これにより、第３ｐ型ＭＯＳＦＥＴ１３Ａ，１３Ｂのソース１３Ａｓ，１３Ｂｓおよびゲート１３Ａｇ，１３Ｂｇならびに第２ｐ型ＭＯＳＦＥＴ１２Ａ，１２Ｂのソース１２Ａｓ，１２Ｂｓおよびゲート１２Ａｇ，１２Ｂｇが第１配線１１１と電気的に接続されている。このように、本実施形態では、第１導体４１Ａ，４１Ｂ，４１Ｃは「第１電極用配線」に対応し、第１導体５１は「第１接続配線」に対応している。

第２ビア６２は、第１導体４１Ｄ，４１Ｅと第２導体５２とを接続する導電体である。第１導体４１Ｄと第２導体５２とを接続する第２ビア６２は、ｚ方向から視て、第１導体４１Ｄと第２導体５２との双方と重なる位置に設けられている。第１導体４１Ｅと第２導体５２とを接続する第２ビア６２は、ｚ方向から視て、第１導体４１Ｅと第２導体５２との双方と重なる位置に設けられている。第２ビア６２は、ｙ方向において、第１ビア６１とは異なる位置に配置されている。本実施形態では、ｘ方向から視て、第２ビア６２は、第１ビア６１とは重ならない位置に配置されている。これにより、第１ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂのドレイン１１Ａｄ，１１Ｂｄおよび第３ｐ型ＭＯＳＦＥＴ１３Ａ，１３Ｂのドレイン１３Ａｄ，１３Ｂｄが第２配線１１２と電気的に接続されている。このように、本実施形態では、第１導体４１Ｄ，４１Ｅは「第２電極用配線」に対応し、第２導体５２は「第２接続配線」に対応している。

第３ビア６３は、第２導体４２と第１導体５１とを接続する導電体である。第３ビア６３は、ｚ方向から視て、第２導体４２と第１導体５１との双方と重なる位置に設けられている。このため、第３ビア６３は、ｙ方向において、第１ビア６１と揃った位置に配置されている。これにより、バックゲートガードリング２５が第１配線１１１と電気的に接続されている。換言すると、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのバックゲートが第１配線１１１と電気的に接続されている。

第４ビア６４は、第３導体４３と第２導体５２とを接続する導電体である。第４ビア６４は、ｚ方向から視て、第３導体４３と第２導体５２との双方と重なる位置に設けられている。このため、第４ビア６４は、ｙ方向において、第２ビア６２と揃った位置に配置されている。これにより、グランドガードリング２６が第２配線１１２と電気的に接続されている。つまり、グランドガードリング２６は、グランド電極１０２と電気的に接続されている。

第５ビア６５は、第４導体４４と電極パッド５３とを接続する導電体である。第５ビア６５は、ｚ方向から視て、第４導体４４と電極パッド５３との双方と重なる位置に設けられている。これにより、第２ｐ型ＭＯＳＦＥＴ１２Ａ，１２Ｂのドレイン１２Ａｄ，１２Ｂｄおよびゲート１２Ａｇ，１２Ｂｇは、入力電極１０３と電気的に接続され、この第３配線１１３を介して電極パッド５３（入力電極１０３）と電気的に接続されている。このように、本実施形態では、第４導体４４は「第３電極用配線」に対応している。

図５を用いて、保護回路１０の動作の一例について説明する。
図５の実線のグラフは、保護回路１０のＩ－Ｖ特性を示す特性図である。なお、図５において、電圧が０ＶからＶＳまでの範囲を示すドットハッチングの領域は、内部回路１００（図１参照）の動作領域を示している。電圧が電圧ＶＤＬ以上を示すドットハッチングの領域は、内部回路１００が故障する領域を示している。

図５に示すように、第１配線１１１と第２配線１１２（ともに図１参照）との間の電圧Ｖが上昇すると、バックゲートガードリング２５（図２参照）の電位が上がり、電圧Ｖが所定の電圧（トリガ電圧ＶＴ）に達すると、スナップバックして電圧Ｖがホールド電圧ＶＨまで下がり、その後は電圧Ｖに応じた電流を保護回路１０に流すことができる。これにより、内部回路１００に静電気に起因した過大な電流が流れることを抑制できる。なお、このような保護回路１０の動作は、第３配線１１３と第２配線１１２との間の電圧Ｖ、および第１配線１１１と第３配線１１３との間の電圧Ｖについても同様である。

（作用）
本実施形態の保護回路１０の作用について説明する。
図６および図７は、比較例の保護回路１０Ｘの構成を示している。図６は比較例の保護回路１０Ｘを備える半導体集積回路１Ｘの回路図であり、図７は保護回路１０Ｘの平面図である。図７では、図２と同様に、電源電極１０１と電気的に接続される領域および配線には「ＶＤＤ」を付し、グランド電極１０２と電気的に接続される領域および配線には「ＧＮＤ」を付し、入力電極１０３と電気的に接続される領域には「ＳＮＬ」を付す。また、各ｐ型ＭＯＳＦＥＴ１１～１３のゲートには「Ｇ」を付す。

図６に示すように、比較例の保護回路１０Ｘは、第１ｎ型ＭＯＳＦＥＴ１１Ｘ、第２ｐ型ＭＯＳＦＥＴ１２Ｘ、および第３ｎ型ＭＯＳＦＥＴ１３Ｘを備えている。第１ｎ型ＭＯＳＦＥＴ１１Ｘおよび第２ｐ型ＭＯＳＦＥＴ１２Ｘとは互いに直列に接続されている。第３ｎ型ＭＯＳＦＥＴ１３Ｘは、第１ｎ型ＭＯＳＦＥＴ１１Ｘおよび第２ｐ型ＭＯＳＦＥＴ１２Ｘの直列体と並列に接続されている。つまり、比較例の保護回路１０Ｘでは、本実施形態の保護回路１０と比較して、第１ｐ型ＭＯＳＦＥＴ１１がｎ型ＭＯＳＦＥＴに変更され、第３ｐ型ＭＯＳＦＥＴ１３がｎ型ＭＯＳＦＥＴに変更されている。

図７に示すように、第１ｎ型ＭＯＳＦＥＴ１１Ｘ、第２ｐ型ＭＯＳＦＥＴ１２Ｘ、および第３ｎ型ＭＯＳＦＥＴ１３Ｘはそれぞれ２個ずつ設けられている。２個の第１ｎ型ＭＯＳＦＥＴ１１Ｘ、２個の第２ｐ型ＭＯＳＦＥＴ１２Ｘ、および２個の第３ｎ型ＭＯＳＦＥＴ１３Ｘは、ｘ方向に並んで配列されている。ｘ方向において、２個の第１ｎ型ＭＯＳＦＥＴ１１Ｘは、２個の第３ｎ型ＭＯＳＦＥＴ１３Ｘと２個の第２ｐ型ＭＯＳＦＥＴ１２Ｘとの間に配置されている。

２個の第１ｎ型ＭＯＳＦＥＴ１１Ｘおよび２個の第３ｎ型ＭＯＳＦＥＴ１３Ｘは、同様の構成を有しており、ｚ方向から視てｐ型の第２ウェル領域２２Ｘ内に３個のｎ^＋型の第３ウェル領域２３Ｘと２個のゲート２４Ｘとがｘ方向に交互に形成された構成である。各ｎ型ＭＯＳＦＥＴ１１Ｘ，１３Ｘの３個の第３ウェル領域２３Ｘおよび２個のゲート２４Ｘは、バックゲートガードリング２５Ｘによって囲まれている。各バックゲートガードリング２５Ｘは、ｐ型の第２ウェル領域２２Ｘ内のｐ^＋型のウェル領域によって形成され、グランド電極１０２に接続されている。

２個の第２ｐ型ＭＯＳＦＥＴ１２Ｘは、ｚ方向から視てｎ型の第２ウェル領域２２Ｙ内に３個のｐ^＋型の第３ウェル領域２３Ｙと２個のゲート２４Ｙとがｘ方向に交互に形成された構成である。３個の第３ウェル領域２３Ｙおよび２個のゲート２４Ｙは、バックゲートガードリング２５Ｙによって囲まれている。バックゲートガードリング２５Ｙは、ｎ型の第２ウェル領域２２Ｙ内のｎ^＋型のウェル領域によって形成され、電源電極１０１に接続されている。

ところで、図７に示すように、電源電極１０１に電気的に接続された第２ｐ型ＭＯＳＦＥＴ１２Ｘと、グランド電極１０２に電気的に接続された第１ｎ型ＭＯＳＦＥＴ１１Ｘとが直列に接続された場合、これらＭＯＳＦＥＴ１１Ｘ，１２ＸにはサイリスタＳＣＲが形成される。これにより、ラッチアップが発生するおそれがある。

このようなラッチアップの発生を抑制するため、図７に示すように、第１ｎ型ＭＯＳＦＥＴ１１Ｘの周囲に電源電極１０１と電気的に接続されるガードリング２９Ｘを設ける必要があり、第２ｐ型ＭＯＳＦＥＴ１２Ｘの周囲にグランド電極１０２と電気的に接続されるガードリング２９Ｙを設ける必要がある。ガードリング２９Ｘは、ｎ型の第１ウェル領域２１Ｘ内のｎ^＋型のウェル領域によって形成され、ガードリング２９Ｙはｐ型の第１ウェル領域２１Ｙ内のｐ^＋型のウェル領域によって形成されている。

図７に示すとおり、各バックゲートガードリング２５Ｘやガードリング２９Ｘ，２９Ｙが各ＭＯＳＦＥＴ１１Ｘ，１２Ｘ，１３Ｘのｘ方向の間に形成されてしまうため、保護回路１０Ｘが大型化してしまう。

一方、本実施形態では、保護回路１０は、互いに直列に接続された第１ｐ型ＭＯＳＦＥＴ１１および第２ｐ型ＭＯＳＦＥＴ１２がともにｐ型ＭＯＳＦＥＴによって構成されているため、サイリスタＳＣＲが形成されない。これにより、比較例の保護回路１０Ｘのようなガードリング２９Ｘ，２９Ｙが不要となるため、保護回路１０が大型化することを抑制できる。

（効果）
本実施形態の保護回路１０によれば、以下の効果が得られる。
（１－１）保護回路１０は、入力電極１０３とグランド電極１０２との間に設けられた第１ｐ型ＭＯＳＦＥＴ１１を備える。この構成によれば、ｐ型ＭＯＳＦＥＴが用いられるため、ｎ型ＭＯＳＦＥＴよりもホールド電圧を高くすることができる。したがって、第１ｐ型ＭＯＳＦＥＴ１１のホールド電圧が内部回路１００の動作電圧の上限値である電圧ＶＳ（図５参照）よりも高くすることができるため、ラッチアップの発生を抑制できる。

（１－２）保護回路１０は、電源電極１０１と入力電極１０３との間に設けられる第２ｐ型ＭＯＳＦＥＴ１２を備えている。第２ｐ型ＭＯＳＦＥＴ１２は、第１ｐ型ＭＯＳＦＥＴ１１に対して直列接続されている。この構成によれば、第１ｐ型ＭＯＳＦＥＴ１１および第２ｐ型ＭＯＳＦＥＴ１２の双方がｐ型ＭＯＳＦＥＴによって構成されているため、サイリスタが形成されないため、サイリスタに起因するラッチアップの発生を抑制する構造（ガードリング）が不要になる。したがって、保護回路１０の大型化を抑制できる。

（１－３）保護回路１０は、電源電極１０１とグランド電極１０２との間に設けられる第３ｐ型ＭＯＳＦＥＴ１３を備える。この構成によれば、保護回路１０を構成する全てのＭＯＳＦＥＴがｐ型ＭＯＳＦＥＴによって構成されているため、保護回路１０を構成する全てのＭＯＳＦＥＴを共通の第２ウェル領域２２内で形成できる。つまり、各ｐ型ＭＯＳＦＥＴ１１～１３を共通の第２ウェル領域２２内で形成できる。したがって、各ｐ型ＭＯＳＦＥＴ１１～１３の第３ウェル領域２３を互いに近づけることができ、保護回路１０の小型化を図ることができる。

（１－４）各ｐ型ＭＯＳＦＥＴ１１～１３のバックゲートは、電源電極１０１と電気的に接続されている。この構成によれば、各ｐ型ＭＯＳＦＥＴ１１～１３に対して共通のバックゲートガードリング２５を形成できる。したがって、各ｐ型ＭＯＳＦＥＴ１１～１３に対して個別にバックゲートガードリングを形成する構成と比較して、保護回路１０の小型化を図ることができる。

（１－５）各ｐ型ＭＯＳＦＥＴ１１Ａ，１２Ａ，１３Ａは、バックゲートガードリング２５の第１壁部２５Ａから第２壁部２５Ｂに向けて第３ｐ型ＭＯＳＦＥＴ１３Ａ、第１ｐ型ＭＯＳＦＥＴ１１Ａ、および第２ｐ型ＭＯＳＦＥＴ１２Ａの順に配列されている。ｘ方向において、第３ｐ型ＭＯＳＦＥＴ１３Ａのソース１３Ａｓは、バックゲートガードリング２５の第１壁部２５Ａの隣に配置されている。バックゲートガードリング２５と第３ｐ型ＭＯＳＦＥＴ１３Ａのソース１３Ａｓとは同じ電圧が印加される。この構成によれば、第３ｐ型ＭＯＳＦＥＴ１３Ａのソース１３Ａｓとバックゲートガードリング２５との間の電位差がなくなるため、第３ｐ型ＭＯＳＦＥＴ１３Ａのソース１３Ａｓとバックゲートガードリング２５との間における電界集中を抑制できる。

また、各ｐ型ＭＯＳＦＥＴ１１Ｂ，１２Ｂ，１３Ｂは、バックゲートガードリング２５の第２壁部２５Ｂから第１壁部２５Ａに向けて第３ｐ型ＭＯＳＦＥＴ１３Ｂ、第１ｐ型ＭＯＳＦＥＴ１１Ｂ、および第２ｐ型ＭＯＳＦＥＴ１２Ｂの順に配列されている。ｘ方向において、第３ｐ型ＭＯＳＦＥＴ１３Ｂのソース１３Ｂｓは、バックゲートガードリング２５の第２壁部２５Ｂの隣に配置されている。バックゲートガードリング２５と第３ｐ型ＭＯＳＦＥＴ１３Ｂのソース１３Ｂｓとは同じ電圧が印加される。この構成によれば、第３ｐ型ＭＯＳＦＥＴ１３Ｂのソース１３Ｂｓとバックゲートガードリング２５との間の電位差がなくなるため、第３ｐ型ＭＯＳＦＥＴ１３Ｂのソース１３Ｂｓとバックゲートガードリング２５との間における電界集中を抑制できる。

（１－６）たとえば、各ｐ型ＭＯＳＦＥＴ１１～１３に個別にバックゲートガードリングが設けられる構成では、隣り合うｐ型ＭＯＳＦＥＴの第３ウェル領域の間にこのバックゲートガードリングが形成される。このため、隣り合うｐ型ＭＯＳＦＥＴの第３ウェル領域は互いに離間して配置されるため、保護回路の小型化を図ることが困難である。

一方、本実施形態では、第２ウェル領域２２の表面２２ａには、ｚ方向から視て、各ｐ型ＭＯＳＦＥＴ１１～１３のドレイン、ソース、ゲートを取り囲むバックゲートガードリング２５が形成されている。バックゲートガードリング２５は、各ｐ型ＭＯＳＦＥＴ１１～１３の共通のバックゲートを構成している。この構成によれば、各ｐ型ＭＯＳＦＥＴ１１～１３の全ての第３ウェル領域２３およびゲート２４を囲むようにバックゲートガードリング２５を形成することができるため、隣り合うｐ型ＭＯＳＦＥＴの第３ウェル領域２３の間にバックゲートガードリングが形成されない。したがって、保護回路１０の小型化を図ることができる。

（１－７）ｘ方向において、２つの第２ｐ型ＭＯＳＦＥＴ１２Ａ，１２Ｂは隣り合うように形成されている。複数の第３ウェル領域２３は、２つの第２ｐ型ＭＯＳＦＥＴ１２Ａ，１２Ｂのソース１２Ａｓ，１２Ｂｓを構成する第３共通領域２３Ｃを含む。この構成によれば、各第２ｐ型ＭＯＳＦＥＴ１２Ａ，１２Ｂのソース１２Ａｓ，１２Ｂｓが個別の第３ウェル領域２３によって形成される場合と比較して、保護回路１０の小型化を図ることができる。

（１－８）ｘ方向において、第３ｐ型ＭＯＳＦＥＴ１３Ａと第１ｐ型ＭＯＳＦＥＴ１１Ａとは隣り合うように形成されている。複数の第３ウェル領域２３は、第３ｐ型ＭＯＳＦＥＴ１３Ａのドレイン１３Ａｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ａのドレイン１１Ａｄを構成する第１共通領域２３Ｄを含む。この構成によれば、第３ｐ型ＭＯＳＦＥＴ１３Ａのドレイン１３Ａｄと第１ｐ型ＭＯＳＦＥＴ１１Ａのドレイン１１Ａｄとが個別の第３ウェル領域２３によって形成される場合と比較して、保護回路１０の小型化を図ることができる。

ｘ方向において、第３ｐ型ＭＯＳＦＥＴ１３Ｂと第１ｐ型ＭＯＳＦＥＴ１１Ｂとは隣り合うように形成されている。複数の第３ウェル領域２３は、第３ｐ型ＭＯＳＦＥＴ１３Ｂのドレイン１３Ｂｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ｂのドレイン１１Ｂｄを構成する第１共通領域２３Ｆを含む。この構成によれば、第３ｐ型ＭＯＳＦＥＴ１３Ｂのドレイン１３Ｂｄと第１ｐ型ＭＯＳＦＥＴ１１Ｂのドレイン１１Ｂｄとが個別の第３ウェル領域２３によって形成される場合と比較して、保護回路１０の小型化を図ることができる。

（１－９）ｘ方向において、第１ｐ型ＭＯＳＦＥＴ１１Ａと第２ｐ型ＭＯＳＦＥＴ１２Ａとは隣り合うように形成されている。複数の第３ウェル領域２３は、第１ｐ型ＭＯＳＦＥＴ１１Ａのソース１１Ａｓおよび第２ｐ型ＭＯＳＦＥＴ１２Ａのドレイン１２Ａｄを構成する第２共通領域２３Ｅを含む。この構成によれば、第１ｐ型ＭＯＳＦＥＴ１１Ａのソース１１Ａｓと第２ｐ型ＭＯＳＦＥＴ１２Ａのドレイン１２Ａｄとが個別の第３ウェル領域２３によって形成される場合と比較して、保護回路１０の小型化を図ることができる。

ｘ方向において、第１ｐ型ＭＯＳＦＥＴ１１Ｂと第２ｐ型ＭＯＳＦＥＴ１２Ｂとは隣り合うように形成されている。複数の第３ウェル領域２３は、第１ｐ型ＭＯＳＦＥＴ１１Ｂのソース１１Ｂｓおよび第２ｐ型ＭＯＳＦＥＴ１２Ｂのドレイン１２Ｂｄを構成する第２共通領域２３Ｇを含む。この構成によれば、第１ｐ型ＭＯＳＦＥＴ１１Ｂのソース１１Ｂｓと第２ｐ型ＭＯＳＦＥＴ１２Ｂのドレイン１２Ｂｄとが個別の第３ウェル領域２３によって形成される場合と比較して、保護回路１０の小型化を図ることができる。

（１－１０）第１ウェル領域２１の表面には、ｚ方向から視て、バックゲートガードリング２５を囲むグランドガードリング２６が設けられている。グランドガードリング２６は、グランド電極１０２と電気的に接続されている。この構成によれば、各ｐ型ＭＯＳＦＥＴ１１～１３に漏れ電流が発生した場合、その電流はグランドガードリング２６に流れる。つまり、保護回路１０の電流漏れを抑制できる。

（１－１１）保護回路１０は、各ｐ型ＭＯＳＦＥＴ１１～１３のゲートに電気的に接続された各抵抗素子Ｒ１～Ｒ３を備えている。この構成によれば、各ｐ型ＭＯＳＦＥＴ１１～１３のトリガ電圧ＶＴが小さくなる。これにより、トリガ電圧ＶＴが、内部回路１００が故障する領域の下限値である電圧ＶＤＬに対してより小さくなるため、保護回路１０に起因して内部回路１００が故障することを抑制できる。

（１－１２）各ｐ型ＭＯＳＦＥＴ１１～１３は２個ずつ設けられている。第１導電層４０の第１導体４１は、複数の第３ウェル領域２３に個別に接続するように複数設けられている。第４導体４４は、２個の第３ウェル領域２３に個別に接続する配線部４４ａ，４４ｂを有している。この構成によれば、第１導電層４０の第１導体４１および第４導体４４に流すことができる電流量を増やすことができる。

（１－１３）半導体集積回路１は、入力電極１０３と、グランド電極１０２と、入力電極１０３およびグランド電極１０２に接続された内部回路と、保護回路１０と、を備えている。保護回路１０は、グランド電極１０２と入力電極１０３との間に設けられた第１ｐ型ＭＯＳＦＥＴ１１を備えている。この構成によれば、保護回路１０にｐ型ＭＯＳＦＥＴが用いられるため、ｎ型ＭＯＳＦＥＴよりもホールド電圧を高くすることができる。したがって、第１ｐ型ＭＯＳＦＥＴ１１のホールド電圧が内部回路１００の動作電圧の上限値である電圧ＶＳ（図５参照）よりも高くすることができるため、ラッチアップの発生を抑制できる。

［第２実施形態］
図８～図１１を参照して、第２実施形態の保護回路１０について説明する。なお、以下の説明において、第１実施形態の保護回路１０と共通の構成要素には同一符号を付し、その説明を省略する。

図８に示すように、本実施形態の保護回路１０は、第１実施形態の保護回路１０から第３ｐ型ＭＯＳＦＥＴ１３が省略された構成である。換言すると、本実施形態の保護回路１０は、第１ｐ型ＭＯＳＦＥＴ１１、第２ｐ型ＭＯＳＦＥＴ１２、電源電極１０１、グランド電極１０２、入力電極１０３、第１配線１１１、第２配線１１２、および第３配線１１３を備えている。

図９に示すように、本実施形態の保護回路１０は、第１ｐ型ＭＯＳＦＥＴ１１としての第１ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂと、第２ｐ型ＭＯＳＦＥＴ１２としての第２ｐ型ＭＯＳＦＥＴ１２Ａ，１２Ｂと、を備えている。バックゲートガードリング２５の第１壁部２５Ａから第２壁部２５Ｂに向かうにつれて、第２ｐ型ＭＯＳＦＥＴ１２Ａ、第１ｐ型ＭＯＳＦＥＴ１１Ａ、第１ｐ型ＭＯＳＦＥＴ１１Ｂ、および第２ｐ型ＭＯＳＦＥＴ１２Ｂは、この順でｘ方向に配列されている。このように第１実施形態と同様に、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂは、仮想線ＶＬを中心とした線対称に配置されている。

各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂのドレイン、ソース、およびゲートは、ｘ方向に並んで配置されている。つまり、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂのドレイン、ソース、およびゲートの配列方向は、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂの配列方向と同じである。

本実施形態では、バックゲートガードリング２５の第１壁部２５Ａからバックゲートガードリング２５のｘ方向の中央に向かうにつれて、第２ｐ型ＭＯＳＦＥＴ１２Ａにおいては、ソース１２Ａｓ、ゲート１２Ａｇ、ドレイン１２Ａｄの順に配列されており、第１ｐ型ＭＯＳＦＥＴ１１Ａにおいては、ソース１１Ａｓ、ゲート１１Ａｇ、ドレイン１１Ａｄの順に配列されている。また、バックゲートガードリング２５の第２壁部２５Ｂからバックゲートガードリング２５のｘ方向の中央に向かうにつれて、第２ｐ型ＭＯＳＦＥＴ１２Ｂにおいては、ソース１２Ｂｓ、ゲート１２Ｂｇ、ドレイン１２Ｂｄの順に配列されており、第１ｐ型ＭＯＳＦＥＴ１１Ｂにおいては、ソース１１Ｂｓ、ゲート１１Ｂｇ、ドレイン１１Ｂｄの順に配列されている。このように、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂのドレイン、ソース、およびゲートは、仮想線ＶＬを中心とした線対称に配列されている。

図９および図１０に示すように、本実施形態では、第１実施形態と比較して、第２ウェル領域２２内に形成された第３ウェル領域２３およびゲート２４の個数が異なる。本実施形態では、５個の第３ウェル領域２３および４個のゲート２４が設けられている。５個の第３ウェル領域２３および４個のゲート２４は、第１実施形態と同様に、ｘ方向において交互に配置されている。つまり、図１０に示すように、ゲート２４は、ｘ方向において隣り合う第３ウェル領域２３の間に配置されている。

両第２ｐ型ＭＯＳＦＥＴ１２Ａ，１２Ｂのソース１２Ａｓ，１２Ｂｓは、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂのうちｘ方向（配列方向）の両端部に配置されている。つまり、ｘ方向において、両第２ｐ型ＭＯＳＦＥＴ１２Ａ，１２Ｂのソース１２Ａｓ，１２Ｂｓは、バックゲートガードリング２５とｘ方向に隣り合う位置に配置されている。

このため、複数の第３ウェル領域２３は、第２ｐ型ＭＯＳＦＥＴ１２Ａのソース１２Ａｓを構成する第２ソース領域２３ＡＢと、第２ｐ型ＭＯＳＦＥＴ１２Ｂのソース１２Ｂｓを構成する第２ソース領域２３ＢＢと、を含む。第２ソース領域２３ＡＢは、バックゲートガードリング２５の第１壁部２５Ａのｘ方向の隣に配置されている。第２ソース領域２３ＢＢは、バックゲートガードリング２５の第２壁部２５Ｂのｘ方向の隣に配置されている。両第２ソース領域２３ＡＢ，２３ＢＢおよびバックゲートガードリング２５には、同じ電圧が印加される。本実施形態では、両第２ソース領域２３ＡＢ，２３ＢＢおよびバックゲートガードリング２５にはそれぞれ、電源電極１０１に印加される電圧が印加される。

第２ｐ型ＭＯＳＦＥＴ１２Ａのドレイン１２Ａｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ａのソース１１Ａｓは共通の第３ウェル領域２３によって形成されている。つまり、複数の第３ウェル領域２３は、第２ｐ型ＭＯＳＦＥＴ１２Ａのドレイン１２Ａｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ａのソース１１Ａｓを構成する第４共通領域２３ＤＢを含む。第４共通領域２３ＤＢは、第２ソース領域２３ＡＢに対してバックゲートガードリング２５の第２壁部２５Ｂ側の隣に配置されている。第２ウェル領域２２の表面２２ａにおける第２ソース領域２３ＡＢと第４共通領域２３ＤＢとの間の部分には第２ｐ型ＭＯＳＦＥＴ１２Ａのゲート１２Ａｇが形成されている。

第１ｐ型ＭＯＳＦＥＴ１１Ａのドレイン１１Ａｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ｂのドレイン１１Ｂｄは共通の第３ウェル領域２３によって形成されている。つまり、複数の第３ウェル領域２３は、第１ｐ型ＭＯＳＦＥＴ１１Ａのドレイン１１Ａｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ｂのドレイン１１Ｂｄを構成する第５共通領域２３ＣＢを含む。第５共通領域２３ＣＢは、第４共通領域２３ＤＢに対してバックゲートガードリング２５の第２壁部２５Ｂ側の隣に配置されている。第２ウェル領域２２の表面２２ａにおける第４共通領域２３ＤＢと第５共通領域２３ＣＢとの間の部分には第１ｐ型ＭＯＳＦＥＴ１１Ａのゲート１１Ａｇが形成されている。

第２ｐ型ＭＯＳＦＥＴ１２Ｂのドレイン１２Ｂｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ｂのソース１１Ｂｓは共通の第３ウェル領域２３によって形成されている。つまり、複数の第３ウェル領域２３は、第２ｐ型ＭＯＳＦＥＴ１２Ｂのドレイン１２Ｂｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ｂのソース１１Ｂｓを構成する第４共通領域２３ＥＢを含む。第４共通領域２３ＥＢは、第５共通領域２３ＣＢに対してバックゲートガードリング２５の第２壁部２５Ｂ側の隣に配置されている。第２ウェル領域２２の表面２２ａにおける第５共通領域２３ＣＢと第４共通領域２３ＥＢとの間の部分には第１ｐ型ＭＯＳＦＥＴ１１Ｂのゲート１１Ｂｇが形成されている。

第４共通領域２３ＥＢは、第２ソース領域２３ＢＢに対してバックゲートガードリング２５の第１壁部２５Ａ側の隣に配置されているともいえる。第２ウェル領域２２の表面２２ａにおける第５共通領域２３ＣＢと第２ソース領域２３ＢＢとの間の部分には第２ｐ型ＭＯＳＦＥＴ１２Ｂのゲート１２Ｂｇが形成されている。

本実施形態では、複数の第３ウェル領域２３のｙ方向の寸法は互いに等しい。一方、複数の第３ウェル領域２３におけるｘ方向の両端に位置する第２ソース領域２３ＡＢと第２ソース領域２３ＢＢとは、そのｘ方向の寸法が第４共通領域２３ＤＢ，２３ＥＢおよび第５共通領域２３ＣＢのそれぞれのｘ方向の寸法よりも小さくなるように形成されている。換言すると、第４共通領域２３ＤＢ，２３ＥＢおよび第５共通領域２３ＣＢのそれぞれのｘ方向の寸法は、第２ソース領域２３ＡＢ，２３ＢＢのｘ方向の寸法よりも大きい。つまり、両ｐ型ＭＯＳＦＥＴ１１，１２においてドレインまたはソースが共通となる第３ウェル領域２３のｘ方向の寸法は、両ｐ型ＭＯＳＦＥＴ１１，１２においてドレインまたはソースが共通とならない第３ウェル領域２３のｘ方向の寸法よりも大きい。

図１１は、保護回路１０の平面図の一例を示している。なお、図１１では、保護回路１０と配線との接続関係を判りやすくするため、図８の各抵抗素子Ｒ１，Ｒ２を省略し、各ｐ型ＭＯＳＦＥＴ１１，１２のゲート－ソース間を直接接続した状態を示している。

図１１に示すように、本実施形態の第１導電層４０、第２導電層５０、およびビア６０は、第１実施形態と比較して、第１導電層４０の第１導体４１の数、第２導体４２の数、第１ビア６１の数、第２ビア６２の数が異なる。

本実施形態では、第１導体４１は３個設けられている。３個の第１導体４１は、第２ソース領域２３ＡＢに対応する第１導体４１ＡＢ、第２ソース領域２３ＢＢに対応する第１導体４１ＢＢ、および第５共通領域２３ＣＢに対応する第１導体４１ＣＢからなる。

第１導体４１ＡＢは、ｚ方向から視て第２ソース領域２３ＡＢと重なる位置に配置されており、第２ソース領域２３ＡＢに接続されている。第１導体４１ＡＢは、第２ソース領域２３ＡＢと隣り合うゲート２４に接続されている。第１導体４１ＢＢは、ｚ方向から視て第２ソース領域２３ＢＢと重なる位置に配置されており、第２ソース領域２３ＢＢに接続されている。第１導体４１ＢＢは、第２ソース領域２３ＢＢと隣り合うゲート２４に接続されている。

第１導体４１ＡＢ，４１ＢＢは、第１ビア６１によって第２導電層５０の第１導体５１に接続されている。これにより、第２ｐ型ＭＯＳＦＥＴ１２Ａ，１２Ｂのソース１２Ａｓ，１２Ｂｓおよびゲート１２Ａｇ，１２Ｂｇは、電源電極１０１が接続された第１配線１１１に接続されている。また、第１導体４１ＡＢ，４１ＢＢは、第１配線１１１の一部を構成している。このように、本実施形態では、第１導体４１ＡＢ，４１ＢＢは「第１電極用配線」に対応している。

第１導体４１ＣＢは、ｚ方向から視て第５共通領域２３ＣＢと重なる位置に配置されており、第５共通領域２３ＣＢに接続されている。第１導体４１ＣＢは、第１導体４１Ｃのｘ方向の両側のゲート２４と接続されていない。

第１導体４１ＣＢは、第２ビア６２によって第２導電層５０の第２導体５２に接続されている。これにより、第１ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂのドレイン１１Ａｄ，１１Ｂｄは、グランド電極１０２が接続された第２配線１１２に接続されている。また、第１導体４１ＣＢは、第２配線１１２の一部を構成している。このように、本実施形態では、第１導体４１Ｃは「第２電極用配線」に対応している。

第４導体４４は、ｚ方向から視て第４共通領域２３ＤＢ，２３ＥＢのそれぞれと重なる位置に配置されており、第４共通領域２３ＤＢ，２３ＥＢに接続されている。第４導体４４の配線部４４ａは、配線部４４ａに対して第５共通領域２３ＣＢに近いゲート２４に接続されている。配線部４４ｂは、配線部４４ｂに対して第５共通領域２３ＣＢに近いゲート２４に接続されている。これにより、第１ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂのソース１１Ａｓ，１１Ｂｓおよびゲート１１Ａｇ，１１Ｂｇ、ならびに第２ｐ型ＭＯＳＦＥＴ１２Ａ，１２Ｂのドレイン１２Ａｄ，１２Ｂｄは、入力電極１０３が接続された第３配線１１３に接続されている。また、第４導体４４は、第３配線１１３の一部を構成している。このように、本実施形態では、第４導体４４は、「第３電極用配線」に対応している。なお、本実施形態の保護回路１０によれば、第１実施形態の効果と同様の効果が得られる。

［第３実施形態］
図１２～図１５を参照して、第３実施形態の保護回路１０について説明する。なお、以下の説明において、第１実施形態の保護回路１０と共通の構成要素には同一符号を付し、その説明を省略する。

図１２に示すように、本実施形態の保護回路１０は、第１実施形態の保護回路１０から第２ｐ型ＭＯＳＦＥＴ１２が省略された構成である。換言すると、本実施形態の保護回路１０は、第１ｐ型ＭＯＳＦＥＴ１１、第３ｐ型ＭＯＳＦＥＴ１３、電源電極１０１、グランド電極１０２、入力電極１０３、第１配線１１１、第２配線１１２、および第３配線１１３を備えている。

図１３に示すように、本実施形態の保護回路１０は、第１ｐ型ＭＯＳＦＥＴ１１としての第１ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂと、第３ｐ型ＭＯＳＦＥＴ１３としての第３ｐ型ＭＯＳＦＥＴ１３Ａ，１３Ｂと、を備えている。バックゲートガードリング２５の第１壁部２５Ａから第２壁部２５Ｂに向かうにつれて、第３ｐ型ＭＯＳＦＥＴ１３Ａ，第１ｐ型ＭＯＳＦＥＴ１１Ａ，第１ｐ型ＭＯＳＦＥＴ１１Ｂ，第３ｐ型ＭＯＳＦＥＴ１３Ｂは、この順でｘ方向に配列されている。このように第１実施形態と同様に、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１３Ａ，１３Ｂは、仮想線ＶＬを中心とした線対称に配置されている。

各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１３Ａ，１３Ｂのドレイン、ソース、およびゲートは、ｘ方向に並んで配置されている。つまり、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１３Ａ，１３Ｂのドレイン、ソース、およびゲートの配列方向は、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１３Ａ，１３Ｂの配列方向と同じである。

本実施形態では、バックゲートガードリング２５の第１壁部２５Ａからバックゲートガードリング２５のｘ方向の中央に向かうにつれて、第３ｐ型ＭＯＳＦＥＴ１３Ａにおいては、ソース１３Ａｓ、ゲート１３Ａｇ、ドレイン１３Ａｄの順に配列されており、第１ｐ型ＭＯＳＦＥＴ１１Ａにおいては、ドレイン１１Ａｄ、ゲート１１Ａｇ、ソース１１Ａｓの順に配列されている。また、バックゲートガードリング２５の第２壁部２５Ｂからバックゲートガードリング２５のｘ方向の中央に向かうにつれて、第３ｐ型ＭＯＳＦＥＴ１３Ｂにおいては、ソース１３Ｂｓ、ゲート１３Ｂｇ、ドレイン１３Ｂｄの順に配列されており、第１ｐ型ＭＯＳＦＥＴ１１Ｂにおいては、ドレイン１１Ｂｄ、ゲート１１Ｂｇ、ソース１１Ｂｓの順に配列されている。このように、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１３Ａ，１３Ｂのドレイン、ソース、およびゲートは、仮想線ＶＬを中心とした線対称に配列されている。

図１３および図１４に示すように、本実施形態では、第１実施形態と比較して、第２ウェル領域２２内に形成された第３ウェル領域２３およびゲート２４の個数が異なる。本実施形態では、５個の第３ウェル領域２３および４個のゲート２４が設けられている。５個の第３ウェル領域２３および４個のゲート２４は、第１実施形態と同様に、ｘ方向において交互に配置されている。つまり、ゲート２４は、ｘ方向において隣り合う第３ウェル領域２３の間に配置されている。

両第３ｐ型ＭＯＳＦＥＴ１３Ａ，１３Ｂのソース１３Ａｓ，１３Ｂｓは、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１３Ａ，１３Ｂのうちｘ方向（配列方向）の両端部に配置されている。つまり、ｘ方向において、両第３ｐ型ＭＯＳＦＥＴ１３Ａ，１３Ｂのソース１３Ａｓ，１３Ｂｓは、バックゲートガードリング２５とｘ方向に隣り合う位置に配置されている。

このため、複数の第３ウェル領域２３は、第３ｐ型ＭＯＳＦＥＴ１３Ａのソース１３Ａｓを構成する第３ソース領域２３ＡＣと、第３ｐ型ＭＯＳＦＥＴ１３Ｂのソース１３Ｂｓを構成する第３ソース領域２３ＢＣと、を含む。第３ソース領域２３ＡＣは、バックゲートガードリング２５の第１壁部２５Ａのｘ方向の隣に配置されている。第３ソース領域２３ＢＣは、バックゲートガードリング２５の第２壁部２５Ｂのｘ方向の隣に配置されている。両第３ソース領域２３ＡＣ，２３ＢＣおよびバックゲートガードリング２５には、同じ電圧が印加される。本実施形態では、両第３ソース領域２３ＡＣ，２３ＢＣおよびバックゲートガードリング２５にはそれぞれ、電源電極１０１に印加される電圧が印加される。

第３ｐ型ＭＯＳＦＥＴ１３Ａのドレイン１３Ａｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ａのドレイン１１Ａｄは共通の第３ウェル領域２３によって形成されている。つまり、複数の第３ウェル領域２３は、第３ｐ型ＭＯＳＦＥＴ１３Ａのドレイン１３Ａｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ａのドレイン１１Ａｄを構成する第１共通領域２３ＤＣを含む。第１共通領域２３ＤＣは、第３ソース領域２３ＡＣに対してバックゲートガードリング２５の第２壁部２５Ｂ側の隣に配置されている。第２ウェル領域２２の表面２２ａにおける第３ソース領域２３ＡＣと第１共通領域２３ＤＣとの間の部分には第３ｐ型ＭＯＳＦＥＴ１３Ａのゲート１３Ａｇが形成されている。

第１ｐ型ＭＯＳＦＥＴ１１Ａのソース１１Ａｓおよび第１ｐ型ＭＯＳＦＥＴ１１Ｂのソース１１Ｂｓは共通の第３ウェル領域２３によって形成されている。つまり、複数の第３ウェル領域２３は、第１ｐ型ＭＯＳＦＥＴ１１Ａのソース１１Ａｓおよび第１ｐ型ＭＯＳＦＥＴ１１Ｂのソース１１Ｂｓを構成する第６共通領域２３ＣＣを含む。第６共通領域２３ＣＣは、第１共通領域２３ＤＣに対してバックゲートガードリング２５の第２壁部２５Ｂ側の隣に配置されている。第２ウェル領域２２の表面２２ａにおける第１共通領域２３ＤＣと第６共通領域２３ＣＣとの間の部分には第１ｐ型ＭＯＳＦＥＴ１１Ａのゲート１１Ａｇが形成されている。

第１ｐ型ＭＯＳＦＥＴ１１Ｂのドレイン１１Ｂｄおよび第３ｐ型ＭＯＳＦＥＴ１３Ｂのドレイン１３Ｂｄは共通の第３ウェル領域２３によって形成されている。つまり、複数の第３ウェル領域２３は、第１ｐ型ＭＯＳＦＥＴ１１Ｂのドレイン１１Ｂｄおよび第３ｐ型ＭＯＳＦＥＴ１３Ｂのドレイン１３Ｂｄを構成する第１共通領域２３ＥＣを含む。第１共通領域２３ＥＣは、第６共通領域２３ＣＣに対してバックゲートガードリング２５の第２壁部２５Ｂ側の隣に配置されている。第２ウェル領域２２の表面２２ａにおける第１共通領域２３ＥＣと第６共通領域２３ＣＣとの間の部分には第１ｐ型ＭＯＳＦＥＴ１１Ｂのゲート１１Ｂｇが形成されている。

第１共通領域２３ＥＣは、第３ソース領域２３ＢＣに対してバックゲートガードリング２５の第１壁部２５Ａ側の隣に配置されているともいえる。第２ウェル領域２２の表面２２ａにおける第１共通領域２３ＥＣと第３ソース領域２３ＢＣとの間の部分には第３ｐ型ＭＯＳＦＥＴ１３Ｂのゲート１３Ｂｇが形成されている。

本実施形態では、複数の第３ウェル領域２３のｙ方向の寸法は互いに等しい。一方、複数の第３ウェル領域２３におけるｘ方向の両端に位置する第３ソース領域２３ＡＣと第３ソース領域２３ＢＣとは、そのｘ方向の寸法が第１共通領域２３ＤＣ，２３ＥＣおよび第６共通領域２３ＣＣのそれぞれのｘ方向の寸法よりも小さくなるように形成されている。換言すると、第１共通領域２３ＤＣ，２３ＥＣおよび第６共通領域２３ＣＣのそれぞれのｘ方向の寸法は、第３ソース領域２３ＡＣ，２３ＢＣのｘ方向の寸法よりも大きい。つまり、両ｐ型ＭＯＳＦＥＴ１１，１３においてドレインまたはソースが共通となる第３ウェル領域２３のｘ方向の寸法は、両ｐ型ＭＯＳＦＥＴ１１，１３においてドレインまたはソースが共通とならない第３ウェル領域２３のｘ方向の寸法よりも大きい。

図１５は、保護回路１０の平面図の一例を示している。なお、図１５では、保護回路１０と配線との接続関係を判りやすくするため、図１３の各抵抗素子Ｒ１，Ｒ３を省略し、各ｐ型ＭＯＳＦＥＴ１１，１３のゲート－ソース間を直接接続した状態を示している。

図１５に示すように、本実施形態の第１導電層４０、第２導電層５０、およびビア６０は、第１実施形態と比較して、第１導電層４０の第１導体４１の数、第２導体４２の数、第１ビア６１の数、第２ビア６２の数が異なる。

本実施形態では、第１導体４１は４個設けられている。４個の第１導体４１は、第３ソース領域２３ＡＣに対応する第１導体４１ＡＣ、第３ソース領域２３ＢＣに対応する第１導体４１ＢＣ、第１共通領域２３ＤＣに対応する第１導体４１ＣＣ、および第１共通領域２３ＥＣに対応する第１導体４１ＤＣからなる。

第１導体４１ＡＣは、ｚ方向から視て第３ソース領域２３ＡＣと重なる位置に配置されており、第３ソース領域２３ＡＣに接続されている。第１導体４１ＢＣは、ｚ方向から視て第３ソース領域２３ＢＣと重なる位置に配置されており、第３ソース領域２３ＢＣに接続されている。第１導体４１ＡＣは、第３ソース領域２３ＡＣと隣り合うゲート２４に接続されている。第１導体４１ＢＣは、第３ソース領域２３ＢＣと隣り合うゲート２４に接続されている。

第１導体４１ＡＣ，４１ＢＣは、第１ビア６１によって第２導電層５０の第１導体５１に接続されている。これにより、第３ｐ型ＭＯＳＦＥＴ１３Ａ，１３Ｂのソース１３Ａｓ，１３Ｂｓおよびゲート１３Ａｇ，１３Ｂｇは、電源電極１０１が接続された第１配線１１１に接続されている。また、第１導体４１ＡＣ，４１ＢＣは、第１配線１１１の一部を構成している。このように、本実施形態では、第１導体４１ＡＣ，４１ＢＣは「第１電極用配線」に対応している。

第１導体４１ＣＣは、ｚ方向から視て第１共通領域２３ＤＣと重なる位置に配置されており、第１共通領域２３ＤＣに接続されている。第１導体４１ＤＣは、ｚ方向から視て第１共通領域２３ＥＣと重なる位置に配置されており、第１共通領域２３ＥＣに接続されている。第１導体４１ＣＣ，４１ＤＣは、第１導体４１Ｃのｘ方向の両側のゲート２４と接続されていない。

第１導体４１ＣＣは、第２ビア６２によって第２導電層５０の第２導体５２に接続されている。第１導体４１ＤＣは、第２ビア６２によって第２導体５２に接続されている。これにより、第１ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂのドレイン１１Ａｄ，１１Ｂｄおよび第３ｐ型ＭＯＳＦＥＴ１３Ａ，１３Ｂのドレイン１３Ａｄ，１３Ｂｄは、グランド電極１０２が接続された第２配線１１２に接続されている。また第１導体４１ＣＣ，４１ＤＣは、第２配線１１２の一部を構成している。このように、本実施形態では、第１導体４１ＣＣ，４１ＤＣは「第２電極用配線」に対応している。

第４導体４４は、ｚ方向から視て第６共通領域２３ＣＣと重なる位置に配置されており、第６共通領域２３ＣＣに接続されている。第４導体４４は、第４導体４４のｘ方向の両側に配置されたゲート２４に接続されている。これにより、第１ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂのソース１１Ａｓ，１１Ｂｓおよびゲート１１Ａｇ，１１Ｂｇは、入力電極１０３が接続された第３配線１１３に接続されている。また第４導体４４は、第３配線１１３の一部を構成している。このように、本実施形態では、第４導体４４は「第３電極用配線」に対応している。なお、本実施形態の保護回路１０によれば、第１実施形態の効果と同様の効果が得られる。

［変更例］
上記各実施形態は本開示に関する保護回路および半導体集積回路が取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関する保護回路および半導体集積回路は、上記各実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記各実施形態の構成の一部を置換、変更、もしくは省略した形態、または上記各実施形態に新たな構成を付加した形態である。また、以下の各変更例は、技術的に矛盾しない限り、互いに組み合わせることができる。以下の各変更例において、上記各実施形態に共通する部分については、上記各実施形態と同一符号を付してその説明を省略する。

・第１実施形態において、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂのｘ方向において配列される順番は任意に変更可能である。
・第２実施形態において、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１２Ａ，１２Ｂのｘ方向において配列される順番は任意に変更可能である。

・第３実施形態において、各ｐ型ＭＯＳＦＥＴ１１Ａ，１１Ｂ，１３Ａ，１３Ｂのｘ方向において配列される順番は任意に変更可能である。
・第１実施形態において、保護回路１０は、第１ｐ型ＭＯＳＦＥＴ１１Ａ、第２ｐ型ＭＯＳＦＥＴ１２Ａ、および第３ｐ型ＭＯＳＦＥＴ１３Ａを備え、第１ｐ型ＭＯＳＦＥＴ１１Ｂ、第２ｐ型ＭＯＳＦＥＴ１２Ｂ、および第３ｐ型ＭＯＳＦＥＴ１３Ｂを備えていなくてもよい。この場合、各ｐ型ＭＯＳＦＥＴ１１Ａ，１２Ａ，１３Ａは、バックゲートガードリング２５の第１壁部２５Ａから第２壁部２５Ｂに向けて、第３ｐ型ＭＯＳＦＥＴ１３Ａ、第１ｐ型ＭＯＳＦＥＴ１１Ａ、および第２ｐ型ＭＯＳＦＥＴ１２Ａの順に配列されている。

複数の第３ウェル領域２３は、第３ｐ型ＭＯＳＦＥＴ１３Ａのソース１３Ａｓを構成する第３ソース領域２３Ａを含む。第３ソース領域２３Ａは、バックゲートガードリング２５の第１壁部２５Ａの隣に配置されている。第３ソース領域２３Ａおよびバックゲートガードリング２５には同じ電圧が印加される。

また、複数の第３ウェル領域２３は、第３ｐ型ＭＯＳＦＥＴ１３Ａのドレイン１３Ａｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ａのドレイン１１Ａｄを構成する第１共通領域２３Ｄを含む。第２ウェル領域２２の表面２２ａにおける第３ソース領域２３Ａと第１共通領域２３Ｄとの間の部分には第３ｐ型ＭＯＳＦＥＴ１３Ａのゲート１３Ａｇが形成されている。

また、複数の第３ウェル領域２３は、第１ｐ型ＭＯＳＦＥＴ１１Ａのソース１１Ａｓおよび第２ｐ型ＭＯＳＦＥＴ１２Ａのソース１２Ａｓを構成する第２共通領域２３Ｅを含む。第２ウェル領域２２の表面２２ａにおける第１共通領域２３Ｄと第２共通領域２３Ｅとの間の部分には第２ｐ型ＭＯＳＦＥＴ１２Ａのゲート１２Ａｇが形成されている。

また、保護回路１０は、第１ｐ型ＭＯＳＦＥＴ１１Ｂ、第２ｐ型ＭＯＳＦＥＴ１２Ｂ、および第３ｐ型ＭＯＳＦＥＴ１３Ｂを備え、第１ｐ型ＭＯＳＦＥＴ１１Ａ、第２ｐ型ＭＯＳＦＥＴ１２Ａ、および第３ｐ型ＭＯＳＦＥＴ１３Ａを備えていなくてもよい。この場合、各ｐ型ＭＯＳＦＥＴ１１Ｂ，１２Ｂ，１３Ｂは、バックゲートガードリング２５の第２壁部２５Ｂから第１壁部２５Ａに向けて、第３ｐ型ＭＯＳＦＥＴ１３Ｂ、第１ｐ型ＭＯＳＦＥＴ１１Ｂ、および第２ｐ型ＭＯＳＦＥＴ１２Ｂの順に配列されている。

複数の第３ウェル領域２３は、第３ｐ型ＭＯＳＦＥＴ１３Ｂのソース１３Ｂｓを構成する第３ソース領域２３Ｂを含む。第３ソース領域２３Ｂは、バックゲートガードリング２５の第２壁部２５Ｂの隣に配置されている。第３ソース領域２３Ｂおよびバックゲートガードリング２５には同じ電圧が印加される。

また、複数の第３ウェル領域２３は、第３ｐ型ＭＯＳＦＥＴ１３Ｂのドレイン１３Ｂｄおよび第１ｐ型ＭＯＳＦＥＴ１１Ｂのドレイン１１Ｂｄを構成する第１共通領域２３Ｆを含む。第２ウェル領域２２の表面２２ａにおける第３ソース領域２３Ｂと第１共通領域２３Ｆとの間の部分には第３ｐ型ＭＯＳＦＥＴ１３Ｂのゲート１３Ｂｇが形成されている。

また、複数の第３ウェル領域２３は、第１ｐ型ＭＯＳＦＥＴ１１Ｂのソース１１Ｂｓおよび第２ｐ型ＭＯＳＦＥＴ１２Ｂのソース１２Ｂｓを構成する第２共通領域２３Ｇを含む。第２ウェル領域２２の表面２２ａにおける第１共通領域２３Ｆと第２共通領域２３Ｇとの間の部分には第２ｐ型ＭＯＳＦＥＴ１２Ｂのゲート１２Ｂｇが形成されている。

・第２実施形態において、保護回路１０は、第１ｐ型ＭＯＳＦＥＴ１１Ａおよび第２ｐ型ＭＯＳＦＥＴ１２Ａを備え、第１ｐ型ＭＯＳＦＥＴ１１Ｂおよび第２ｐ型ＭＯＳＦＥＴ１２Ｂを備えていなくてもよい。また、保護回路１０は、第１ｐ型ＭＯＳＦＥＴ１１Ｂおよび第２ｐ型ＭＯＳＦＥＴ１２Ｂを備え、第１ｐ型ＭＯＳＦＥＴ１１Ａおよび第２ｐ型ＭＯＳＦＥＴ１２Ａを備えていなくてもよい。

・第３実施形態において、保護回路１０は、第１ｐ型ＭＯＳＦＥＴ１１Ａおよび第３ｐ型ＭＯＳＦＥＴ１３Ａを備え、第１ｐ型ＭＯＳＦＥＴ１１Ｂおよび第３ｐ型ＭＯＳＦＥＴ１３Ｂを備えていなくてもよい。また、保護回路１０は、第１ｐ型ＭＯＳＦＥＴ１１Ｂおよび第３ｐ型ＭＯＳＦＥＴ１３Ｂを備え、第１ｐ型ＭＯＳＦＥＴ１１Ａおよび第３ｐ型ＭＯＳＦＥＴ１３Ａを備えていなくてもよい。

・保護回路１０は、グランド電極１０２と入力電極１０３との間に設けられた第１ｐ型ＭＯＳＦＥＴ１１を少なくとも備えていればよい。この場合、第１ｐ型ＭＯＳＦＥＴ１１は、１個でもよいし、複数個であってもよい。

・各実施形態において、複数の第３ウェル領域２３のｘ方向の寸法は任意に変更可能である。複数の第３ウェル領域２３のｘ方向の寸法は個別に設定されてもよい。一例では、各ｐ型ＭＯＳＦＥＴ１１～１３においてドレインまたはソースが共通となる第３ウェル領域２３のｘ方向の寸法と、各ｐ型ＭＯＳＦＥＴ１１～１３においてドレインまたはソースが共通とならない第３ウェル領域２３のｘ方向の寸法とが等しくてもよい。

・各実施形態では、隣り合うｐ型ＭＯＳＦＥＴのドレインおよびソースが共通の第３ウェル領域２３によって形成されていたが、これに限られない。たとえば隣り合うｐ型ＭＯＳＦＥＴのドレインおよびソースが個別の第３ウェル領域２３によって形成されていてもよい。

・第１実施形態において、保護回路１０から各抵抗素子Ｒ１～Ｒ３の少なくとも１つを省略してもよい。
・第２実施形態において、保護回路１０から各抵抗素子Ｒ１，Ｒ２の少なくとも一方を省略してもよい。

・第３実施形態において、保護回路１０から各抵抗素子Ｒ１，Ｒ３の少なくとも一方を省略してもよい。
・各実施形態において、保護回路１０からグランドガードリング２６を省略してもよい。

・各実施形態では、第１ｐ型ＭＯＳＦＥＴ１１は、入力電極１０３とグランド電極１０２との間に設けられていたが、これに限られない。一例では、半導体集積回路１が出力電極を備える場合、第１ｐ型ＭＯＳＦＥＴ１１は、出力電極とグランド電極１０２との間に設けられていてもよい。出力電極は、第４配線１１４に接続された電極であり、内部回路１００から出力された信号を出力する。この場合、出力電極は「外部電極」に対応している。保護回路１０は、信号の出力を行うのに用いられる外部電極（出力電極）に印加される静電気に起因する電流から内部回路１００を保護する回路である。また別例では、入力電極１０３および出力電極に代えて、入出力電極が内部回路１００に電気的に接続された構成であって、第１ｐ型ＭＯＳＦＥＴ１１は、入出力電極とグランド電極１０２との間に設けられていてもよい。この場合、入出力電極は「外部電極」に対応している。保護回路１０は、信号の入力および出力の双方を行うのに用いられる外部電極（入出力電極）に印加される静電気に起因する電流から内部回路１００を保護する回路である。

本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、本実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。

本開示で使用されるｚ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるｚ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、ｘ方向が鉛直方向であってもよく、またはｙ方向が鉛直方向であってもよい。

［付記］
上記各実施形態および上記各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。

（付記１）
信号の入力および信号の出力の少なくとも一方を行うのに用いられる外部電極（１０３）に印加される静電気に起因する電流から内部回路（１００）を保護する保護回路（１０）であって、
グランドに接続するのに用いられるグランド電極（１０２）と、前記外部電極（１０３）との間に設けられる第１ｐ型ＭＯＳＦＥＴ（１１）を備える
保護回路（１０）。

（付記２）
電源に接続するのに用いられる電源電極（１０１）と前記外部電極（１０３）との間に設けられる第２ｐ型ＭＯＳＦＥＴ（１２）を備え、
前記第２ｐ型ＭＯＳＦＥＴ（１２）は、前記第１ｐ型ＭＯＳＦＥＴ（１１）に対して直列接続されている
付記１に記載の保護回路（１０）。

（付記３）
前記電源電極（１０１）と前記グランド電極（１０２）との間に設けられる第３ｐ型ＭＯＳＦＥＴ（１３）を備える
付記２に記載の保護回路（１０）。

（付記４）
前記各ｐ型ＭＯＳＦＥＴ（１１，１２，１３）のバックゲートは、前記電源電極（１０１）と電気的に接続される
付記３に記載の保護回路（１０）。

（付記５）
半導体基板（２０）を備え、
前記各ｐ型ＭＯＳＦＥＴ（１１，１２，１３）は、前記半導体基板（２０）の厚さ方向（ｚ方向）と直交する第１方向（ｘ方向）において所定の順序で１列に並んで配置されている
付記４に記載の保護回路（１０）。

（付記６）
前記各ｐ型ＭＯＳＦＥＴ（１１，１２，１３）を囲むように設けられ、前記各ｐ型ＭＯＳＦＥＴ（１１，１２，１３）の共通のバックゲートを構成しているバックゲートガードリング（２５）を備え、
前記バックゲートガードリング（２５）は、前記第１方向（ｘ方向）に対向する第１壁部（２５Ａ）および第２壁部（２５Ｂ）を有し、
前記各ｐ型ＭＯＳＦＥＴ（１１Ａ，１２Ａ，１３Ａ）は、前記第１壁部（２５Ａ）から前記第２壁部（２５Ｂ）に向けて、前記第３ｐ型ＭＯＳＦＥＴ（１３Ａ）、前記第１ｐ型ＭＯＳＦＥＴ（１１Ａ）、および前記第２ｐ型ＭＯＳＦＥＴ（１２Ａ）の順に配列されている
付記５に記載の保護回路（１０）。

（付記７）
前記半導体基板（２０）は、
支持基板（３０）と、
前記支持基板（３０）上に積層されたｐ型の第１半導体領域（３１）と、
前記第１半導体領域（３１）上に積層されたｎ型の第２半導体領域（２２）と、
前記第２半導体領域（２２）の表面（２２ａ）に形成され、前記第１方向（ｘ方向）において互いに離間したｐ型の複数の第３半導体領域（２３）と、
を有しており、
前記複数の第３半導体領域（２３）は、前記各ｐ型ＭＯＳＦＥＴ（１１，１２，１３）のドレインまたはソースを形成している
付記６に記載の保護回路（１０）。

（付記８）
前記複数の第３半導体領域（２３）は、
前記第１壁部（２５Ａ）の隣に配置され、前記第３ｐ型ＭＯＳＦＥＴ（１３Ａ）のソース（１３Ａｓ）を構成する第３ソース領域（２３Ａ）を含み、
前記第３ソース領域（２３Ａ）および前記バックゲートガードリング（２５）には同じ電圧が印加される
付記７に記載の保護回路（１０）。

（付記９）
前記複数の第３半導体領域（２３）は、
前記第３ソース領域（２３Ａ）に対して前記第２壁部（２５Ｂ）側の隣に配置され、前記第３ｐ型ＭＯＳＦＥＴ（１３Ａ）のドレイン（１３Ａｄ）および前記第１ｐ型ＭＯＳＦＥＴ（１１Ａ）のドレイン（１１Ａｄ）を構成する第１共通領域（２３Ｂ）を含み、
前記第２半導体領域（２２）の表面（２２ａ）における前記第３ソース領域（２３Ａ）と前記第１共通領域（２３Ｂ）との間の部分には前記第３ｐ型ＭＯＳＦＥＴ（１３Ａ）のゲート（１３Ａｇ，２４）が形成されている
付記８に記載の保護回路（１０）。

（付記１０）
前記複数の第３半導体領域（２３）は、
前記第１共通領域（２３Ｂ）に対して前記第２壁部（２５Ｂ）側の隣に配置され、前記第１ｐ型ＭＯＳＦＥＴ（１１Ａ）のソース（１１Ａｓ）および前記第２ｐ型ＭＯＳＦＥＴ（１２Ａ）のドレイン（１２Ａｄ）を構成する第２共通領域（２３Ｅ）を含み、
前記第２半導体領域（２２）の表面（２２ａ）における前記第１共通領域（２３Ｄ）と前記第２共通領域（２３Ｅ）との間の部分には前記第１ｐ型ＭＯＳＦＥＴ（１１Ａ）のゲート（１１Ａｇ，２４）が形成されている
付記９に記載の保護回路（１０）。

（付記１１）
前記各ｐ型ＭＯＳＦＥＴ（１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ）はそれぞれ、２つ設けられており、
前記第１壁部（２５Ａ）から前記バックゲートガードリング（２５）の前記第１方向（ｘ方向）の中央に向けて、１つの第３ｐ型ＭＯＳＦＥＴ（１３Ａ）、１つの第１ｐ型ＭＯＳＦＥＴ（１１Ａ）、および１つの第２ｐ型ＭＯＳＦＥＴ（１２Ａ）の順に配列されており、
前記第２壁部（２５Ｂ）から前記バックゲートガードリング（２５）の前記第１方向（ｘ方向）の中央に向けて、別の１つの第３ｐ型ＭＯＳＦＥＴ（１３Ｂ）、別の１つの第１ｐ型ＭＯＳＦＥＴ（１１Ｂ）、および別の１つの第２ｐ型ＭＯＳＦＥＴ（１２Ｂ）の順に配列されている
付記７～１０のいずれか１つに記載の保護回路（１０）。

（付記Ａ１２）
前記複数の第３半導体領域（２３）は、
前記バックゲートガードリング（２５）の前記第１方向（ｘ方向）の中央に設けられ、前記両第２ｐ型ＭＯＳＦＥＴ（１２Ａ，１２Ｂ）のソース（１２Ａｓ，１２Ｂｓ）を構成する第３共通領域（２３Ｃ）を含む
付記７～１２のいずれか１つに記載の保護回路（１０）。

（付記１３）
前記第２半導体領域（２２）の表面（２２ａ）のうち前記バックゲートガードリング（２５）と前記各ｐ型ＭＯＳＦＥＴ（１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ）との間の領域には、絶縁材料からなる分離層（２８）が形成されている
付記７～１２のいずれか１つに記載の保護回路（１０）。

（付記１４）
前記半導体基板（２０）の厚さ方向（ｚ方向）から視て、前記バックゲートガードリング（２５）を取り囲むグランドガードリング（２６）が設けられており、
前記グランドガードリング（２６）は、前記グランド電極（１０２）と電気的に接続されている
付記７～１３のいずれか１つに記載の保護回路（１０）。

（付記１５）
前記グランドガードリング（２６）は、ｐ型の半導体領域からなる
付記１４に記載の保護回路（１０）。

（付記１６）
前記各ｐ型ＭＯＳＦＥＴ（１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ）と電気的に接続される第１配線層（４０）を備え、
前記第１配線層（４０）は、
前記電源電極（１０１）と電気的に接続される第１電極用配線（４１Ａ，４１Ｂ，４１Ｃ）と、
前記グランド電極（１０２）と電気的に接続される第２電極用配線（４１Ｄ，４１Ｅ）と、
前記外部電極（１０３）と電気的に接続される第３電極用配線（４４）と、
を有している
付記７～１５のいずれか１つに記載の保護回路（１０）。

（付記１７）
前記半導体基板（２０）の厚さ方向（ｚ方向）において、前記第１配線層（４０）から離間して配置された第２配線層（５０）を備え、
前記第１電極用配線（４１Ａ，４１Ｂ，４１Ｃ）および前記第２電極用配線（４１Ｄ，４１Ｅ）はそれぞれ、複数設けられており、
前記第２配線層（５０）は、
前記電源電極（１０１）と電気的に接続された第１接続配線（５１）と、
前記グランド電極（１０２）と電気的に接続された第２接続配線（５２）と、
を有し、
前記複数の第１電極用配線（４１Ａ，４１Ｂ，４１Ｃ）は前記第１接続配線（５１）に接続され、
前記複数の第２電極用配線（４１Ｄ，４１Ｅ）は前記第２接続配線（５２）に接続されている
付記１６に記載の保護回路（１０）。

（付記１８）
前記半導体基板（２０）の厚さ方向（ｚ方向）から視て、前記第１方向（ｘ方向）と直交する方向を第２方向（ｙ方向）とすると、
前記各電極用配線（４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ，４４）は、前記第２方向（ｙ方向）に延びており、
前記各接続配線（５１，５２）は、前記第１方向（ｘ方向）に延びている
付記１７に記載の保護回路（１０）。

（付記１９）
前記各ｐ型ＭＯＳＦＥＴ（１１，１２，１３）のゲート－ソース間のそれぞれに電気的に接続された抵抗素子（Ｒ１，Ｒ２，Ｒ３）を備える
付記３～１８のいずれか１つに記載の保護回路（１０）。

（付記２０）
電源に接続するのに用いられる電源電極（１０１）と
グランドに接続するのに用いられるグランド電極（１０２）と、
信号の入力および信号の出力の少なくとも一方を行うのに用いられる外部電極（１０３）と、
前記電源電極（１０１）、前記外部電極（１０３）、および前記グランド電極に接続された内部回路（１００）と、
前記外部電極（１０３）に印加される静電気に起因する電流から前記内部回路（１００）を保護する保護回路（１０）と、
を備え、
前記保護回路（１０）は、前記グランド電極（１０２）と前記外部電極（１０３）との間に設けられた第１ｐ型ＭＯＳＦＥＴ（１１）を備える
半導体集積回路（１）。

（付記２１）
前記第１方向（ｘ方向）において、前記第１ｐ型ＭＯＳＦＥＴ（１１Ａ，１１Ｂ）と前記第３ｐ型ＭＯＳＦＥＴ（１３Ａ，１３Ｂ）とは隣り合うように形成されており、
前記第３ｐ型ＭＯＳＦＥＴ（１３Ａ，１３Ｂ）のドレイン（１３Ａｄ，１３Ｂｄ）と前記第１ｐ型ＭＯＳＦＥＴ（１１Ａ，１１Ｂ）のドレイン（１１Ａｄ，１１Ｂｄ）とは、前記複数の第３半導体領域（２３）のうち共通の第３半導体領域（２３Ｄ，２３Ｆ）が用いられている
付記７または８に記載の保護回路（１０）。

（付記２２）
前記第１方向（ｘ方向）において、前記第１ｐ型ＭＯＳＦＥＴ（１１Ａ，１１Ｂ）と前記第２ｐ型ＭＯＳＦＥＴ（１２Ａ，１２Ｂ）とは隣り合うように形成されており、
前記第１ｐ型ＭＯＳＦＥＴ（１１Ａ，１１Ｂ）のソース（１１Ａｓ，１１Ｂｓ）と前記第２ｐ型ＭＯＳＦＥＴ（１２Ａ，１２Ｂ）のドレイン（１２Ａｄ，１２Ｂｄ）とは、前記複数の第３半導体領域（２３）のうち共通の第３半導体領域（２３Ｅ，２３Ｇ）が用いられている
付記７または８に記載の保護回路（１０）。

（付記２３）
前記第１ｐ型ＭＯＳＦＥＴ（１１）および前記第２ｐ型ＭＯＳＦＥＴ（１２）を囲むように設けられ、前記両ｐ型ＭＯＳＦＥＴ（１１，１２）の共通のバックゲートを構成しているバックゲートガードリング（２５）を備え、
前記バックゲートガードリング（２５）は、前記第１方向（ｘ方向）に対向する第１壁部（２５Ａ）および第２壁部（２５Ｂ）を有し、
前記第１ｐ型ＭＯＳＦＥＴ（１１Ａ，１１Ｂ）および前記第２ｐ型ＭＯＳＦＥＴ（１２Ａ，１２Ｂ）はそれぞれ、２つ設けられ、
前記第１壁部（２５Ａ）から前記バックゲートガードリング（２５）の前記第１方向（ｘ方向）の中央に向けて、１つの第２ｐ型ＭＯＳＦＥＴ（１２Ａ）および１つの第１ｐ型ＭＯＳＦＥＴ（１１Ａ）の順に配列されており、
前記第２壁部（２５Ｂ）から前記バックゲートガードリング（２５）の前記第１方向（ｘ方向）の中央に向けて、別の１つの第２ｐ型ＭＯＳＦＥＴ（１２Ｂ）および別の１つの第１ｐ型ＭＯＳＦＥＴ（１１Ｂ）の順に配列されている
付記２に記載の保護回路（１０）。

（付記２４）
前記半導体基板（２０）は、
支持基板（３０）と、
前記支持基板（３０）上に積層されたｐ型の第１半導体領域（３１）と、
前記第１半導体領域（３１）上に積層されたｎ型の第２半導体領域（２２）と、前記第２半導体領域（２２）の表面（２２ａ）に形成され、前記第１方向（ｘ方向）において互いに離間したｐ型の複数の第３半導体領域（２３）と、
を有しており、
前記複数の第３半導体領域（２３）は、前記両ｐ型ＭＯＳＦＥＴ（１１Ａ，１１Ｂ，１２Ａ，１２Ｂ）の前記ドレイン（１１Ａｄ，１１Ｂｄ，１２Ａｄ，１２Ｂｄ）または前記ソース（１１Ａｓ，１１Ｂｓ，１２Ａｓ，１２Ｂｓ）を形成している
付記２３に記載の保護回路（１０）。

（付記２５）
前記複数の第３半導体領域（２３）は、
前記第１壁部（２５Ａ）の隣に配置され、前記第２ｐ型ＭＯＳＦＥＴ（１２Ａ）のソース（１２Ａｓ）を構成する第２ソース領域（２３ＡＢ）を含み、
前記第２ソース領域（２３ＡＢ）および前記バックゲートガードリング（２５）には同じ電圧が印加される
付記２４に記載の保護回路（１０）。

（付記２６）
前記複数の第３半導体領域（２３）は、
前記第２ソース領域（２３ＡＢ）に対して前記第２壁部（２５Ｂ）側の隣に配置され、前記第２ｐ型ＭＯＳＦＥＴ（１２Ａ）のドレイン（１２Ａｄ）および前記第１ｐ型ＭＯＳＦＥＴ（１１Ａ）のソース（１１Ａｓ）を構成する第４共通領域（２３ＤＢ）を含み、
前記第２半導体領域（２２）の表面（２２ａ）における前記第２ソース領域（２３ＡＢ）と前記第４共通領域（２３ＤＢ）との間の部分には前記第２ｐ型ＭＯＳＦＥＴ（１２Ａ）のゲート（１２Ａｇ，２４）が形成されている
付記２５に記載の保護回路（１０）。

（付記２７）
前記複数の第３半導体領域（２３）は、
前記バックゲートガードリング（２５）の前記第１方向（ｘ方向）の中央に設けられ、前記両第１ｐ型ＭＯＳＦＥＴ（１１Ａ，１１Ｂ）のソース（１１Ａｓ，１１Ｂｓ）を構成する第５共通領域（２３ＣＢ）を含む
付記２６に記載の保護回路（１０）。

１…半導体集積回路
１０…保護回路
１１，１１Ａ，１１Ｂ…第１ｐ型ＭＯＳＦＥＴ
１１Ａｄ，１１Ｂｄ…ドレイン
１１Ａｓ，１１Ｂｓ…ソース
１１Ａｇ，１１Ｂｇ…ゲート
１２，１２Ａ，１２Ｂ…第２ｐ型ＭＯＳＦＥＴ
１２Ａｄ，１２Ｂｄ…ドレイン
１２Ａｓ，１２Ｂｓ…ソース
１２Ａｇ，１２Ｂｇ…ゲート
１３，１３Ａ，１３Ｂ…第３ｐ型ＭＯＳＦＥＴ
１３Ａｄ，１３Ｂｄ…ドレイン
１３Ａｓ，１３Ｂｓ…ソース
１３Ａｇ，１３Ｂｇ…ゲート
２０…半導体基板
２２…第２ウェル領域（第２半導体領域）
２２ａ…表面
２３…第３ウェル領域（第３半導体領域）
２３Ａ，２３Ｂ…第３ソース領域
２３Ｃ…第３共通領域
２３Ｄ…第１共通領域
２３Ｅ…第２共通領域
２４…ゲート
２５…バックゲートガードリング
２５Ａ…第１壁部
２５Ｂ…第２壁部
２６…グランドガードリング
２８…素子分離帯（分離層）
３０…支持基板
３１…ｐ^－型領域（第１半導体領域）
４０…第１導電層（第１配線層）
４１Ａ，４１Ｂ，４１Ｃ…第１導体（第１電極配線）
４１Ｄ，４１Ｅ…第１導体（第２電極配線）
４４…第４導体（第３電極配線）
５０…第２導電層（第２配線層）
５１…第１導体（第１接続配線）
５２…第２導体（第２接続配線）
１００…内部回路
１０１…電源電極
１０２…グランド電極
１０３…入力電極（外部電極）
Ｒ１…第１抵抗素子
Ｒ２…第２抵抗素子
Ｒ３…第３抵抗素子

Claims (20)

1. 信号の入力および信号の出力の少なくとも一方を行うのに用いられる外部電極に印加される静電気に起因する電流から内部回路を保護する保護回路であって、
   グランドに接続するのに用いられるグランド電極と、前記外部電極との間に設けられる第１ｐ型ＭＯＳＦＥＴを備える
   保護回路。
2. 電源に接続するのに用いられる電源電極と前記外部電極との間に設けられる第２ｐ型ＭＯＳＦＥＴを備え、
   前記第２ｐ型ＭＯＳＦＥＴは、前記第１ｐ型ＭＯＳＦＥＴに対して直列接続されている
   請求項１に記載の保護回路。
3. 前記電源電極と前記グランド電極との間に設けられる第３ｐ型ＭＯＳＦＥＴを備える
   請求項２に記載の保護回路。
4. 前記各ｐ型ＭＯＳＦＥＴのバックゲートは、前記電源電極と電気的に接続される
   請求項３に記載の保護回路。
5. 半導体基板を備え、
   前記各ｐ型ＭＯＳＦＥＴは、前記半導体基板の厚さ方向と直交する第１方向において所定の順序で１列に並んで配置されている
   請求項４に記載の保護回路。
6. 前記各ｐ型ＭＯＳＦＥＴを囲むように設けられ、前記各ｐ型ＭＯＳＦＥＴの共通のバックゲートを構成しているバックゲートガードリングを備え、
   前記バックゲートガードリングは、前記第１方向に対向する第１壁部および第２壁部を有し、
   前記各ｐ型ＭＯＳＦＥＴは、前記第１壁部から前記第２壁部に向けて、前記第３ｐ型ＭＯＳＦＥＴ、前記第１ｐ型ＭＯＳＦＥＴ、および前記第２ｐ型ＭＯＳＦＥＴの順に配列されている
   請求項５に記載の保護回路。
7. 前記半導体基板は、
   支持基板と、
   前記支持基板上に積層されたｐ型の第１半導体領域と、
   前記第１半導体領域上に積層されたｎ型の第２半導体領域と、
   前記第２半導体領域の表面に形成され、前記第１方向において互いに離間したｐ型の複数の第３半導体領域と、
   を有しており、
   前記複数の第３半導体領域は、前記各ｐ型ＭＯＳＦＥＴのドレインまたはソースを形成している
   請求項６に記載の保護回路。
8. 前記複数の第３半導体領域は、
   前記第１壁部の隣に配置され、前記第３ｐ型ＭＯＳＦＥＴのソースを構成する第３ソース領域を含み、
   前記第３ソース領域および前記バックゲートガードリングには同じ電圧が印加される
   請求項７に記載の保護回路。
9. 前記複数の第３半導体領域は、
   前記第３ソース領域に対して前記第２壁部側の隣に配置され、前記第３ｐ型ＭＯＳＦＥＴのドレインおよび前記第１ｐ型ＭＯＳＦＥＴのドレインを構成する第１共通領域を含み、
   前記第２半導体領域の表面における前記第３ソース領域と前記第１共通領域との間の部分には前記第３ｐ型ＭＯＳＦＥＴのゲートが形成されている
   請求項８に記載の保護回路。
10. 前記複数の第３半導体領域は、
    前記第１共通領域に対して前記第２壁部側の隣に配置され、前記第１ｐ型ＭＯＳＦＥＴのソースおよび前記第２ｐ型ＭＯＳＦＥＴのドレインを構成する第２共通領域を含み、
    前記第２半導体領域の表面における前記第１共通領域と前記第２共通領域との間の部分には前記第１ｐ型ＭＯＳＦＥＴのゲートが形成されている
    請求項９に記載の保護回路。
11. 前記各ｐ型ＭＯＳＦＥＴはそれぞれ、２つ設けられており、
    前記第１壁部から前記バックゲートガードリングの前記第１方向の中央に向けて、１つの第３ｐ型ＭＯＳＦＥＴ、１つの第１ｐ型ＭＯＳＦＥＴ、および１つの第２ｐ型ＭＯＳＦＥＴの順に配列されており、
    前記第２壁部から前記バックゲートガードリングの前記第１方向の中央に向けて、別の１つの第３ｐ型ＭＯＳＦＥＴ、別の１つの第１ｐ型ＭＯＳＦＥＴ、および別の１つの第２ｐ型ＭＯＳＦＥＴの順に配列されている
    請求項７～１０のいずれか一項に記載の保護回路。
12. 前記複数の第３半導体領域は、
    前記バックゲートガードリングの前記第１方向の中央に設けられ、前記両第２ｐ型ＭＯＳＦＥＴのソースを構成する第３共通領域を含む
    請求項１１に記載の保護回路。
13. 前記第２半導体領域の表面のうち前記バックゲートガードリングと前記各ｐ型ＭＯＳＦＥＴとの間の領域には、絶縁材料からなる分離層が形成されている
    請求項７～１２のいずれか一項に記載の保護回路。
14. 前記半導体基板の厚さ方向から視て、前記バックゲートガードリングを取り囲むグランドガードリングが設けられており、
    前記グランドガードリングは、前記グランド電極と電気的に接続されている
    請求項７～１３のいずれか一項に記載の保護回路。
15. 前記グランドガードリングは、ｐ型の半導体領域からなる
    請求項１４に記載の保護回路。
16. 前記各ｐ型ＭＯＳＦＥＴと電気的に接続される第１配線層を備え、
    前記第１配線層は、
    前記電源電極と電気的に接続される第１電極用配線と、
    前記グランド電極と電気的に接続される第２電極用配線と、
    前記外部電極と電気的に接続される第３電極用配線と、
    を有している
    請求項７～１５のいずれか一項に記載の保護回路。
17. 前記半導体基板の厚さ方向において、前記第１配線層から離間して配置された第２配線層を備え、
    前記第１電極用配線および前記第２電極用配線はそれぞれ、複数設けられており、
    前記第２配線層は、
    前記電源電極と電気的に接続された第１接続配線と、
    前記グランド電極と電気的に接続された第２接続配線と、
    を有し、
    前記複数の第１電極用配線は前記第１接続配線に接続され、
    前記複数の第２電極用配線は前記第２接続配線に接続されている
    請求項１６に記載の保護回路。
18. 前記半導体基板の厚さ方向から視て、前記第１方向と直交する方向を第２方向とすると、
    前記各電極用配線は、前記第２方向に延びており、
    前記各接続配線は、前記第１方向に延びている
    請求項１７に記載の保護回路。
19. 前記各ｐ型ＭＯＳＦＥＴのゲート－ソース間のそれぞれに電気的に接続された抵抗素子を備える
    請求項３～１８のいずれか一項に記載の保護回路。
20. 電源に接続するのに用いられる電源電極と
    グランドに接続するのに用いられるグランド電極と、
    信号の入力および信号の出力の少なくとも一方を行うのに用いられる外部電極と、
    前記電源電極、前記外部電極、および前記グランド電極に接続された内部回路と、
    前記外部電極に印加される静電気に起因する電流から前記内部回路を保護する保護回路と、
    を備え、
    前記保護回路は、前記グランド電極と前記外部電極との間に設けられた第１ｐ型ＭＯＳＦＥＴを備える
    半導体集積回路。

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