JPH08236522A - 半導体チップ - Google Patents
半導体チップInfo
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- JPH08236522A JPH08236522A JP3864795A JP3864795A JPH08236522A JP H08236522 A JPH08236522 A JP H08236522A JP 3864795 A JP3864795 A JP 3864795A JP 3864795 A JP3864795 A JP 3864795A JP H08236522 A JPH08236522 A JP H08236522A
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- Japan
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- stress
- metal
- semiconductor substrate
- insulating film
- semiconductor chip
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- H01—ELECTRIC ELEMENTS
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 クラック及びメタル配線のスライドによるシ
ョートを防止する。 【構成】 半導体チップ１をリードフレームにマウント
し、ボンディングした後、樹脂１８でモールドして封止
した場合、樹脂１８のコーナ部及びパッド３の近接する
応力分担部材２のパッシベーション膜１６の段差部の表
面に矢印１７の方向に外部応力が作用する。外部応力の
加わる箇所に応力分担部材２を配設しているので、この
外部応力を応力分担部材２のメタル１５が分担する。メ
タル１５にかかる応力は層間絶縁膜１３及び不純物拡散
層１１にかかることになる。不純物拡散層１１は半導体
基板１０内に形成されているので、不純物拡散層１１に
加わる応力は十分に耐えることができる。
ョートを防止する。 【構成】 半導体チップ１をリードフレームにマウント
し、ボンディングした後、樹脂１８でモールドして封止
した場合、樹脂１８のコーナ部及びパッド３の近接する
応力分担部材２のパッシベーション膜１６の段差部の表
面に矢印１７の方向に外部応力が作用する。外部応力の
加わる箇所に応力分担部材２を配設しているので、この
外部応力を応力分担部材２のメタル１５が分担する。メ
タル１５にかかる応力は層間絶縁膜１３及び不純物拡散
層１１にかかることになる。不純物拡散層１１は半導体
基板１０内に形成されているので、不純物拡散層１１に
加わる応力は十分に耐えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップの周辺部
に加わる外部応力を緩和するようにした半導体チップに
関するものである。
に加わる外部応力を緩和するようにした半導体チップに
関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；特開昭６１−２６９３３３号公報 半導体チップはリードフレーム上にマウントし、ボンデ
ィングした後、これを例えば樹脂等のプラスチックでモ
ールドして封止する。この時、プラスチックと半導体チ
ップとの熱膨張差が非常に大きく、しかもプラスチック
の熱膨張が半導体チップのそれよりも大きいので、プラ
スチックが硬化収縮する過程で半導体チップ表面、とく
に半導体チップのコーナ部表面に非常に大きな応力が作
用し、コーナ部、特に段差部にクラックが生じやすい。
しかもクラックが生じると水分が入ったりして半導体チ
ップのアルミニウム等のメタル配線が腐食反応を起こ
し、２層アルミニウム配線の場合にはアルミニウムがシ
ョートしたりするという問題がある。その対策として前
記文献に記載されるものがあった。前記文献では、半導
体チップのコーナ部分に、実際に電気的に機能している
アルミニウム配線の外側一列に、電気的に機能を有さな
いアルミニウム等のパターンを応力分担部材として置
き、この応力分担部材によって応力を分担して、外部応
力の影響を小さくするというものである。
例えば、次のような文献に記載されるものがあった。 文献；特開昭６１−２６９３３３号公報 半導体チップはリードフレーム上にマウントし、ボンデ
ィングした後、これを例えば樹脂等のプラスチックでモ
ールドして封止する。この時、プラスチックと半導体チ
ップとの熱膨張差が非常に大きく、しかもプラスチック
の熱膨張が半導体チップのそれよりも大きいので、プラ
スチックが硬化収縮する過程で半導体チップ表面、とく
に半導体チップのコーナ部表面に非常に大きな応力が作
用し、コーナ部、特に段差部にクラックが生じやすい。
しかもクラックが生じると水分が入ったりして半導体チ
ップのアルミニウム等のメタル配線が腐食反応を起こ
し、２層アルミニウム配線の場合にはアルミニウムがシ
ョートしたりするという問題がある。その対策として前
記文献に記載されるものがあった。前記文献では、半導
体チップのコーナ部分に、実際に電気的に機能している
アルミニウム配線の外側一列に、電気的に機能を有さな
いアルミニウム等のパターンを応力分担部材として置
き、この応力分担部材によって応力を分担して、外部応
力の影響を小さくするというものである。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体チップの応力分担部材においては、次のような課
題があった。応力分担部材の強度が十分でなく、外部応
力に対して応力分担部材が機械的に十分耐えられず応力
分担部材がスライドし、それに追従してアルミニウム配
線がスライドし、そのため他のアルミニウム配線とのシ
ョート及びクラックよるアルミニウム腐食が起こりうる
という問題点があった。
半導体チップの応力分担部材においては、次のような課
題があった。応力分担部材の強度が十分でなく、外部応
力に対して応力分担部材が機械的に十分耐えられず応力
分担部材がスライドし、それに追従してアルミニウム配
線がスライドし、そのため他のアルミニウム配線とのシ
ョート及びクラックよるアルミニウム腐食が起こりうる
という問題点があった。
【０００４】
【課題を解決するための手段】本発明は、前記課題を解
決するために、内部配線の外側に近接して配設された外
部応力を分担するための応力分担部材を備えた半導体チ
ップにおいて、応力分担部材を次のように構成してい
る。即ち、前記応力分担部材は、半導体基板上に形成さ
れた層間絶縁膜と、前記層間絶縁膜に開口されたコンタ
クトホールを介して半導体基板に接続されたメタルとを
備えている。
決するために、内部配線の外側に近接して配設された外
部応力を分担するための応力分担部材を備えた半導体チ
ップにおいて、応力分担部材を次のように構成してい
る。即ち、前記応力分担部材は、半導体基板上に形成さ
れた層間絶縁膜と、前記層間絶縁膜に開口されたコンタ
クトホールを介して半導体基板に接続されたメタルとを
備えている。
【０００５】
【作用】本発明によれば、以上のように半導体チップを
構成したので、半導体基板上の層間絶縁膜上に形成され
たメタルとその周囲との間に段差部が生じる。この段差
部に外部応力がかかり、メタルにその応力が加わる。メ
タルに加わった応力は、層間絶縁膜及び半導体基板に加
わる。半導体基板には応力に対する強度があるので、加
わる応力に十分耐えることができ、メタルのスライドの
抑制及び応力に対する強度を増すという働きがある。従
って、前記課題を解決できるのである。
構成したので、半導体基板上の層間絶縁膜上に形成され
たメタルとその周囲との間に段差部が生じる。この段差
部に外部応力がかかり、メタルにその応力が加わる。メ
タルに加わった応力は、層間絶縁膜及び半導体基板に加
わる。半導体基板には応力に対する強度があるので、加
わる応力に十分耐えることができ、メタルのスライドの
抑制及び応力に対する強度を増すという働きがある。従
って、前記課題を解決できるのである。
【０００６】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す半導体チップのレ
イアウト図である。この半導体チップ１は、外部応力を
緩和するための応力分担部材２、ワイヤボンディングに
用いるパッド３、及び内部配線４から構成されている。
応力分担部材２は、半導体チップ１の内部配線４の外側
及びパッド３に近接する領域に複数個配設され、特に、
内部配線４の外側のコーナー部においてはＬ字形に配設
されている。応力分担部材２は、長方形の形状を有し、
これらが半導体チップ１の外周の各辺に平行に且つ、半
導体チップ１の内側方向に隣接する各２つの応力分担部
材２の辺がなるべく同一直線上に位置しないように例え
ば異なる大きさの応力分担部材２が並べられて千鳥状に
３段配設されている。最も内側に位置する応力分担部材
２の内側に近接して内部配線４が配置され、この内部配
線４の内側の領域に半導体素子が配設されている。
イアウト図である。この半導体チップ１は、外部応力を
緩和するための応力分担部材２、ワイヤボンディングに
用いるパッド３、及び内部配線４から構成されている。
応力分担部材２は、半導体チップ１の内部配線４の外側
及びパッド３に近接する領域に複数個配設され、特に、
内部配線４の外側のコーナー部においてはＬ字形に配設
されている。応力分担部材２は、長方形の形状を有し、
これらが半導体チップ１の外周の各辺に平行に且つ、半
導体チップ１の内側方向に隣接する各２つの応力分担部
材２の辺がなるべく同一直線上に位置しないように例え
ば異なる大きさの応力分担部材２が並べられて千鳥状に
３段配設されている。最も内側に位置する応力分担部材
２の内側に近接して内部配線４が配置され、この内部配
線４の内側の領域に半導体素子が配設されている。
【０００７】図２（ａ），（ｂ）は、メタル配線として
１層アルミニウム配線を用いた場合の図１中の応力分担
部材２を示し、同図（ａ）は平面図、及び同図（ｂ）は
断面図である。図２に示すように、応力分担部材２は半
導体基板１０、半導体基板１０内に形成された不純物拡
散層１１、不純物拡散層１１の両側に形成されたフィー
ルド酸化膜１２、半導体基板１０上に形成された層間絶
縁膜１３、層間絶縁膜１３に開口されたコンタクトホー
ル１４を介して不純物拡散層１１と接続されるメタル１
５、メタル１５上に形成された絶縁膜としてのパッシベ
ーション膜１６から構成されている。この応力分担部材
２上に樹脂１８が形成され半導体チップ１が封止され
る。１７は樹脂１８の封止の際に応力分担部材２の段差
に加わる外部応力の方向である。
１層アルミニウム配線を用いた場合の図１中の応力分担
部材２を示し、同図（ａ）は平面図、及び同図（ｂ）は
断面図である。図２に示すように、応力分担部材２は半
導体基板１０、半導体基板１０内に形成された不純物拡
散層１１、不純物拡散層１１の両側に形成されたフィー
ルド酸化膜１２、半導体基板１０上に形成された層間絶
縁膜１３、層間絶縁膜１３に開口されたコンタクトホー
ル１４を介して不純物拡散層１１と接続されるメタル１
５、メタル１５上に形成された絶縁膜としてのパッシベ
ーション膜１６から構成されている。この応力分担部材
２上に樹脂１８が形成され半導体チップ１が封止され
る。１７は樹脂１８の封止の際に応力分担部材２の段差
に加わる外部応力の方向である。
【０００８】次に、応力分担部材２の製造方法をＭＯＳ
ＦＥＴの場合を例に説明する。半導体基板１０にＬＯＣ
ＯＳ法等により素子分離のためのフィールド酸化膜１２
を形成し、その後ゲート電極を形成する。次に、ゲート
電極をマスクとして半導体基板１０内にこの半導体基板
１０とは異なる属性の不純物をイオン注入し、不純物拡
散層１１を形成する。この時、同時に半導体素子のアク
チィブ領域のソース／ドレイン領域が形成される。半導
体基板１０の属性がｐ型の場合は燐、又はヒ素等のＮ形
不純物をイオン注入し、ｎ型の場合はボロン等のｐ形不
純物をイオン注入する。これにより、半導体基板１０の
バルクと応力分担部材２の不純物拡散層１１はｐ−ｎ接
合にされ電気的に絶縁され、他の半導体素子とショート
しても半導体基板１０のバルクからのリーク電流が流れ
ることを防ぐことができ、電気的な動作には影響を与え
ない。
ＦＥＴの場合を例に説明する。半導体基板１０にＬＯＣ
ＯＳ法等により素子分離のためのフィールド酸化膜１２
を形成し、その後ゲート電極を形成する。次に、ゲート
電極をマスクとして半導体基板１０内にこの半導体基板
１０とは異なる属性の不純物をイオン注入し、不純物拡
散層１１を形成する。この時、同時に半導体素子のアク
チィブ領域のソース／ドレイン領域が形成される。半導
体基板１０の属性がｐ型の場合は燐、又はヒ素等のＮ形
不純物をイオン注入し、ｎ型の場合はボロン等のｐ形不
純物をイオン注入する。これにより、半導体基板１０の
バルクと応力分担部材２の不純物拡散層１１はｐ−ｎ接
合にされ電気的に絶縁され、他の半導体素子とショート
しても半導体基板１０のバルクからのリーク電流が流れ
ることを防ぐことができ、電気的な動作には影響を与え
ない。
【０００９】次に、シリコン酸化膜等の層間絶縁膜１３
を全面に形成し、リソグラフィー工程により不純物拡散
層１１上の層間絶縁膜１３にコンタクトホール１４を形
成する。その後、アルミニウム等をスパッタリングによ
り堆積し、リソグラフィーによりアルミニウムをパター
ニングし、メタル１５を形成する。この時、図１中のパ
ッド３及び内部配線４が同時に形成される。メタル１５
がコンタクトホール１４を介して不純物拡散層１１と接
続される。その後、全面に絶縁保護膜としてのパッシベ
ーション膜１６を堆積し、応力分担部材２の作成を終了
する。このように半導体素子を形成する工程中に順次、
応力分担部材２の各要素を作成してゆくので、製造上新
たな追加工程がなく応力分担部材２を作成することがで
きる。
を全面に形成し、リソグラフィー工程により不純物拡散
層１１上の層間絶縁膜１３にコンタクトホール１４を形
成する。その後、アルミニウム等をスパッタリングによ
り堆積し、リソグラフィーによりアルミニウムをパター
ニングし、メタル１５を形成する。この時、図１中のパ
ッド３及び内部配線４が同時に形成される。メタル１５
がコンタクトホール１４を介して不純物拡散層１１と接
続される。その後、全面に絶縁保護膜としてのパッシベ
ーション膜１６を堆積し、応力分担部材２の作成を終了
する。このように半導体素子を形成する工程中に順次、
応力分担部材２の各要素を作成してゆくので、製造上新
たな追加工程がなく応力分担部材２を作成することがで
きる。
【００１０】次に、応力分担部材２の作用を説明する。
このような構成の半導体チップ１をリードフレームにマ
ウントし、ボンディングした後、樹脂１８でモールドし
て封止した場合、樹脂１８のコーナ部及びパッド３の近
接する応力分担部材２のパッシベーション膜１６の段差
部の表面に矢印１７の方向に外部応力が作用する。外部
応力の加わる箇所に応力分担部材２を配設しているの
で、この外部応力を応力分担部材２のメタル１５が分担
する。メタル１５にかかる応力は層間絶縁膜１３及び不
純物拡散層１４にかかることになる。不純物拡散層１４
は半導体基板１０内に形成されているので、不純物拡散
層５に加わる応力は十分に耐えることができる。その結
果、メタル１５は外部応力に対して機械的に耐え得るた
め、スライド等の形状的な変化はなく、パッシベーショ
ン膜１６のクラックの発生を抑制することができる。そ
の上、応力分担部材２を多段に配設し、外部応力を複数
個の応力分担部材２によって分担するのでクラックの発
生を一層抑制することができる。
このような構成の半導体チップ１をリードフレームにマ
ウントし、ボンディングした後、樹脂１８でモールドし
て封止した場合、樹脂１８のコーナ部及びパッド３の近
接する応力分担部材２のパッシベーション膜１６の段差
部の表面に矢印１７の方向に外部応力が作用する。外部
応力の加わる箇所に応力分担部材２を配設しているの
で、この外部応力を応力分担部材２のメタル１５が分担
する。メタル１５にかかる応力は層間絶縁膜１３及び不
純物拡散層１４にかかることになる。不純物拡散層１４
は半導体基板１０内に形成されているので、不純物拡散
層５に加わる応力は十分に耐えることができる。その結
果、メタル１５は外部応力に対して機械的に耐え得るた
め、スライド等の形状的な変化はなく、パッシベーショ
ン膜１６のクラックの発生を抑制することができる。そ
の上、応力分担部材２を多段に配設し、外部応力を複数
個の応力分担部材２によって分担するのでクラックの発
生を一層抑制することができる。
【００１１】次に、応力分担部材２を千鳥状に配設した
ことによる作用及びその効果を説明する。図３（ａ），
（ｂ）は本実施例の応力分担部材２を千鳥状に配設した
ことによる効果を説明する図であり、同図（ａ）は応力
分担部材を半導体チップ１の内側方向に同一直線上に並
べて配設した場合であり、同図（ｂ）は応力分担部材を
千鳥状に配設した場合である。図３（ａ）に示すように
応力分担部材を半導体チップ１の内側方向に同一直線上
に並んで配設した場合、半導体チップ１の外周に平行な
方向に隣接する応力分担部材２−１と２−２との間に形
成された層間絶縁膜１３−１、及び応力分担部材２−３
と２−４との間に形成された層間絶縁膜１３−２は同一
直線上に位置し、ブロックを積み上げた場合のように層
間絶縁膜１３−１及び１３−２が外部応力によってこの
直線に沿ってクラックが発生し易くなる。一方、同図
（ｂ）に示すように応力分担部材を千鳥状に配設した場
合は、半導体チップ１の外周に平行な方向に隣接する応
力分担部材２−５と２−６との間に形成された層間絶縁
膜１３−３と、応力分担部材２−７と２−８との間に形
成された層間絶縁膜１３−４及び応力分担部材２−８と
２−９との間に形成された層間絶縁膜１３−５は煉瓦を
積み上げた場合の接合部に相当し同一の直線上には位置
しないので、外部応力によるクラックを更に防止するこ
とができる。
ことによる作用及びその効果を説明する。図３（ａ），
（ｂ）は本実施例の応力分担部材２を千鳥状に配設した
ことによる効果を説明する図であり、同図（ａ）は応力
分担部材を半導体チップ１の内側方向に同一直線上に並
べて配設した場合であり、同図（ｂ）は応力分担部材を
千鳥状に配設した場合である。図３（ａ）に示すように
応力分担部材を半導体チップ１の内側方向に同一直線上
に並んで配設した場合、半導体チップ１の外周に平行な
方向に隣接する応力分担部材２−１と２−２との間に形
成された層間絶縁膜１３−１、及び応力分担部材２−３
と２−４との間に形成された層間絶縁膜１３−２は同一
直線上に位置し、ブロックを積み上げた場合のように層
間絶縁膜１３−１及び１３−２が外部応力によってこの
直線に沿ってクラックが発生し易くなる。一方、同図
（ｂ）に示すように応力分担部材を千鳥状に配設した場
合は、半導体チップ１の外周に平行な方向に隣接する応
力分担部材２−５と２−６との間に形成された層間絶縁
膜１３−３と、応力分担部材２−７と２−８との間に形
成された層間絶縁膜１３−４及び応力分担部材２−８と
２−９との間に形成された層間絶縁膜１３−５は煉瓦を
積み上げた場合の接合部に相当し同一の直線上には位置
しないので、外部応力によるクラックを更に防止するこ
とができる。
【００１２】以上説明したように、本第１の実施例では
以下の利点がある。応力分担部材２を半導体基板１０に
接続し、多段に千鳥状に配設したので、クラックの発生
を抑制しクラックによる内部配線の腐食を防止できる。
これにより半導体チップ１の信頼性を一層向上させるこ
とができる。また、半導体チップ１の周辺での外部応力
の影響を緩和したことで、半導体チップのコーナ部にも
配線及び半導体素子の信頼性を維持して置くことができ
るので、半導体チップの効率的な設計が可能となる。さ
らに、応力分担部材２をコーナー部でＬ字型に配設して
いるので、パターン設計が容易になる。
以下の利点がある。応力分担部材２を半導体基板１０に
接続し、多段に千鳥状に配設したので、クラックの発生
を抑制しクラックによる内部配線の腐食を防止できる。
これにより半導体チップ１の信頼性を一層向上させるこ
とができる。また、半導体チップ１の周辺での外部応力
の影響を緩和したことで、半導体チップのコーナ部にも
配線及び半導体素子の信頼性を維持して置くことができ
るので、半導体チップの効率的な設計が可能となる。さ
らに、応力分担部材２をコーナー部でＬ字型に配設して
いるので、パターン設計が容易になる。
【００１３】第２の実施例 図４（ａ），（ｂ）は、本発明の第２の実施例の半導体
チップの応力分担部材を示し、２層メタル配線の場合の
応力分担部材であり、同図（ａ）は平面図、及び同図
（ｂ）は断面図である。この応力分担部材は図１に示す
第１の実施例と同様の位置に配設されている。図４
（ｂ）に示すように、この応力分担部材は半導体基板２
０、半導体基板２０内に形成された不純物拡散層２１、
不純物拡散層２１の両側に形成されたフィールド酸化膜
２２、半導体基板２０上に形成された１層目の第１の層
間絶縁膜２３、第１の層間絶縁膜２３に開口されたコン
タクトホール２４を介して不純物拡散層２１と接続され
る１層目の第１のメタル２５、第１のメタル２５上に形
成された２層目の第２の層間絶縁膜２６、第２の層間絶
縁膜２６に開口されたスルーホール２７を介して第１の
メタル２５に接続される２層目の第２のメタル２８、第
２のメタル２８上に形成された絶縁膜としてのパッシベ
ーション膜２９から構成されている。パッシベーション
膜２９上には樹脂３１が形成されており半導体チップが
封止される。３０は樹脂３１の封止の際に応力分担部材
のパッベーション２９の段差に加わる外部応力の方向で
ある。
チップの応力分担部材を示し、２層メタル配線の場合の
応力分担部材であり、同図（ａ）は平面図、及び同図
（ｂ）は断面図である。この応力分担部材は図１に示す
第１の実施例と同様の位置に配設されている。図４
（ｂ）に示すように、この応力分担部材は半導体基板２
０、半導体基板２０内に形成された不純物拡散層２１、
不純物拡散層２１の両側に形成されたフィールド酸化膜
２２、半導体基板２０上に形成された１層目の第１の層
間絶縁膜２３、第１の層間絶縁膜２３に開口されたコン
タクトホール２４を介して不純物拡散層２１と接続され
る１層目の第１のメタル２５、第１のメタル２５上に形
成された２層目の第２の層間絶縁膜２６、第２の層間絶
縁膜２６に開口されたスルーホール２７を介して第１の
メタル２５に接続される２層目の第２のメタル２８、第
２のメタル２８上に形成された絶縁膜としてのパッシベ
ーション膜２９から構成されている。パッシベーション
膜２９上には樹脂３１が形成されており半導体チップが
封止される。３０は樹脂３１の封止の際に応力分担部材
のパッベーション２９の段差に加わる外部応力の方向で
ある。
【００１４】次に、この第２の実施例の応力分担部材の
製造方法をＭＯＳＦＥＴの場合を例に説明する。半導体
基板２０にＬＯＣＯＳ法等により素子分離のためのフィ
ールド酸化膜２２を形成し、その後ゲート電極を形成す
る。次に、ゲート電極をマスクとして半導体基板２０内
にこの半導体基板２０とは異なる属性の不純物をイオン
注入し、不純物拡散層２１を形成する。この時、同時に
半導体素子のアクチィブ領域のソース／ドレイン領域が
形成される。半導体基板２０がｐ型の場合は燐、又はヒ
素等のＮ形不純物をイオン注入し、ｎ型の場合はボロン
等のｐ形不純物をイオン注入する。
製造方法をＭＯＳＦＥＴの場合を例に説明する。半導体
基板２０にＬＯＣＯＳ法等により素子分離のためのフィ
ールド酸化膜２２を形成し、その後ゲート電極を形成す
る。次に、ゲート電極をマスクとして半導体基板２０内
にこの半導体基板２０とは異なる属性の不純物をイオン
注入し、不純物拡散層２１を形成する。この時、同時に
半導体素子のアクチィブ領域のソース／ドレイン領域が
形成される。半導体基板２０がｐ型の場合は燐、又はヒ
素等のＮ形不純物をイオン注入し、ｎ型の場合はボロン
等のｐ形不純物をイオン注入する。
【００１５】次に、１層目の第１の層間絶縁膜２６を全
面に形成し、リソグラフィー工程により不純物拡散層２
１上の第１の層間絶縁膜２６にコンタクトホール２７を
形成する。その後、アルミニウム等をスパッタリングに
より堆積し、リソグラフィー工程によりアルミニウムを
パターニングし、１層目の第１のメタル２５を形成す
る。これにより、第１のメタル２５がコンタクトホール
２４を介して不純物拡散層２１に接続される。その後、
第１のメタル２５上に２層目の第２の層間絶縁膜２６を
形成し、リソグラフィー工程により第２の層間絶縁膜２
６にスルーホール２７を開口する。その後、アルミニウ
ム等をスパッタリングにより堆積し、リソグラフィーに
よりアルミニウムをパターニングし、２層目の第２のメ
タル２８を形成する。これにより、２層目の第２のメタ
ル２８がスルーホール２７を介して１層目のメタル２５
に接続される。次に、全面に絶縁保護膜としてのバッシ
ベーション膜２９を堆積し、応力分担部材の作成を終了
する。このように２層のメタル配線の場合、半導体素子
を形成する工程中に順次、応力分担部材の各要素を作成
してゆくので、製造上新たに工程を追加することなく応
力分担部材を作成することができる。
面に形成し、リソグラフィー工程により不純物拡散層２
１上の第１の層間絶縁膜２６にコンタクトホール２７を
形成する。その後、アルミニウム等をスパッタリングに
より堆積し、リソグラフィー工程によりアルミニウムを
パターニングし、１層目の第１のメタル２５を形成す
る。これにより、第１のメタル２５がコンタクトホール
２４を介して不純物拡散層２１に接続される。その後、
第１のメタル２５上に２層目の第２の層間絶縁膜２６を
形成し、リソグラフィー工程により第２の層間絶縁膜２
６にスルーホール２７を開口する。その後、アルミニウ
ム等をスパッタリングにより堆積し、リソグラフィーに
よりアルミニウムをパターニングし、２層目の第２のメ
タル２８を形成する。これにより、２層目の第２のメタ
ル２８がスルーホール２７を介して１層目のメタル２５
に接続される。次に、全面に絶縁保護膜としてのバッシ
ベーション膜２９を堆積し、応力分担部材の作成を終了
する。このように２層のメタル配線の場合、半導体素子
を形成する工程中に順次、応力分担部材の各要素を作成
してゆくので、製造上新たに工程を追加することなく応
力分担部材を作成することができる。
【００１６】次に、この応力分担部材の作用を説明す
る。このような構成の半導体チップをリードフレームに
マウントし、ボンディングした後、樹脂３１でモールド
して封止した場合、樹脂３１のコーナ部及びパッドに近
接する応力分担部材のパッシベーション膜２９の段差部
の表面に矢印３０の方向に外部応力が作用する。外部応
力の加わる箇所に応力分担部材を配設しているので、こ
の外部応力を応力分担部材の第２のメタル２８が分担す
る。第２のメタル２８にかかる応力は２層目の第２の層
間絶縁膜２６及び１層目の第１のメタル２５にかかるこ
とになる。第１のメタル２５にかかる応力は、１層目の
第１の層間絶縁膜２３及び不純物拡散層２１にかかるこ
とになる。不純物拡散層２１は半導体基板２０内に形成
されているので、不純物拡散層２１に加わる応力は十分
に耐えることができる。その結果、第２のメタル２８は
外部応力に対して機械的に耐え得るため、スライド等の
形状的な変化はなく、パッシベーション膜２９のクラッ
クの発生を抑制することができると共に、メタル配線の
スライドによるメタル配線のショートを防止することが
できる。
る。このような構成の半導体チップをリードフレームに
マウントし、ボンディングした後、樹脂３１でモールド
して封止した場合、樹脂３１のコーナ部及びパッドに近
接する応力分担部材のパッシベーション膜２９の段差部
の表面に矢印３０の方向に外部応力が作用する。外部応
力の加わる箇所に応力分担部材を配設しているので、こ
の外部応力を応力分担部材の第２のメタル２８が分担す
る。第２のメタル２８にかかる応力は２層目の第２の層
間絶縁膜２６及び１層目の第１のメタル２５にかかるこ
とになる。第１のメタル２５にかかる応力は、１層目の
第１の層間絶縁膜２３及び不純物拡散層２１にかかるこ
とになる。不純物拡散層２１は半導体基板２０内に形成
されているので、不純物拡散層２１に加わる応力は十分
に耐えることができる。その結果、第２のメタル２８は
外部応力に対して機械的に耐え得るため、スライド等の
形状的な変化はなく、パッシベーション膜２９のクラッ
クの発生を抑制することができると共に、メタル配線の
スライドによるメタル配線のショートを防止することが
できる。
【００１７】以上説明したように、本第２の実施例では
以下の利点がある。応力分担部材を第２のメタル２８を
第１のメタル２５とスルーホール２７を介して接続し、
第１のメタル２５をコンタクトホール２４を介して半導
体基板２０に接続したので、２層メタル工程において
も、この応力分担部材により外部応力を緩和することが
でき、クラックの発生を抑制しクラックによる内部配線
の腐食することができると共に、第２のメタル２８のス
ライドによるメタル配線のショートを防止することがで
きる。なお、本発明は、上記実施例に限定されず種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。 （１）不純物拡散層１１，２１はＣＭＯＳの場合は、半
導体基板１０，２０と異なる不純物が導入されたウエル
内に半導体基板１０，２０と同じ不純物を導入すること
によって、応力分担部材と半導体基板１０，２０のバル
クと絶縁することができる。 （２）バイポーラトランジスタを製造する場合にも本発
明による応力分担部材を作成することができる。
以下の利点がある。応力分担部材を第２のメタル２８を
第１のメタル２５とスルーホール２７を介して接続し、
第１のメタル２５をコンタクトホール２４を介して半導
体基板２０に接続したので、２層メタル工程において
も、この応力分担部材により外部応力を緩和することが
でき、クラックの発生を抑制しクラックによる内部配線
の腐食することができると共に、第２のメタル２８のス
ライドによるメタル配線のショートを防止することがで
きる。なお、本発明は、上記実施例に限定されず種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。 （１）不純物拡散層１１，２１はＣＭＯＳの場合は、半
導体基板１０，２０と異なる不純物が導入されたウエル
内に半導体基板１０，２０と同じ不純物を導入すること
によって、応力分担部材と半導体基板１０，２０のバル
クと絶縁することができる。 （２）バイポーラトランジスタを製造する場合にも本発
明による応力分担部材を作成することができる。
【００１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、応力分担部材が半導体基板上に形成された層間絶
縁膜と前記層間絶縁膜に開口されたコンタクトホールを
介して半導体基板に接続されたメタルとを備えたので、
応力分担部材に加わる外部応力を半導体基板に加え外部
応力に対する強度を強化することができ、半導体チップ
のクラック又は配線のショートを防止することができ
る。
れば、応力分担部材が半導体基板上に形成された層間絶
縁膜と前記層間絶縁膜に開口されたコンタクトホールを
介して半導体基板に接続されたメタルとを備えたので、
応力分担部材に加わる外部応力を半導体基板に加え外部
応力に対する強度を強化することができ、半導体チップ
のクラック又は配線のショートを防止することができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体チップのレイア
ウト図である。
ウト図である。
【図２】図１中の応力分担部材の断面図である。
【図３】本実施例の応力分担部材の千鳥配置の効果を説
明するための図である。
明するための図である。
【図４】本発明の第２の実施例の応力分担部材を示す図
である。
である。
１０，２０ 半導体基板 １１，２１ 不純物拡散層 １２，２２ フィールド酸化膜 １３ 層間絶縁膜 １４，２４ コンタクトホール １５ メタル １６ パッシベーション膜 １７ 樹脂 ２３ 第１の層間絶縁膜 ２５ 第１のメタル ２６ 第２の層間絶縁膜 ２７ スルーホール ２８ 第２のメタル ２９ パッシベーション膜 ３０ 樹脂
Claims (4)
- 【請求項１】 内部配線の外側に近接して配設された外
部応力を分担するための応力分担部材を備えた半導体チ
ップにおいて、 前記応力分担部材は、 半導体基板上に形成された層間絶縁膜と、 前記層間絶縁膜に開口されたコンタクトホールを介して
半導体基板に接続されたメタルとを、 備えたことを特徴とする半導体チップ。 - 【請求項２】 内部配線の外側に近接して配設された外
部応力を分担するための応力分担部材を備えた半導体チ
ップにおいて、 前記応力分担部材は、 半導体基板上に形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜に開口されたコンタクトホールを
介して半導体基板に接続された第１のメタルと、 前記第１のメタル上に形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜に開口されたスルーホールを介し
て前記第１のメタルに接続された第２のメタルとを、 備えたことを特徴とする半導体チップ。 - 【請求項３】 前記応力分担部材と半導体基板との接続
領域における半導体基板の不純物が周囲の半導体基板の
不純物とは異なる属性の不純物を有することを特徴とす
る請求項１又は２記載の半導体チップ。 - 【請求項４】 複数個の前記応力分担部材を千鳥状に配
設したことを特徴とする請求項１〜３のいずれかに記載
の半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3864795A JP3366480B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3864795A JP3366480B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体チップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236522A true JPH08236522A (ja) | 1996-09-13 |
| JP3366480B2 JP3366480B2 (ja) | 2003-01-14 |
Family
ID=12531053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3864795A Expired - Lifetime JP3366480B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3366480B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047163A1 (ja) * | 2002-11-15 | 2004-06-03 | Kabushiki Kaisha Toshiba | 半導体装置 |
| JP2006093407A (ja) * | 2004-09-24 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 電子デバイスおよびその製造方法 |
| JP2006332344A (ja) * | 2005-05-26 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| CN110556342A (zh) * | 2018-06-01 | 2019-12-10 | 艾普凌科有限公司 | 半导体装置 |
-
1995
- 1995-02-27 JP JP3864795A patent/JP3366480B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047163A1 (ja) * | 2002-11-15 | 2004-06-03 | Kabushiki Kaisha Toshiba | 半導体装置 |
| JP2006093407A (ja) * | 2004-09-24 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 電子デバイスおよびその製造方法 |
| JP4636839B2 (ja) * | 2004-09-24 | 2011-02-23 | パナソニック株式会社 | 電子デバイス |
| US8035197B2 (en) | 2004-09-24 | 2011-10-11 | Panasonic Corporation | Electronic device and method for fabricating the same |
| JP2006332344A (ja) * | 2005-05-26 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4675159B2 (ja) * | 2005-05-26 | 2011-04-20 | パナソニック株式会社 | 半導体装置 |
| CN110556342A (zh) * | 2018-06-01 | 2019-12-10 | 艾普凌科有限公司 | 半导体装置 |
| CN110556342B (zh) * | 2018-06-01 | 2023-09-12 | 艾普凌科有限公司 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3366480B2 (ja) | 2003-01-14 |
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