JPH0590489A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0590489A JPH0590489A JP25236591A JP25236591A JPH0590489A JP H0590489 A JPH0590489 A JP H0590489A JP 25236591 A JP25236591 A JP 25236591A JP 25236591 A JP25236591 A JP 25236591A JP H0590489 A JPH0590489 A JP H0590489A
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- Japan
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- upper electrode
- semiconductor integrated
- integrated circuit
- capacitive element
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Abstract
(57)【要約】
【目的】半導体集積回路における容量素子に関し、微細
化しても外乱に強くしかも付加容量が小さく精度が高い
容量を形成することを目的とする。 【構成】半導体基板１上に下部電極２を形成しその上方
に形成した多角形状の上部電極４に形成してなる容量素
子を備えた半導体集積回路において、前記多角形状の上
部電極４の各辺４ａに対して離間した対向位置に上部電
極４と同一材質にて形成したシールド５をそれぞれ配置
した。
化しても外乱に強くしかも付加容量が小さく精度が高い
容量を形成することを目的とする。 【構成】半導体基板１上に下部電極２を形成しその上方
に形成した多角形状の上部電極４に形成してなる容量素
子を備えた半導体集積回路において、前記多角形状の上
部電極４の各辺４ａに対して離間した対向位置に上部電
極４と同一材質にて形成したシールド５をそれぞれ配置
した。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に係り、
詳しくは半導体集積回路における容量素子に関するもの
である近年、半導体集積回路の高密度化に伴い各素子の
微細化が必要となる。そのため、容量素子もその面積を
より小さくすることが望まれている。そこで、面積が小
さく容量が安定した容量素子が要求されている。
詳しくは半導体集積回路における容量素子に関するもの
である近年、半導体集積回路の高密度化に伴い各素子の
微細化が必要となる。そのため、容量素子もその面積を
より小さくすることが望まれている。そこで、面積が小
さく容量が安定した容量素子が要求されている。
【０００２】
【従来の技術】従来、半導体集積回路に設けられた容量
素子（コンデンサ）の容量は面積のみを考慮して行われ
ている。そして、半導体集積回路の高密度化に伴い容量
素子の容量も小さくし面積の縮小化が図られる。
素子（コンデンサ）の容量は面積のみを考慮して行われ
ている。そして、半導体集積回路の高密度化に伴い容量
素子の容量も小さくし面積の縮小化が図られる。
【０００３】しかしながら、容量素子の面積を縮小すれ
ばするほど、容量素子の理想の形である平行平板から大
きく外れ容量素子の作用の予想がつかなくなる。つま
り、容量素子の面積を縮小すればするほど、容量素子の
電極間に形成される電場が廻りの回路から出力される例
えばデジタル信号等によって乱され易くなり、安定した
容量を得ることはできない。
ばするほど、容量素子の理想の形である平行平板から大
きく外れ容量素子の作用の予想がつかなくなる。つま
り、容量素子の面積を縮小すればするほど、容量素子の
電極間に形成される電場が廻りの回路から出力される例
えばデジタル信号等によって乱され易くなり、安定した
容量を得ることはできない。
【０００４】従って、容量素子を電極間の電場を乱すお
それのある回路から十分に離間した位置に形成しなけれ
ばならず、半導体集積回路の微細化及び高密度化を図る
上で障害となっていた。
それのある回路から十分に離間した位置に形成しなけれ
ばならず、半導体集積回路の微細化及び高密度化を図る
上で障害となっていた。
【０００５】
【発明が解決しようとする課題】ところで、容量素子の
微細化に伴い単位容量素子群の製造プロセスにおいて同
一形状のパターンを形成することの困難性になってい
る。そこで、容量素子群の上部電極全体を囲む外周を上
部電極と同じ材料の枠状パターンで囲むことにより、い
わゆるエッチングの外側効果にて形状の均一化を図った
ものが提案されている（特開昭６０−６０７５１）。そ
して、この枠状パターンをインピーダンスの低いライン
に接続することにより、前記デジタル信号等によって電
場が乱されれることなくシールド効果を発揮するととも
に、他との寄生容量を低減させることが可能となる。
微細化に伴い単位容量素子群の製造プロセスにおいて同
一形状のパターンを形成することの困難性になってい
る。そこで、容量素子群の上部電極全体を囲む外周を上
部電極と同じ材料の枠状パターンで囲むことにより、い
わゆるエッチングの外側効果にて形状の均一化を図った
ものが提案されている（特開昭６０−６０７５１）。そ
して、この枠状パターンをインピーダンスの低いライン
に接続することにより、前記デジタル信号等によって電
場が乱されれることなくシールド効果を発揮するととも
に、他との寄生容量を低減させることが可能となる。
【０００６】しかしながら、上記容量素子群の上部電極
全体を囲む外周を上部電極と同じ材料の枠状パターンで
囲むと、容量素子群の各上部電極及び下部電極と枠状パ
ターンとで形成される容量（付加容量）が大きくなり、
微細化に伴う安定した精度の高い容量の容量素子を形成
することができない。
全体を囲む外周を上部電極と同じ材料の枠状パターンで
囲むと、容量素子群の各上部電極及び下部電極と枠状パ
ターンとで形成される容量（付加容量）が大きくなり、
微細化に伴う安定した精度の高い容量の容量素子を形成
することができない。
【０００７】本発明は上記問題点を解消するためになさ
れたものであって、その目的は微細化しても外乱に強く
しかも付加容量が小さく精度が高い容量を形成すること
ができる半導体集積回路を提供するにある。
れたものであって、その目的は微細化しても外乱に強く
しかも付加容量が小さく精度が高い容量を形成すること
ができる半導体集積回路を提供するにある。
【０００８】
【課題を解決するための手段】図１（ａ），（ｂ）は本
発明の原理説明図である。半導体基板１上には導電材料
よりなる下部電極２が形成されている。その下部電極２
の上方には絶縁層３を介して導電材料よりなる多角形状
の上部電極４が形成されている。そして、下部電極２、
絶縁層３及び上部電極４にて容量素子が半導体基板上に
形成されている。前記上部電極４の各辺４ａに対して離
間した対向位置にシールド５がそれぞれ配置形成されて
いる。各シールド５は上部電極４と同一導電材料にて形
成されている。
発明の原理説明図である。半導体基板１上には導電材料
よりなる下部電極２が形成されている。その下部電極２
の上方には絶縁層３を介して導電材料よりなる多角形状
の上部電極４が形成されている。そして、下部電極２、
絶縁層３及び上部電極４にて容量素子が半導体基板上に
形成されている。前記上部電極４の各辺４ａに対して離
間した対向位置にシールド５がそれぞれ配置形成されて
いる。各シールド５は上部電極４と同一導電材料にて形
成されている。
【０００９】
【作用】従って、本発明によれば各シールド５は外部電
極４の各辺４ａに配置されることから、各シールド５を
例えばグランド配線に接続することにより、外部から容
量素子の電場に影響を与えるデジタル信号等の外乱が遮
蔽される。
極４の各辺４ａに配置されることから、各シールド５を
例えばグランド配線に接続することにより、外部から容
量素子の電場に影響を与えるデジタル信号等の外乱が遮
蔽される。
【００１０】また、各シールド５は各辺４ａに対して離
間した位置に配置し、上部電極４の外周に対して分離分
割して形成したので、上部電極４の外周全体を隙間なく
囲む場合に比べて付加容量が低減する。
間した位置に配置し、上部電極４の外周に対して分離分
割して形成したので、上部電極４の外周全体を隙間なく
囲む場合に比べて付加容量が低減する。
【００１１】
【実施例】以下、本発明を具体化した一実施例を図２〜
図３に従って説明する。図２は半導体基板上に設けた容
量素子の平面図、図３はその構成容量素子の断面図であ
る。
図３に従って説明する。図２は半導体基板上に設けた容
量素子の平面図、図３はその構成容量素子の断面図であ
る。
【００１２】半導体基板１１上にはシリコン酸化膜（Ｓ
ｉＯ2 ）１２が形成されている。シリコン酸化膜（Ｓｉ
Ｏ2 ）１２の上面にポリシリコンよりなる多角形状とし
ての四角形状の下部電極１３が形成されている。下部電
極１３の上面にはシリコン酸化膜（ＳｉＯ2 ）よりなる
絶縁層１４が形成され、その絶縁層１４上にポリシリコ
ンよりなる上部電極１５が形成されている。上部電極１
５は下部電極１３より面積が小さく、その形成位置は下
部電極１３の中央位置と対向するように形成されてい
る。そして、この下部電極１３、絶縁層１４及び上部電
極１５によって容量素子が形成されている。
ｉＯ2 ）１２が形成されている。シリコン酸化膜（Ｓｉ
Ｏ2 ）１２の上面にポリシリコンよりなる多角形状とし
ての四角形状の下部電極１３が形成されている。下部電
極１３の上面にはシリコン酸化膜（ＳｉＯ2 ）よりなる
絶縁層１４が形成され、その絶縁層１４上にポリシリコ
ンよりなる上部電極１５が形成されている。上部電極１
５は下部電極１３より面積が小さく、その形成位置は下
部電極１３の中央位置と対向するように形成されてい
る。そして、この下部電極１３、絶縁層１４及び上部電
極１５によって容量素子が形成されている。
【００１３】上部電極１５の各辺１５ａにおいてそれぞ
れ等距離離間した位置にはシールド１６がそれぞれ配置
形成されている。又、上部電極１５の各角部においても
それぞれ補助シールド１６ａが配置形成されている。各
シールド１６，１６ａはポリシリコンより形成され、上
部電極１５を形成する際に同時に形成される。また、各
シールド１６，１６ａはアルミよりなるグランド配線１
７に接続されている。そして、上部電極１５及び各シー
ルド１６の上側にはシリコン酸化膜（ＳｉＯ2）よりな
る絶縁層１８及び保護膜１９が形成されている。
れ等距離離間した位置にはシールド１６がそれぞれ配置
形成されている。又、上部電極１５の各角部においても
それぞれ補助シールド１６ａが配置形成されている。各
シールド１６，１６ａはポリシリコンより形成され、上
部電極１５を形成する際に同時に形成される。また、各
シールド１６，１６ａはアルミよりなるグランド配線１
７に接続されている。そして、上部電極１５及び各シー
ルド１６の上側にはシリコン酸化膜（ＳｉＯ2）よりな
る絶縁層１８及び保護膜１９が形成されている。
【００１４】上記のように構成された容量素子は上部電
極１５の各辺１５ａにそれぞれ離間した位置に各シール
ド１６，１６ａを形成したので、両電極１３，１５間の
電場に影響を与えるデジタル信号等の外乱が各シールド
１６，１６ａにて遮蔽される。従って、外乱の発生する
おそれのある回路に対して容量素子を離間した位置に形
成する必要がない。しかも、各シールド１６，１６ａは
各辺１５ａに対応して設け、上部電極１５の外周に対し
て分離分割して形成したので、図４に示すようにシール
ド１６に対する付加容量Ｃ１〜Ｃ４は上部電極４の外周
全体を隙間なく囲む場合に比べて付加容量が低減する。
従って、容量素子全体としての精度の高い安定した小容
量の容量素子をつくることができ、半導体集積回路の微
細化及び高密度化を図ることができる。
極１５の各辺１５ａにそれぞれ離間した位置に各シール
ド１６，１６ａを形成したので、両電極１３，１５間の
電場に影響を与えるデジタル信号等の外乱が各シールド
１６，１６ａにて遮蔽される。従って、外乱の発生する
おそれのある回路に対して容量素子を離間した位置に形
成する必要がない。しかも、各シールド１６，１６ａは
各辺１５ａに対応して設け、上部電極１５の外周に対し
て分離分割して形成したので、図４に示すようにシール
ド１６に対する付加容量Ｃ１〜Ｃ４は上部電極４の外周
全体を隙間なく囲む場合に比べて付加容量が低減する。
従って、容量素子全体としての精度の高い安定した小容
量の容量素子をつくることができ、半導体集積回路の微
細化及び高密度化を図ることができる。
【００１５】次に、基本単位の容量を有した容量素子を
複数個隣接配置した半導体集積回路について説明する。
なお、構成は上記実施例と基本的に同じなので、そのシ
ールドの配置のみ説明する。
複数個隣接配置した半導体集積回路について説明する。
なお、構成は上記実施例と基本的に同じなので、そのシ
ールドの配置のみ説明する。
【００１６】図５は基本単位の容量を有した容量素子を
複数個隣接配置した各上部電極の平面配置図を示す。各
上部電極２１は全て同じ四角形状に形成されて、各上部
電極２１を適宜配線２２にて接続することによって所望
の容量を得ることができるようになっている。各容量素
子のうち外側に位置する各容量素子の上部電極２１の外
側辺２１ａには等距離離間した対向位置に上部電極２１
と同一材質のポリシリコンにて形成したシールド２３が
それぞれ配置形成されている。また、各シールド２３の
角部には補助シールド２４が形成されている。
複数個隣接配置した各上部電極の平面配置図を示す。各
上部電極２１は全て同じ四角形状に形成されて、各上部
電極２１を適宜配線２２にて接続することによって所望
の容量を得ることができるようになっている。各容量素
子のうち外側に位置する各容量素子の上部電極２１の外
側辺２１ａには等距離離間した対向位置に上部電極２１
と同一材質のポリシリコンにて形成したシールド２３が
それぞれ配置形成されている。また、各シールド２３の
角部には補助シールド２４が形成されている。
【００１７】このように構成された多数の基本容量素子
は外側に位置する各容量素子の上部電極２１の外側辺２
１ａにそれぞれ離間した位置にシールド２３を形成した
ので、各容量素子の容量に影響を与えるデジタル信号等
の外乱が各シールド２３にて遮蔽される。従って、前記
と同様に外乱の発生するおそれのある回路に対して多数
の容量素子からなる集合体を離間した位置に形成する必
要がない。しかも、前記と同様に付加容量は外側の各上
部電極２１全体を隙間なく囲む場合に比べて低減する。
従って、容量素子全体としての精度の高い安定した小容
量の容量素子をつくることができ、半導体集積回路の微
細化及び高密度化を図ることができる。
は外側に位置する各容量素子の上部電極２１の外側辺２
１ａにそれぞれ離間した位置にシールド２３を形成した
ので、各容量素子の容量に影響を与えるデジタル信号等
の外乱が各シールド２３にて遮蔽される。従って、前記
と同様に外乱の発生するおそれのある回路に対して多数
の容量素子からなる集合体を離間した位置に形成する必
要がない。しかも、前記と同様に付加容量は外側の各上
部電極２１全体を隙間なく囲む場合に比べて低減する。
従って、容量素子全体としての精度の高い安定した小容
量の容量素子をつくることができ、半導体集積回路の微
細化及び高密度化を図ることができる。
【００１８】又、前記各実施例の電極をポリシリコンに
て形成したが、ポリシリコン以外の導体を用いて実施し
てもよい。更に、前記実施例では基板１１上に形成した
シリコン酸化膜１２上に下部電極１３を形成したが、図
６に示すように基板１１に熱拡散層１３ａを形成し、こ
の拡散層１３ａを下部電極１３としたり、図７に示すよ
うに基板１１と反対の導電タイプのウェル層１１ａを熱
拡散にて形成し、そのウェル層１１ａに基板１１と同じ
導電タイプの下部電極１３を熱拡散にて形成してもよ
い。
て形成したが、ポリシリコン以外の導体を用いて実施し
てもよい。更に、前記実施例では基板１１上に形成した
シリコン酸化膜１２上に下部電極１３を形成したが、図
６に示すように基板１１に熱拡散層１３ａを形成し、こ
の拡散層１３ａを下部電極１３としたり、図７に示すよ
うに基板１１と反対の導電タイプのウェル層１１ａを熱
拡散にて形成し、そのウェル層１１ａに基板１１と同じ
導電タイプの下部電極１３を熱拡散にて形成してもよ
い。
【００１９】又、前記実施例では上部電極１５の形状が
四角形であったが、これに限定されるものではなく、そ
の他の多角形状を採用してもよい。更に、前記実施例で
は補助シールド１６ａ，２４を形成したが、これを無く
して実施してもよいことは勿論である。
四角形であったが、これに限定されるものではなく、そ
の他の多角形状を採用してもよい。更に、前記実施例で
は補助シールド１６ａ，２４を形成したが、これを無く
して実施してもよいことは勿論である。
【００２０】
【発明の効果】以上詳述したように本発明によれば、微
細化しても外乱に強くしかも付加容量が小さく精度が高
い容量を形成することができるできる優れた効果があ
る。
細化しても外乱に強くしかも付加容量が小さく精度が高
い容量を形成することができるできる優れた効果があ
る。
【図１】（ａ），（ｂ）は本発明の原理説明図である。
【図２】本発明の一実施例を示す容量素子の平面図であ
る。
る。
【図３】本発明の一実施例を示す容量素子の断面図であ
る。
る。
【図４】シールドに基づく付加容量を説明するための説
明図である。
明図である。
【図５】多数の容量素子の集合体に形成したシールドを
説明する平面図である。
説明する平面図である。
【図６】下部電極を拡散層で形成した状態を示す断面図
である。
である。
【図７】下部電極をウェル層内に形成した状態を示す断
面図である。
面図である。
１ 半導体基板 ２ 下部電極 ４ 上部電極 ４ａ 辺 ５ シールド
Claims (2)
- 【請求項１】 半導体基板（１）上に下部電極（２）を
形成しその上方に形成した多角形状の上部電極（４）に
形成してなる容量素子を備えた半導体集積回路におい
て、 前記多角形状の上部電極（４）の各辺（４ａ）に対して
離間した対向位置に上部電極（４）と同一材質にて形成
したシールド（５）をそれぞれ配置したことをことを特
徴とする半導体集積回路。 - 【請求項２】 半導体基板上に隣接して多数の容量素子
を形成した半導体集積回路において、 その多数の容量素子のうち外側に位置する各容量素子の
多角形状の上部電極外側辺に対して離間した対向位置に
上部電極と同一材質にて形成したシールドをそれぞれ配
置したことをことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25236591A JPH0590489A (ja) | 1991-09-30 | 1991-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25236591A JPH0590489A (ja) | 1991-09-30 | 1991-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590489A true JPH0590489A (ja) | 1993-04-09 |
Family
ID=17236285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25236591A Pending JPH0590489A (ja) | 1991-09-30 | 1991-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590489A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864764A (ja) * | 1994-08-25 | 1996-03-08 | Nippon Motorola Ltd | ユニットキャパシタ |
| WO1997040531A1 (fr) * | 1996-04-19 | 1997-10-30 | Matsushita Electronics Corporation | Dispositif pour semi-conducteur |
| EP1347516A3 (en) * | 2002-03-20 | 2005-07-13 | Fujitsu Limited | Semiconductor device |
| US7187026B2 (en) | 2002-11-27 | 2007-03-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2007537604A (ja) * | 2004-05-13 | 2007-12-20 | シリコン ラボラトリーズ インコーポレーテッド | 金属メッシュ構造を含む半導体集積回路 |
| WO2009001695A1 (ja) * | 2007-06-27 | 2008-12-31 | Mitsumi Electric Co., Ltd. | 半導体装置 |
| US7663207B2 (en) | 2005-04-21 | 2010-02-16 | Nec Electronics Corporation | Semiconductor device |
| WO2013027274A1 (ja) * | 2011-08-24 | 2013-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9083371B2 (en) | 2012-12-17 | 2015-07-14 | Socionext Inc. | Capacitive element, capacitor array, and A/D converter |
-
1991
- 1991-09-30 JP JP25236591A patent/JPH0590489A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864764A (ja) * | 1994-08-25 | 1996-03-08 | Nippon Motorola Ltd | ユニットキャパシタ |
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| US6420743B1 (en) | 1996-04-19 | 2002-07-16 | Matsushita Electronics, Corp. | Semiconductor device |
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| US8217493B2 (en) | 2007-06-27 | 2012-07-10 | Mitsumi Electric Co., Ltd. | Semiconductor device having capacitor cells |
| WO2013027274A1 (ja) * | 2011-08-24 | 2013-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JPWO2013027274A1 (ja) * | 2011-08-24 | 2015-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| US9929086B2 (en) | 2011-08-24 | 2018-03-27 | Renesas Electronics Corporation | Semiconductor device |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |