JP4807455B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、複数の容量セルを備えた半導体装置に関する。

従来から、半導体基板上に複数の単位容量セルを配列したキャパシタアレイを有する半導体装置が知られている。かかるキャパシタアレイは、例えば、Ｄ／Ａコンバータ、スイッチトキャパシタに適用される。

図３９は、従来から用いられているキャパシタアレイを適用したＤ／Ａコンバータ回路の一部を示した回路図である。コンデンサＣ０〜Ｃｎが並列に接続され、入力側からは、電圧Ｖ０〜Ｖｎが各々のコンデンサＣ０〜Ｃｎに対応して、バイナリ的に各々の下部電極ＣＬに入力されるようになっている。出力側は、コンデンサＣ０〜Ｃｎの各々の上部電極ＣＵが共通に接続され、アナログ信号が出力されるようになっている。入力側は低インピーダンス、出力側は高インピーダンスとなっている。

図４０は、図３９に示した回路を作成するときの、従来のキャパシタアレイ１５０を有する半導体装置２００の平面配置例を示した図である。図４０において、単位容量をなす９個の容量セルＣ０〜Ｃ８が、縦３列×横３列をなして配列されており、全体としてキャパシタアレイ１５０を構成している。各容量セルは、下部電極ＣＬと上部電極ＣＵが対向して設けられており、下部電極ＣＬよりも、上部電極ＣＵの面積が小さく形成されている。各容量セルＣ０〜Ｃ８の下部電極ＣＬには、入力配線Ｖ０〜Ｖ８が接続されており、入力配線Ｖ０〜Ｖ８を介して各容量セルＣ０〜Ｃ９に入力信号が供給される。入力信号の信号成分は、各単位容量セルＣ０〜Ｃ８に電荷をチャージ後、入力を所定のリファレンスに接続して電荷を再分配することにより、アナログ変換信号を得ることができる。

また、容量セルＣ０〜Ｃ３、Ｃ５〜Ｃ８は、キャパシタアレイ１５０の端部に配置されているため、入力配線Ｖ０〜Ｖ３、Ｖ５〜Ｖ８は、キャパシタアレイ１５０の外部から直接的に各下部電極ＣＬの外側端部に接続することができ、入力信号が供給されても、その信号により他の容量セルに大きな影響を及ぼさない。

なお、４個の単位容量セルからなる容量アレイにおいて、上側電極配線と下側電極配線及び下側電極との容量結合を抑えるように、上側電極配線の両側にシールド配線を設けた技術が知られている（例えば、特許文献１参照）。
特開２００３−１７５７５号公報

しかしながら、上述の図４０に示した従来のキャパシタアレイ１５０の構成では、中央部に配置された容量セルＣ４の下部電極ＣＬに接続された入力配線Ｖ４は、単位容量セルＣ２と単位容量セルＣ５との間の隙間に配置されるため、入力配線Ｖ４と容量セルＣ２との間に寄生容量Ｃｐ１、入力配線Ｖ４と容量セルＣ５との間には寄生容量Ｃｐ２が発生する。

図４１は、図４０における容量セルＣ２と容量セルＣ５との間の容量断面図である。図４１において、入力配線Ｖ４は、容量セルＣ２と容量セルＣ５との間に配置され、容量セルＣ２の上部電極ＣＵとの間に寄生容量Ｃｄ１、容量セルＣ５の上部電極ＣＵとの間に寄生容量Ｃｄ２が発生している。これを図３９の回路に当てはめると、入力信号の影響で、単位容量Ｃ４は（Ｃ４＋Ｃｐ１＋Ｃｐ２）となり、容量ミスマッチを発生するという問題があった。そして、単位容量を単独で使用する場合、容量セルＣ２、Ｃ５においてはＶ４の電圧変化により、寄生容量Ｃｐ１、Ｃｐ２を通してノイズが発生するという問題があった。

そこで、本発明は、かかる寄生容量による容量ミスマッチ及びこれに起因するノイズを低減したキャパシタアレイにより、回路精度を高めた半導体装置を提供することを目的とする。

上記目的を達成するため、第１の発明に係る半導体装置は、入力信号が入力される下部電極と、該下部電極に対向して配置された上部電極とを有する複数の容量セルが隣接して備えられた半導体装置であって、
前記下部電極に接続された配線層が、前記上部電極の各々を囲むシールド配線部と、該シールド配線部に接続され、前記入力信号を供給する入力配線とを含み、
前記シールド配線部は、前記入力信号と同電位であることを特徴とする。

これにより、上部電極をシールドし、他の容量セル下部電極に接続される配線層との間で発生する寄生容量をカットし、容量ミスマッチ及びこれに起因するノイズを減少させることができる。

第２の発明は、第１の発明に係る半導体装置において、
前記シールド配線部及び前記入力配線は、第２メタル配線層に形成され、
該第２メタル配線層より下層の第１メタル配線層が、前記上部電極に接続された上部電極用配線部分と、前記下部電極に接続された下部電極用配線部分とを含むことを特徴とする。
第３の発明は、第２の発明に係る半導体装置において、
前記下部電極用配線部分は、前記上部電極の各々を囲み、シールド配線部として機能することを特徴とする。
第４の発明は、第１〜３のいずれかの発明に係る半導体装置において、
前記複数の容量セルのうちいずれか１つの容量セルに接続された前記入力配線は、他の容量セルに接続された前記シールド配線部の外側に位置することを特徴とする。
第５の発明は、第１〜４のいずれかの発明に係る半導体装置において、
前記シールド配線部は、上面視図において、前記上部電極を囲む配線構造を含むことを特徴とする。

これにより、上部電極を横方向にシールドし、下部電極に接続される配線層との間で発生する寄生容量の主成分をカットし、容量ミスマッチ及びこれに起因するノイズを低減することができる。

第６の発明は、第１〜５の発明に係る半導体装置において、
前記シールド配線部は、多層配線構造であることを特徴とする。

これにより、寄生容量の成分を更にカットすることができ、容量ミスマッチ及びこれに起因するノイズを更に低減することができる。

第７の発明は、第１〜６の発明に係る半導体装置において、
前記シールド配線部より上方に配置されて前記上部電極を上から覆う平板形状を有し、固定電位が供給される固定電位シールド配線部を更に有することを特徴とする。

これにより、利用可能な種々の電位を用いて、回路用途に柔軟に対応しつつ容量ミスマッチ及びこれに起因するノイズの発生を更に効果的に防止することができる。

第８の発明は、第７の発明に係る半導体装置において、
前記平板形状は、複数の前記上部電極を１枚で覆う大きさを有することを特徴とする。

これにより、複数の上部電極を１枚の平板形状の配線層でシールドすることができ、配線層の形成を容易に行いつつ容量ミスマッチ及びこれに起因するノイズの発生を抑制することができる。

第９の発明は、第１〜６の発明に係る半導体装置において、
前記シールド配線部は、前記上部電極を上部から覆う平板形状を含むことを特徴とする。

これにより、上部電極を略完全にシールドすることができ、他の容量セル下部電極に接続される配線層との間で発生する寄生容量を極めて小さくすることができ、容量ミスマッチ及びこれに起因するノイズを極めて小さくすることができる。

第１０の発明は、第５の発明に係る半導体装置において、
前記シールド配線部は、前記上部電極を部分的に囲む配線構造を含むことを特徴とする。

これにより、実質的に容量ミスマッチ及びこれに起因するノイズの発生を抑制することができ、半導体装置の構造や用途に合わせて、適切な配線構造を形成しつつ容量の精度も高めることができる。

第１１の発明は、第１０の発明に係る半導体装置において、
前記上部電極を部分的に囲む配線構造は、隣接する前記上部電極同士を電気的に接続する上部電極接続部以外の周囲部分を囲む構造であることを特徴とする。

これにより、上部電極の大部分を囲むことができるので、上部電極を完全に囲んだ場合と実質的に同様の容量ミスマッチ及びこれに起因するノイズの抑制効果を得ることができ、種々の配線構造に対応しつつ容量の精度も高めることができる。

第１２の発明は、第１０の発明に係る半導体装置において、
前記シールド配線部より上方に配置されて前記上部電極を上から覆う平板形状を有し、固定電位が供給される固定電位シールド配線部を更に有することを特徴とする。

これにより、回路内の種々の電位を利用して更に上部電極のシールドを行うことができ、種々の用途に適応しつつ容量ミスマッチ及びこれに起因するノイズの発生を抑制することができる。

第１３の発明は、第１２の発明に係る半導体装置において、
前記平板形状は、複数の前記上部電極を１枚で覆う大きさを有することを特徴とする。

これにより、１枚の大きな平板形状の配線層で複数の上部電極をシールドすることができ、容易な配線構造を形成しつつ広域のシールド効果を得ることができる。

第１４の発明は、第１〜１３の発明に係る半導体装置において、
コンパレータを更に有し、Ｄ／Ａコンバータ回路を更に含むことを特徴とする。

これにより、Ｄ／Ａコンバータの出力精度を向上させることができる。

第１５の発明は、第１〜１３の発明に係る半導体装置において、
オペアンプを更に有し、増幅回路を更に含むことを特徴とする。

これにより、コンデンサを用いた増幅回路を高精度に構成することができる。

本発明によれば、半導体装置のキャパシタアレイに発生する寄生容量による容量ミスマッチを低減させることができる。

本発明を適用した実施例１に係る半導体装置１００の平面構成を示した図である。 実施例１に係る半導体装置１００の、容量セルＣ２、Ｃ５の箇所の断面図である。 容量セルＣ２、Ｃ５及び入力配線Ｖ４の配置された箇所の断面図である。 実施例２に係る半導体装置１００の断面図である。 実施例３に係る半導体装置１００ｂを示した図である。 実施例４に係る半導体装置１００ｃの断面図である。 実施例４に係る半導体装置１００ｃの上面視的平面構成を示した図である。 実施例４に係る半導体装置１００ｃの第１メタル配線層３０の平面構成図である。 実施例４の変形例を示した図である。 実施例５に係る半導体装置１００ｄのキャパシタアレイ５０ｄの断面図である。 実施例５に係る半導体装置１００ｄの第１メタル配線層３１ａ〜３４ａを示した図である。 実施例５に係る半導体装置１００ｄの第２メタル配線層７０の平面構成図である。 実施例５の変形例を示した図である。 実施例６に係る半導体装置１００ｅの断面図である。 実施例６に係る半導体装置１００ｅの構成を、上面透視的に示した図である。 実施例６に係る半導体装置１００ｅの第１メタル配線層の平面構成図である。 実施例６に係る半導体装置１００ｅの第２メタル配線層の平面構成図である。 実施例７に係る半導体装置１００ｆの断面構成図である。 半導体装置１００ｆの第１メタル配線層３０ａの平面構成図である。 半導体装置１００ｆの第２メタル配線層７０ａの平面構成図である。図２０（ａ）は、拡大図である。図２０（ｂ）は、広領域概要図である。 実施例８に係る半導体装置１００ｇの断面構成図である。 半導体装置１００ｇの第１メタル配線層３０ｃの平面構成図である。 半導体装置１００ｇの第２メタル配線層７０ｃの平面構成図である。 半導体装置１００ｇの第３メタル配線層１３０の平面構成図である。 半導体装置１００ｇの第４メタル配線層１７０及び第５メタル配線層１９０の平面構成図である。 実施例８の変形例に係る半導体装置１００ｈの平面構成図である。 実施例９に係る半導体装置１００ｉの断面構成図である。 半導体装置１００ｉの第２メタル配線層７０ｅ及び第３メタル配線層の平面構成図である。図２８（ａ）は、拡大平面構成図である。図２８（ｂ）は、広域概略平面構成図である。 半導体装置１００ｉの第２メタル配線層７０ｅの平面構成図である。 実施例１０に係る半導体装置１００ｊの断面構成図である。 半導体装置１００ｊの第４メタル配線層１７０及び第５メタル配線層１９０の平面構成図である。 実施例１０の変形例に係る半導体装置１００ｋの電極構成平面図である。 半導体装置１００ｋのシールド配線部Ｓ１３１〜Ｓ１３４を有する配線層１３０の平面構成図である。 実施例１１に係るＡ／Ｄコンバータを備えた半導体装置１００ｍである。 実施例１２に係る半導体装置１００ｎの回路構成図である。 サンプリングモードにおける半導体装置１００ｎの回路構成図である。 増幅モードにおける半導体装置１００ｎの回路構成図である。 半導体装置１００ｎの２倍増幅の動作の状態遷移図である。図３８（ａ）は、サンプリングモードから、スイッチＳＷ３をオフとした状態図である。図３８（ｂ）は、図３８（ａ）から、スイッチＳＷ１、ＳＷ２、ＳＷ４を切り替えた状態図である。図３８（ｃ）は、図３８（ｂ）から、スイッチＳＷ５をオンとした状態図である。 従来のＤ／Ａコンバータ回路の一部を示した回路図である。 従来の半導体装置２００の平面配置例を示した図である。 図４０における容量セルＣ２と容量セルＣ５との間の容量断面図である。

符号の説明

１０ 半導体基板
Ｃ０〜Ｃ８、Ｃ１１〜Ｃ１４、Ｃ１１ａ〜Ｃ１４ａ 容量セル
ＣＵ０〜ＣＵ８、ＣＵ１１〜ＣＵ１４、ＣＵ１１ａ〜ＣＵ１４ａ 上部電極
ＣＬ０〜ＣＬ８、ＣＬ１１〜ＣＬ１４ 下部電極
Ｓ０〜Ｓ８、Ｓ１０〜Ｓ１８、Ｓ２０〜Ｓ２８、Ｓ３１〜Ｓ３４、Ｓ３１ａ〜Ｓ３４ａ、Ｓ３１ｃ〜Ｓ３４ｃ、Ｓ７１〜Ｓ７４、Ｓ７１ａ〜Ｓ７４ａ、Ｓ１３１〜Ｓ１３４、Ｓ１７１〜Ｓ１７４ シールド配線部
Ｖ０〜Ｖ８、Ｖ１１〜Ｖ１４ 入力配線
ＣＵＣ 上部電極接続部
２２、２５、２１ａ〜２４ａ、２１ｂ〜２４ｂ コンタクトホール
３０、３０ａ、３０ｃ、３１ａ〜３４ａ、３１ｂ〜３４ｂ 第１メタル配線層
４１〜４４、８１〜８４、１４１、１４２、１８１、１８２ ビアホール
５０、５０ｃ、５０ｅ、１５０ キャパシタアレイ
６０、６１、６２、６３、６４、６５ 絶縁層
７０、７０ａ、７０ｃ、７０ｅ、７１ｄ〜７４ｄ、７１ｅ、７２ｅ 第２メタル配線
Ｓ７０ｆ、Ｓ７１ｆ、Ｓ７２ｆ、Ｓ１７０、Ｓ１７１、Ｓ１７２ 固定電位シールド配線部
９０、９１、９２、９３、９４、１３０ 第３メタル配線層
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ、１００ｉ、１００ｊ、１００ｈ、１００ｋ、２００ 半導体装置
１７０、１７１、１７２、１７３、１７４ 第４メタル配線層
１９０、１９１、１９２、１９３、１９４ 第５メタル配線層
２８０ Ｄ／Ａコンバータ回路
２９０ コンパレータ
２９１ 逐次比較レジスタ
２９２ スイッチ制御回路
Ｃｄ１、Ｃｄ２ コンデンサ
Ａｍｐ オペアンプ

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。

〔実施例１〕
図１は、本発明を適用した実施例１に係る半導体装置１００の平面構成を示した図である。なお、今まで説明したのと同様の構成要素については、同一の参照符号を付す。

図１において、実施例１に係る半導体装置１００は、半導体基板上に複数の容量セルＣ０〜Ｃ８を備える。容量セルＣ０〜Ｃ８の各々は、上部電極ＣＵ０〜ＣＵ８、下部電極ＣＬ０〜ＣＬ８、シールド配線部Ｓ０〜Ｓ８及び入力配線Ｖ０〜Ｖ８を備える。

複数の容量セルＣ０〜Ｃ８は、縦３個×横３個の列をなして互いに隣接して配置され、全体としてキャパシタアレイ５０を構成している。本実施例においては、理解の容易のため、最も簡素な構成の縦３個×横３個の容量セルＣ０〜Ｃ８を有するキャパシタアレイ５０を例に挙げて説明するが、容量セルＣ０〜Ｃ８はもっと多くてもよく、例えば、縦４個×横４個であってもよいし、縦４個×横８個であってもよい。

容量セルＣ０〜Ｃ８は、各々が略同一形状に形成され、容量セルＣ０〜Ｃ８の各々１個が単位容量を構成している。単位容量は、各々の半導体装置１００毎に所望の静電容量に形成されてよく、例えば、１２５〔ｆＦ〕であってもよいし、２５０〔ｆＦ〕であってもよい。本実施例に係る半導体装置１００は、半導体集積回路装置（ＩＣ）等に好適に適用されてよいが、例えば半導体集積回路装置では、半導体基板上に同一の素子を形成する場合には精度高く形成できるため、同一の容量セルＣ０〜Ｃ８を複数形成することは、精度高くキャパシタを形成するのに有利である。本実施例に係る半導体装置１００においては、複数の単位容量セルＣ０〜Ｃ８を隣接して配列したキャパシタアレイ５０を形成し、これにより精度高く所望の静電容量のキャパシタを得ることとしている。よって、容量セルＣ０〜Ｃ８は、キャパシタアレイ５０を構成する基本的容量単位となっている。

容量セルＣ０〜Ｃ８は、各々上部電極ＣＵ０〜ＣＵ８と下部電極ＣＬ０〜ＣＵ８とを有し、互いに対向して配置されている。上部電極ＣＵ０〜ＣＵ８及び下部電極ＣＬ０〜ＣＬ８は、例えば、ポリシリコン等の多結晶導体で構成され、その間には二酸化ケイ素等の絶縁酸化膜が挟まれていてよい。このように、導体で絶縁体を挟み込むことにより、各々の容量セルＣ０〜Ｃ８は容量素子を構成してよい。

容量セルＣ０〜Ｃ８は、下部電極ＣＬ０〜ＣＬ８の方が、上部電極ＣＵ０〜ＣＵ８よりも面積が大きく構成されてよい。下部電極ＣＬ０〜ＣＬ８側を低インピーダンス、上部電極ＣＵ０〜ＣＵ８側を高インピーダンスに構成するため、下部電極ＣＬ０〜ＣＬ８側の方が、面積が大きく構成されることが好ましい。

容量セルＣ０〜Ｃ８の下部電極ＣＬ０〜ＣＬ８には、入力配線Ｖ０〜Ｖ８が各々接続されている。各々の下部電極ＣＬ０〜ＣＬ８には、入力配線Ｖ０〜Ｖ８から信号が入力されてよく、低インピーダンスの入力配線Ｖ０〜Ｖ８で電位が固定されてよい。

容量セルＣ０〜Ｃ８は、各々シールド配線部Ｓ０〜Ｓ８を備える。シールド配線部Ｓ０〜Ｓ８は、各容量セルＣ０〜Ｃ８を囲むように設けられており、入力配線Ｖ０〜Ｖ８と接続されている。正確には、シールド配線部Ｓ０〜Ｓ８は、各容量セルＣ０〜Ｃ８の上部電極ＣＵを囲むように配置されていればよく、上面視した構成において、下部電極ＣＬ０〜ＣＬ８よりやや内側に入っていてもよい。シールド配線部Ｓ０〜Ｓ８を設けることより、寄生容量の発生を、各容量セルＣ０〜Ｃ８内に封じ込めることができ、各容量セルＣ０〜Ｃ８間の容量の不均一・不整合等のいわゆる容量ミスマッチを防ぐことができる。つまり、図１においては、キャパシタアレイ５０の中央に配置された容量セルＣ４への入力配線Ｖ４は、容量セルＣ２と容量セルＣ５との間を通って配置されているが、入力配線Ｖ４と容量セルＣ２の上部電極ＣＵ２との間に発生する寄生容量及び入力配線Ｖ４と容量セルＣ５の上部電極ＣＵ５との間に発生する寄生容量は、シールド配線Ｓ２、Ｓ５により上部電極ＣＵ２、ＣＵ５がシールド遮蔽され、その発生量が極めて小さくなる。

図２は、図１の実施例に係る半導体装置１００の、容量セルＣ２、Ｃ５が配置された箇所の断面図である。図２において、シリコン等の半導体基板１０の上に、容量セルＣ２、Ｃ５の下部電極ＣＬ２、ＣＬ５が形成され、下部電極ＣＬ２、ＣＬ５に対向して上部電極ＣＵ２、ＣＵ５が形成されている。下部電極ＣＬ２、ＣＬ５には、シールド配線部Ｓ２、Ｓ５が電気的に接続され、各々上部電極ＣＵ２、ＣＵ５を囲んでいる。シールド配線部Ｓ２、Ｓ５の内側配線の間には、入力配線Ｖ４が配置されている。なお、図示を省略しているが、半導体基板１０と下部電極ＣＬ２、ＣＬ５の間や、下部電極ＣＬ２、ＣＬ５と上部電極ＣＵ２、ＣＵ５との間には、二酸化ケイ素（ＳｉＯ_２）等の絶縁酸化膜が形成されてよい。また、上部電極ＣＵ２、ＣＵ５の上部には、出力用の配線層が形成されていてよい。

図２において、入力配線Ｖ４と上部電極ＣＵ２との間に発生する寄生容量Ｃｐ１及び入力配線Ｖ４と上部電極ＣＵ５との間に発生する寄生容量Ｃｐ２は、横方向の直線的な主成分がカットされ、シールド配線部Ｓ２、Ｓ５の上部を越えて大きく回りこむ成分しか存在しなくなっている。静電容量は、電極間距離に反比例するため、寄生容量Ｃｐ１、Ｃｐ２の容量は、図４１に示した従来技術のものよりも、はるかに小さな値となる。このように、各容量セルＣ０〜Ｃ８の上部電極ＣＵ０〜ＣＵ８を、下部電極ＣＬ０〜ＣＬ８に接続されたシールド配線部Ｓ０〜Ｓ８で囲むことにより、入力配線Ｖ０〜Ｖ８と各上部電極ＣＵ０〜ＣＵ８との間に発生する寄生容量の主成分を除去し、寄生容量を大幅に低減することができる。

なお、シールド配線部Ｓ０〜Ｓ８は、入力配線Ｖ０〜Ｖ８と同層の配線層に形成されてよい。これにより、上部電極ＣＵ０〜ＣＵ８と入力配線Ｖ０〜Ｖ８を直線的に結ぶ電気力線を確実に遮蔽することができ、大きなシールド効果が得られるとともに、配線構造も容易となるからである。しかしながら、上述のように、シールド配線部Ｓ０〜Ｓ８は、上部電極ＣＵ０〜ＣＵ８との間に発生する電気力線を遮蔽することができればよいので、これが可能である限り、入力配線Ｖ０〜Ｖ８と段差を持たせてもよい。例えば、入力配線Ｖ０〜Ｖ８がもっと上方に位置している場合には、これと上部電極ＣＵ０〜ＣＵ８の最も近い位置を直線的に結び、この直線上にシールド配線部を設けるようにすれば、配線構造はやや複雑になるが、より高いシールド効果を得ることができる。

また、図１及び図２においては、容量セルＣ４への入力配線Ｖ４と容量セルＣ２、Ｃ５との寄生容量Ｃｐ１、Ｃｐ２のみが問題となる例を挙げて説明しているが、容量セルの数が増加した場合であっても、同様に適用できることは言うまでもない。

次に、図３を用いて、各容量セルＣ０〜Ｃ８内におけるシールド配線Ｖ０〜Ｖ８と上部電極ＣＵ０〜ＣＵ８との間に発生する寄生容量について説明する。図３は、図２と同様に、容量セルＣ２、Ｃ５及び入力配線Ｖ４の配置された箇所の断面図である。

図３において、半導体基板１０、容量セルＣ２、Ｃ５の下部電極ＣＬ２、ＣＬ５、上部電極ＣＵ２、ＣＵ５、シールド配線部Ｓ２、Ｓ５及び入力配線Ｖ４の配置構成は図２と同様であるので、その説明を省略する。

図３において、同一容量セル内のシールド配線と上部電極ＣＵ２との間の寄生容量Ｃｐ３、Ｃｐ４及びシールド配線と上部電極ＣＵ５との間の寄生容量Ｃｐ５、Ｃｐ６が示されている。シールド配線Ｓ２、Ｓ５は、上部電極ＣＵ２、ＣＵ５の周囲を囲んで配置され、下部電極ＣＬ２、ＣＬ５に接続されて下部電極ＣＬ２、ＣＬ５と同電位であるので、やはり上部電極ＣＵ２、ＣＵ５との間で寄生容量を発生させる。

しかしながら、容量セルＣ２で発生する寄生容量Ｃｐ３とＣｐ４は、上部電極ＣＵ２の外側と近接する外側のシールド配線Ｓ２ｏとの配置関係と、上部電極ＣＵ２の内側と近接する内側のシールド配線Ｓ２ｉとの配置関係は対称であるので、同じ容量となる。同様に、容量セルＣ５の上部電極ＣＵ５の内側と内側のシールド配線部Ｓ５ｉとの配置関係と、上部電極ＣＵ５の外側と外側のシールド配線部Ｓ５ｏとの配置関係は対照であるので、寄生容量Ｃｐ５とＣｐ６も同じ容量となる。そして、容量セルＣ２とＣ５は、同一形状に構成されているので、寄生容量Ｃｐ３、Ｃｐ４、Ｃｐ５、Ｃｐ６は総て略同一となる。また、図示しない他の容量セルＣ０、Ｃ１、Ｃ３、Ｃ４、Ｃ６〜Ｃ８も同一の配線構造となっているので、同一セル内で発生する寄生容量Ｃｐ３〜Ｃｐ６は、他の容量セルＣ０、Ｃ１、Ｃ３、Ｃ４、Ｃ６〜Ｃ８においても略同一の容量となる。よって、本実施例に係る半導体装置１００においては、各容量セルＣ０〜Ｃ８で寄生容量自体は発生するが、その値はほぼ均一である。従って、キャパシタアレイ５０内での容量ミスマッチは発生せず、キャパシタアレイ５０の出力精度を向上させることができる。

なお、単位容量を２５０〔ｆＦ〕に設定し、４個の容量セルＣ０〜Ｃ４を２×２行列で互いに隣接して長方形のキャパシタアレイを構成し、入力配線を２つの容量セルＣ１、Ｃ２の間に配置して、その入力配線の両側の容量セルの容量を測定するシミュレーション実験を行ったところ、シールド配線部を設けない場合は、Ｃ１＝２５７．１２〔ｆＦ〕、Ｃ２＝２５５．９８〔ｆＦ〕であり、容量ミスマッチは１．１４〔ｆＦ〕（０．４５％）であった。一方、アルミニウムのシールド配線部を設けて同様のシミュレーション実験を行ったところ、Ｃ１＝２５８．５５〔ｆＦ〕、Ｃ２＝２５８．２６〔ｆＦ〕であり、容量ミスマッチは０．２９〔ｆＦ〕（０．１１％）であり、約７５％の容量ミスマッチの改善結果が得られた。単位容量セルの静電容量値の変動自体は、シールド配線を設けた方が大きくなるが、各容量セルＣ０〜Ｃ４間の容量ミスマッチは大幅に改善されることになり、キャパシタアレイ全体としての出力精度は、極めて高くなる。キャパシタアレイとしての出力精度は、各容量セルＣ０〜Ｃ４が設定単位容量の２５０〔ｆＦ〕に近付くことよりも、全体としての各容量セルの不均衡を低減することの方が重要であり、出力精度の向上に結びつく。従って、本実施例に係る半導体装置１００によれば、キャパシタアレイ５０を適用するＤ／Ａコンバータ回路等の出力精度を大幅に向上させ、その機能を高めることができる。

このように、実施例１に係るシールド配線Ｓ０〜Ｓ８を用いた半導体装置１００によれば、簡素な構成で、キャパシタアレイ５０の容量ミスマッチを低減し、これに起因するノイズ等を減少させることができる。

〔実施例２〕
次に、実施例２に係る半導体装置１００ａについて説明する。図４は、実施例２に係る半導体装置１００ａの断面図である。説明の容易のため、実施例２に係る半導体装置１００ａが、実施例１の図１と同様の上面視構成を有する場合において、図２、図３と同様の箇所を例に挙げて説明する。

図４において、実施例２に係る半導体装置１００ａは、シリコン等の半導体基板１０を備え、その上方に下部電極ＣＬ２、ＣＬ５が設けられ、下部電極ＣＬ２、ＣＬ５に対向して上部電極ＣＵ２、ＣＵ５が配置されている。上部電極ＣＵ２、ＣＵ５の周囲には、シールド配線部Ｓ２、Ｓ５が設けられ、上部電極ＣＵ２、ＣＵ５を各々囲んでいる。ここまでの構成要素は、実施例１と同様であり、半導体基板１０の上や下部電極ＣＬ２、ＣＬ５と上部電極ＣＵ２、ＣＵ５との間の絶縁酸化膜層が省略されている点も、実施例１と同様である。

実施例２に係る半導体装置１００ａは、シールド配線部Ｓ２、Ｓ５の上層部に更にシールド配線部Ｓ１２、Ｓ１５が設けられている点で、実施例１に係る半導体装置１００と異なっている。なお、上層部のシールド配線部Ｓ１２、Ｓ１５は、コンタクトホール２２、２５により各々下層部のシールド配線部Ｓ２、Ｓ５と接続され、シールド配線部Ｓ２、Ｓ１２同士は同電位となり、シールド配線部Ｓ５、Ｓ１５同士も同電位となる。このように、シールド配線部Ｓ２、Ｓ５、Ｓ１２、Ｓ１５を多層配線構造としてもよい。下側のシールド配線部Ｓ２、Ｓ５と同層に入力配線Ｖ４を配置することにより、上部電極ＣＵ２、ＣＵ５と入力配線Ｖ４との間の距離は更に遠くなり、上部電極ＣＵ２と入力配線Ｖ４との間に発生する寄生容量Ｃｐ１及び上部電極ＣＵ５と入力配線Ｖ４との間に発生する寄生容量Ｃｐ２を更に減少させることができる。

なお、図示していないが、図示しない他の容量セルＣ０〜Ｃ８についても、入力配線Ｖ４よりも上層のシールド配線部Ｓ１０〜Ｓ１８が形成されてよく、これにより容量ミスマッチの更に少ない半導体装置１００ａとすることができる。

このように、実施例２に係る半導体装置１００ａによれば、シールド配線部Ｓ０〜Ｓ８、Ｓ１０〜Ｓ１８を多層配線構造として上部電極ＣＵ０〜ＣＵ８の周囲を囲むことにより、容量ミスマッチを更に低減し、これに基づくノイズを低減することができる。

〔実施例３〕
図５は、実施例３に係る半導体装置１００ｂを示した図である。図５においても、理解の容易のため、図２〜図４に示したのと同様の箇所の断面図を示す。

図５において、半導体基板１０、容量セルＣ２、Ｃ５の下部電極ＣＬ２、ＣＬ５、上部電極ＣＵ２、ＣＵ５、シールド配線部Ｓ２、Ｓ５及び入力配線Ｖ４の配置構成は、実施例１及び実施例２と同様である。図５においては、シールド配線Ｓ２、Ｓ５の上層部に上部電極ＣＵ２、ＣＵ５を覆うように、平板形状のシールド配線部Ｓ２２、Ｓ２５が各々設けられている点で実施例１及び実施例２とは異なっている。なお、シールド配線部Ｓ２２、Ｓ２５は、各々コンタクトホール２２、２５を介して、下層部側のシールド配線部Ｓ２、Ｓ５と各々接続されており、実施例２と同様、同一容量セルＣ２、Ｃ５のシールド配線部Ｓ２、Ｓ２２及びＳ５、Ｓ２５は、各々同電位となっている。このように、実施例２と同様にシールド配線部Ｓ２、Ｓ２２及びＳ５、Ｓ２５を多層配線とするとともに、上層部のシールド配線部Ｓ２２、Ｓ２５を、上部電極ＣＵ２、ＣＵ５を全面的に上部から覆って囲む構成としてもよい。これにより、上部電極ＣＵ２、ＣＵ５は各々シールド配線部Ｓ２、Ｓ２２及びＳ５、Ｓ２５により完全に遮蔽され、寄生容量による容量ミスマッチをほぼ完全に消滅させることができる。

実施例３においても、図示しない容量セルも含めた全容量セルＣ０〜Ｃ８について、シールド配線Ｓ０〜Ｓ８の上層部に上部電極ＣＵ０〜ＣＵ８を覆って囲むシールド配線部Ｓ２０〜Ｓ２８が設けられてよい。これにより、実施例３に係る半導体装置１００ｂを、寄生容量の殆ど発生しない、出力精度の極めて高い半導体装置１００ｂとすることができる。

〔実施例４〕
次に、図６乃至図９を用いて、実施例４に係る半導体装置１００ｃについて説明する。実施例１〜３においては、理解の容易のために、模式的な図面を用いて説明したが、本実施例においては、より詳細かつ具体的な図面を用いて、本発明が適用された半導体装置１００ｃについて説明する。

図６は、実施例４に係る半導体装置１００ｃの断面構造図である。図６において、実施例４に係る半導体装置１００ｃは、シリコン等の半導体基板１０の上に、容量セルＣ１１、Ｃ１２が隣接して形成されている。本実施例においては、容量セルＣ１１〜Ｃ１４の４つの容量セルが縦２行×横２列をなしてキャパシタアレイ５０ｃを構成している例を挙げて説明する。実際の半導体装置１００ｃでは、もっと多数の容量セルが配置されてキャパシタアレイ５０ｃを構成している場合が多いが、本実施例においては、理解の容易のために、４つの容量セルが配置されている例について説明する。

図６において、容量セルＣ１１、Ｃ１２は、同一形状の単位容量で構成されてよい。また、容量セルＣ１１、Ｃ１２は、半導体基板１０の上層に形成された、例えば二酸化ケイ素からなる絶縁酸化膜や、窒化膜からなる絶縁膜層により構成された絶縁層６１の上に形成されてよい。容量セルＣ１１、Ｃ１２は、下部電極ＣＬ１１、ＣＬ１２と、絶縁層６２を介して、下部電極ＣＬ１１、ＣＬ１２と対向して配置された上部電極ＣＵ１１、ＣＵ１２を備える。下部電極ＣＬ１１、ＣＬ１２及び上部電極ＣＵ１１、ＣＵ１２は、例えば、ポリシリコン等の多結晶導体で形成されてよい。下部電極ＣＬ１１、ＣＬ１２の、上部電極ＣＵ１１、ＣＵ１２と対向していない端の部分の上方には、コンタクトホール２１ａ、２２ａが形成される。コンタクトホール２１ａ、２２ａの上方には、第１メタル配線層３０の一部としてシールド配線部Ｓ３１、Ｓ３２が形成されている。そして、コンタクトホール２１ａ、２２ａ及びシールド配線部Ｓ３１、Ｓ３２は総てアルミニウム、銅等の配線用金属で構成されている。下部電極ＣＬ１１、ＣＬ１２には、各々第１メタル配線層３０のシールド配線部Ｓ３１、Ｓ３２から各々コンタクトホール２１ａ、２２ａを介して信号が入力される。また、第１メタル配線層３０は、中央付近のシールド配線部Ｓ３１、Ｓ３２との間に、入力配線Ｖ１３を備えている。入力配線Ｖ１３は、図示しない容量セルＣ１３のシールド配線部Ｓ３３に接続され、下部電極ＣＬ１３に信号を供給するための接続配線であり、やはり配線用金属で構成されてよい。なお、上部電極ＣＵ１１、ＣＵ１２及びコンタクトホール２１ａ、２２ａの周囲は絶縁層６３、第１メタル配線層３０の周囲は絶縁層６４で覆われて絶縁され、絶縁層６４の上方には、更に必要に応じて絶縁装置６５が設けられてもよい。

次に、図７及び図８を用いて、実施例４に係る半導体装置１００ｃの平面構成について説明する。

図７は、実施例４に係る半導体装置１００ｃのキャパシタアレイ５０ｃの平面構成を、上面透視的に示した図である。図７において、４個の容量セルＣ１１〜Ｃ１４が、縦２行×横２列をなして配置され、キャパシタアレイ５０ｃを構成している。

各容量セルＣ１１〜Ｃ１４は、上部電極ＣＵ１１〜ＣＵ１４及び下部電極ＣＬ１１〜ＣＬ１４を備える。各上部電極ＣＵ１１〜ＣＵ１４よりも、各下部電極ＣＬ１１〜ＣＬ１４は面積が大きく、上面視的には、各下部電極ＣＬ１１〜ＣＬ１４が各上部電極ＣＵ１１〜ＣＵ１４を包含するように構成されている。上部電極ＣＵ１１〜ＣＵ１４及び下部電極ＣＬ１１〜ＣＬ１４は、例えば、ポリシリコン等の５〜１００Ω／□程度の抵抗を有する導体で構成されてよい。

上部電極ＣＵ１１〜ＣＵ１４は、各電極同士が上部電極ＣＵ１１〜ＣＵ１４で構成された接続部Ｕ１２、Ｕ２４、Ｕ３４、Ｕ１３により接続され、全体としてキャパシタアレイ５０ｃの共通電極を形成している。図７において、上部電極ＣＵ１１とＣＵ１２は接続部Ｕ１２、上部電極ＣＵ１２とＣＵ１４は接続部Ｕ２４、上部電極ＣＵ１３とＣＵ１４は接続部Ｕ３４、上部電極ＣＵ１１とＣＵ１３は接続部Ｕ１３により各々接続されている。接続部Ｕ１２、Ｕ２４，Ｕ３４、Ｕ１３は、上部電極ＣＵ１１〜ＣＵ１４と同じ材質で構成されてよく、例えば、上部電極ＣＵ１１〜ＣＵ１４がポリシリコンで構成されている場合には、接続部Ｕ１２、Ｕ２４，Ｕ３４、Ｕ１３もポリシリコンで構成されてよい。上部電極ＣＵ１１〜ＣＵ１４は、共通の出力信号を出力することになる。

一方、下部電極ＣＬ１１〜ＣＬ１４は、各々独立に構成され、各々の四隅には、下部電極ＣＬ１１〜ＣＬ１４に電位の供給を行うための複数のコンタクトホール２１ａ〜２４ａとの接続点が設けられている。これらのコンタクトホール２１ａ〜２４ａから、各々の下部電極ＣＬ１１〜ＣＬ１４に独立して信号が入力される。

図８は、本実施例に係る半導体装置１００ｃの第１メタル配線層３０の平面構成を示した上面視図である。図８において、第１メタル配線層３０は、シールド配線部Ｓ３１〜Ｓ３４と、入力配線Ｖ１１〜Ｖ１４とから構成される。

シールド配線部Ｓ３１〜Ｓ３４は、上部電極ＣＵ１１〜ＣＵ１４を上面視的に囲み、かつコンタクトホール２１ａ〜２４ａと接続されるように、その四隅がコンタクトホール２１ａ〜２４ａの上部に来るように配置される。

入力配線Ｖ１１〜Ｖ１４は、シールド配線部Ｓ３１〜Ｓ３４に信号を入力するための配線であり、シールド配線部Ｓ３１〜Ｓ３４と接続して設けられる。図８において、容量セルＣ１１、Ｃ１２、Ｃ１４に接続された入力配線Ｖ１１、Ｖ１２、Ｖ１４は、各シールド配線部Ｓ３１、Ｓ３２、Ｓ３４に外側から直接的に接続されているが、容量セルＣ１３の入力配線Ｖ１３は、シールド配線Ｓ３１とＳ３２との間に配置されている。

図７及び図８の平面構成を前提として、図６に戻る。図６の中央付近には、図８において説明したように、入力配線Ｖ１３がシールド配線部Ｓ３１とＳ３２との間に配置された構成が示されている。ここで、入力配線Ｖ１３は、図７及び図８で説明したように、コンタクトホール２３ａに接続され、これを介して下部電極ＣＬ１３に接続される配線であるので、下部電極ＣＬ１３と同じ電位である。従って、入力配線Ｖ１３に信号が入力されたときには、入力配線Ｖ１３と容量セルＣ１１の上部電極ＣＵ１１の入力配線Ｖ１３に近い内側の端部との間、及び入力配線Ｖ１３と容量セルＣ１２の上部電極ＣＵ１２の入力配線Ｖ１３に近い内側の端部との間に寄生容量を生ずることになる。しかしながら、入力配線Ｖ１３と上部電極ＣＵ１１の内側端部との間には、これを遮るようにシールド配線部Ｓ３１が存在し、入力配線Ｖ１３と上部電極ＣＵ１２の内側端部との間には、やはりこれを遮るようにシールド配線部Ｓ３２が各々存在する。シールド配線部Ｓ３１、Ｓ３２により、入力配線Ｖ１３と容量セルＣ１１の上部電極ＣＵ１１との寄生容量及び入力配線Ｖ１３と容量セルＣ１２の上部電極ＣＵ１２との寄生容量の大部分はカットされ、各容量セル間の容量ミスマッチを大幅に減少させることができる。

このように、メタル配線層が１層のみの半導体構造の場合には、下部電極に電位を供給する第１メタル配線層３０を、上部電極ＣＵ１１、ＣＵ１２の周囲を上面視的に覆うようにシールド配線部Ｓ３１〜Ｓ３２として配置することにより、これに電位を供給する入力配線Ｖ１１〜Ｖ１４と各容量セルＣ１１〜Ｃ１４の上部電極ＣＵ１１〜ＣＵ１４との間に発生する寄生容量を大幅に減少させることができる。

次に、図９を用いて、実施例４に係る半導体装置１００ｃの変形例について説明する。図９は、実施例４に係る半導体装置１００ｃの第１メタル配線層３０を上面視した平面構成図である。

図９において、半導体装置１００ｃの第１メタル配線層３０は、図８と同様にシールド配線部Ｓ３１〜Ｓ３４と入力配線Ｖ１１〜Ｖ１４とから構成されるが、シールド配線部Ｓ３１〜Ｓ３４が、各々の上部電極ＣＵ１１〜ＣＵ１４を上から総て蓋で覆うように構成されている点で、図８に示した態様と異なっている。

このように、蓋状のシールド配線部Ｓ３１〜Ｓ３４で上部電極ＣＵ１１〜ＣＵ１４を完全に覆うように構成すれば、上部電極ＣＵ１１〜ＣＵ１４は入力配線Ｖ１１〜Ｖ１４から完全にシールドされる形となるので、容量セル５０ｃで発生する寄生容量をほぼ完全に消滅させることができ、容量ミスマッチを更に低減することができる。

〔実施例５〕
次に、図１０乃至図１３を用いて、実施例５に係る半導体装置１００ｄを説明する。実施例５においても、４個の容量セルＣ１１〜Ｃ１４が縦２行×横２列をなして構成されたキャパシタアレイ５０ｄを例に挙げて説明する。実施例４と同様の構成要素については、同一の参照符号を用いて、その説明を省略するものとする。

図１０は、実施例５に係る半導体装置１００ｄのキャパシタアレイ５０ｄの断面図である。実施例５に係る半導体装置１００ｄは、容量セルＣ１１、Ｃ１２の電極構成、すなわち上部電極ＣＵ１１、ＣＵ１２、下部電極ＣＬ１１、ＣＬ１２の形状は実施例４と同様であるが、下部電極ＣＬ１１、ＣＬ１２への接続配線構造が、２層メタル配線構造となっている点で異なっている。

つまり、図１０において、半導体基板１０の上に絶縁層６１を介して下部電極ＣＬ１１、ＣＬ１２が形成され、その上に対向して絶縁層６２を介して上部電極ＣＵ１１、ＣＵ１２が形成され、下部電極ＣＬ１１、ＣＬ１２は、コンタクトホール２１ａ、２２ａを介して第１メタル配線層３１ａ、３２ａに接続されている点は、実施例４の半導体装置１００ｃの断面構造と同様であるが、更に第１メタル配線層３１ａ、３２ａの上部にビアホール４１、４２が形成され、ビアホール４１、４２の上部の第２メタル配線層７０にシールド配線部Ｓ７１、Ｓ７２が形成されている点で、実施例４の図６とは異なっている。また、第２メタル配線層７０にシールド配線部Ｓ７１、Ｓ７２が形成されたことに伴い、入力配線Ｖ１３も、第２メタル配線層７０上に構成されている。

次に、図７、図１１及び図１２を用いて、本実施例に係る半導体装置１００ｄの上面視的な平面構成について説明する。

図７は、本実施例に係る半導体装置１００ｄの電極部分を示した図である。電極部分の構成は、実施例４に係る半導体装置１００ｃの電極部分と全く同様であるので、その説明を省略する。

図１１は、実施例５に係る半導体装置１００ｄの第１メタル配線層３１ａ〜３４ａを示した図である。図１１において、第１メタル配線層３１ａ〜３４ａは、各々が各容量セルＣ１１〜Ｃ１４の各上部電極ＣＵ１１〜ＣＵ１４の周囲を囲むことができる大きさを有し、かつ、その四隅には、下部に存在する各々のコンタクトホール２１ａ〜２４ａと、上部に存在するビアホール４１〜４４に接続される構成となっている。

なお、本実施例に係る半導体装置１００ｄの第１メタル配線層３１ａ〜３４ａは、各々が各上部電極ＣＵ１１〜ＣＵ１４を囲む四角形状を有しており、入力配線は直接的には接続されていないが、第２メタル配線層７０を介して間接的に接続され、電気的には入力配線に接続されることになる。よって、第１メタル配線層３１ａ〜３４ａも、シールド配線部としての役割を果たす。

図１２は、実施例５に係る半導体装置１００ｄの第２メタル配線層７０の上面視的な平面構成を示した図である。図１２において、第２メタル配線層７０は、各容量セルＣ１１〜Ｃ１４を上面視的に包囲するシールド配線部Ｓ７１〜Ｓ７４と、シールド配線部Ｓ７１〜Ｓ７４に接続される入力配線Ｖ１１〜Ｖ１４を備えている。実施例４においては、第１メタル配線層３０が入力配線Ｖ１１〜Ｖ１４を備える構成となっていたが、実施例５においては、第２メタル配線層７０がシールド配線部Ｓ７１〜Ｓ７４及び入力配線Ｖ１１〜Ｖ１４を有する構成となっている。よって、本実施例においては、第２メタル配線層７０の入力配線Ｖ１１〜Ｖ１４から信号が入力され、シールド配線部Ｓ７１〜Ｓ７４及び第１メタル配線層３１ａ〜３４ａを介して下部電極ＣＬ１１〜ＣＬ１４に信号が入力される構成となっている。例えば、入力配線Ｖ１３は、シールド配線部Ｓ７３及び第１メタル配線層３３ａを介して容量セルＣ１３の下部電極ＣＬ１３に接続されるので、下部電極ＣＬ１３と同電位ということになる。

図７、図１１及び図１２の上面視的な平面構成を前提として、図１０に戻ると、図１０において、入力配線Ｖ１３と下部電極ＣＬ１３は同電位である。よって、入力配線Ｖ１３と寄生容量が発生し易い部分は、容量セルＣ１１の上部電極ＣＵ１１の入力配線Ｖ１３に近い内側の部分、及び容量セルＣ１２の上部電極ＣＵ１２の入力配線Ｖ１３に近い内側の部分である。ここで、入力配線Ｖ１３と上部電極ＣＵ１１、ＣＵ１２は、第１メタル配線層３１ａ、３２ａの内側部分と、第２メタル配線層７０のシールド配線部Ｓ７１、Ｓ７２の双方で遮るようにシールドされており、入力配線Ｖ１３と上部電極ＣＵ１１、ＣＵ１２との間の寄生容量の主成分がカットされるような構成となっている。すなわち、上部電極ＣＵ１１、ＣＵ１２の内側端部と入力配線Ｖ１３との間の電気力線は、最短距離を結ぶと第１メタル配線層３１ａ、３２ａに遮られ、大回りするとシールド配線部Ｓ７１、Ｓ７２の上部を大きく回り込む経路しかなく、その主成分の殆どを除去できる構成となっている。

このように、本実施例に係る半導体装置１００ｄは、下部電極ＣＬ１１〜ＣＬ１４への入力の配線構造を２層メタル配線構造にした場合であっても、寄生容量の発生を大幅に低減させ、各容量セルＣ１１〜Ｃ１４との間の容量ミスマッチを著しく減少させることができる。

なお、本実施例においては、理解の容易のために、入力配線構造を２層メタル配線構造としたが、更に多くの多層配線構造に本実施例を適用してもよい。例えば、第ｎ層目に入力信号が入力される入力配線Ｖ１１〜Ｖ１４を有するときには、１〜（ｎ−１）層までを本実施例に係る半導体装置１００ｄの第１メタル配線層３１ａ〜３４ａと同様の図１１に示した構成とし、第ｎ層を図１２に示したシールド配線部Ｓ７１〜Ｓ７４を含む構成とすればよい。

次に、図１３を用いて、実施例５の変形例について説明する。図１３は、第２メタル配線層７０のシールド配線部Ｓ７１〜Ｓ７４を蓋構造とし、上部電極ＣＵ１１〜ＣＵ１４を覆うように構成した半導体装置１００ｄを示した図である。このように、第２メタル配線層７０を、上部電極ＣＵ１１〜ＣＵ１４を覆うように構成してもよい。

これにより、上部電極ＣＵ１１〜ＣＵ１４と入力配線Ｖ１１〜Ｖ１４との間に発生する寄生容量はほぼ完全に消滅させることができ、容量ミスマッチを著しく低減することができる。

なお、かかる蓋構造は、入力配線Ｖ１１〜Ｖ１４が、第ｎ層に設けられた多層金属配線構造の場合には、第ｎ層目のシールド配線部をこのような蓋構造に構成してよい。これにより、多層金属配線構造の半導体装置１００ｄについても、本実施例を好適に適用することができる。

〔実施例６〕
次に、実施例６に係る半導体装置１００ｅについて説明する。図１４は、実施例６に係る半導体装置１００ｅの断面図である。実施例６においては、２層メタル配線構造であって、上部電極からの出力を第１メタル配線層から行う例について説明する。なお、実施例５と同様の構成要素については、同一の参照符号を用いるものとする。

図６において、実施例６に係る半導体装置１００ｅは、シリコン等の半導体基板１０上に、容量セルＣ１１とＣ１２が形成されている。容量セルＣ１１、Ｃ１２は、今までの説明と同様に、同一構成の単位容量であってよい。容量セルＣ１１、Ｃ１２は、半導体基板１０の上層に形成された、例えば二酸化ケイ素からなる絶縁酸化膜や、他に窒化膜からなる絶縁膜層により構成された絶縁層６１の上方に形成されてよい。容量セルＣ１１、Ｃ１２は、下部電極ＣＬ１１、ＣＬ１２と、絶縁層６２を介して下部電極ＣＬ１１、ＣＬ１２と対向して配置された上部電極ＣＵ１１、ＣＵ１２を備える。下部電極ＣＬ１１、ＣＬ１２及び上部電極ＣＵ１１、ＣＵ１２は、例えば、ポリシリコン等の多結晶導体で形成されてよい。下部電極ＣＬ１１、ＣＬ１２の上方には、コンタクトホール２１ａ、２２ａが形成されており、上部電極ＣＵ１１、ＣＵ１２の上方には、コンタクトホール２１ｂ、２２ｂが形成されている。そして、下部電極ＣＬ１１、ＣＬ１２は、コンタクトホール２１ａ、２２ａを介して第１メタル配線層３１ａ、３２ａに接続されている。上部電極ＣＵ１１、ＣＵ１２は、コンタクトホール２１ｂ、２２ｂを介して第１メタル配線層３１ｂ、３２ｂに接続されている。第１メタル配線層３１ａ、３２ａは、上部に形成されたビアホール４１、４２に接続され、ビアホール４１、４２は上層の第２メタル配線層７０の一部であるシールド配線部Ｓ７１、Ｓ７２に接続されている。第２メタル配線層７０は、更に入力配線Ｖ１３を備えている。コンタクトホール２１ａ、２２ａ、２１ｂ、２２ｂ、第１メタル配線層３１ａ、３２ａ、３１ｂ、３２ｂ、ビアホール４１、４２及び第２メタル配線７０は、総て配線用金属で構成されてよく、アルミニウム、銅等が適用されてよい。このような多層メタル配線構造により、容量セルＣ１１、Ｃ１２の下部電極ＣＬ１１、１２及び上部電極ＣＵ１１、ＣＵ１２の電気的接続が各々なされる。なお、コンタクトホール２１ａ、２２ａ、２１ｂ、２２ｂの周囲は絶縁層６３、第１メタル配線３１ａ、３２ａ、３１ｂ、３２ｂの周囲は絶縁層６４、第２メタル配線層７０の周囲は絶縁層６５により覆われて多層配線構造が形成されてよい。

次に、図１５〜図１７を用いて、半導体装置１００ｅの平面配線構造について説明する。

図１５は、図１４に係る半導体装置１００ｅの構成を、上面透視的に示した図である。図７において、容量セルＣ１１〜Ｃ１４が縦２行×横２列をなして配置されている。各容量セルＣ１１〜Ｃ１４は、各々下部電極ＣＬ１１〜ＣＬ１４を備えており、下部電極ＣＬ１１〜ＣＬ１４の内側に、上部電極ＣＵ１１〜ＣＵ１４を各々備えている。下部電極ＣＬ１１〜ＣＬ１４の四隅には、下部電極ＣＬ１１〜ＣＬ１４が第１メタル配線層３１ａ〜３４ａと電気的接続を取るためのコンタクトホール２１ａ〜２４ａが形成されている。また、中央にある上部電極ＣＵ１１〜ＣＵ１４の第１メタル配線層３１ｂ〜３４ｂと導通を取るために、同様にコンタクトホール２１ｂ〜２４ｂが設けられている。

図１６は、半導体装置１００ｅの第１メタル配線層３１ａ〜３４ａ、３１ｂ〜３４ｂの平面構成を示した図である。図１６において、各容量セルＣ１１〜Ｃ１４の中央部の第１メタル配線層３１ｂ〜３４ｂは、容量セルＣ１１〜Ｃ１４の上部電極ＣＵ１１〜ＣＵ１４の電気的接続を行っている配線パターンである。図１６においては、出力は共通端子とされ、上部電極ＣＵ１１〜ＣＵ１４は、総て電気的に接続された共通電極となって構成されている。一方、各容量セルＣ１１〜Ｃ１４の四隅には、Ｌ字形状に成形され、各々個別に絶縁された第１メタル配線層３１ａ〜３４ａが設けられている。これにより、各々の下部電極ＣＬ１１〜ＣＬ１４に信号を個別に供給できるように構成されている。また、第１メタル配線層３１ａ〜３４ａの更に角部分には、第２メタル配線層との電気的接続を図るためのビアホール４１〜４４が形成されている。

図１７は、第２メタル配線層７０の平面構成を示した図である。図１７において、第２メタル配線層７０は、各容量セルＣ１１〜Ｃ１４の上部電極ＣＵ１１〜ＣＵ１４を囲むような大きさで、下部電極ＣＬ１１〜ＣＬ１４と略同じ形状でシールド配線部Ｓ７１〜Ｓ７４を形成している。これにより、上面視図による平面構造で見れば、上部電極ＣＵ１１〜ＣＵ１４を完全に囲んでシールドしていることになる。また、第２メタル配線層７０は、各容量セルＣ１１〜Ｃ１４に信号を入力できるように、入力配線Ｖ１１〜Ｖ１４を備えている。入力配線Ｖ１１〜Ｖ１４は、キャパシタアレイ５０ｅの外部の信号供給ラインに接続されており、各シールド配線部Ｓ７１〜Ｓ７４を介して、各容量セルに信号を入力する。

図１７において、入力配線Ｖ１３が、隣接する容量セルＣ１１とＣ１２との間に配置されているが、容量セルＣ１１はシールド配線Ｓ７１、容量セルＣ１２はシールド配線Ｓ７２によりシールドされているため、入力配線Ｖ１３との間で、寄生容量が発生し難い構成となっている。

図１５〜図１７において説明した平面配線構造を踏まえて、図１４の断面構造図に戻り、実施例６に係る半導体装置１００ｅを更に詳細に説明する。

図１４において、入力配線Ｖ１３は、第２メタル配線層７０上に形成されており、シールド配線部Ｓ７１、Ｓ７２も同様に第２メタル配線層７０上に形成されている。そして、第２メタル配線層７０のシールド配線部Ｓ７１、Ｓ７２は、ビアホール４１、４２を介して第１メタル配線層３１ａ、３２ａに接続され、更にコンタクトホール２１ａ、２２ａを介して下部電極ＣＬ１１、ＣＬ１２に接続される。一方、上部電極ＣＵ１１、ＣＵ１２は、コンタクトホール２１ｂ、２２ｂを介して、第１メタル配線層３１ｂ、３２ｂに接続されている。

かかる構成において、容量ミスマッチの原因となる寄生容量が発生し易い箇所は、入力配線Ｖ１３と、上部電極ＣＵ１１、ＣＵ１２と同電位であって、入力配線Ｖ１３と距離が近い位置との間である。よって、図１４においては、入力配線Ｖ１３と第１メタル配線層３１ｂの内側との間と、入力配線Ｖ１３と第１メタル配線層３２ｂの内側との間に寄生容量が発生することになる。ところが、図１４においては、この部分が、下部電極ＣＬ１１、ＣＬ１２と同電位のガード配線部Ｓ７１、Ｓ７２、ビアホール４１、４２及び第１メタル配線層３１ａ、３２ａによりシールドされている。よって、入力配線Ｖ１３に信号が入力されても、入力配線Ｖ１３と第１メタル配線層３１ｂ、３２ｂとの間に発生する寄生容量を低減し、これに起因するノイズを減少さえることができる。かかる構成においては、第２メタル配線層７０上に形成されたシールド配線部Ｓ７１、Ｓ７２のみならず、第１メタル配線層３１ａ、３２ａ及びコンタクトホール２１ａ、２２ａも部分的に寄生容量低減の役割を果たしている。図１６で示したように、各容量セルの四角に設けられた第１メタル配線層３１ａ、３２ａも、部分的に中央の第１メタル配線層３１ｂ、３２ｂを囲んでいるので、本実施例においては、第１メタル配線層３１ａ、３２ａも一部シールドの配線の構造を有している。

図１４に示した配線構造において、シールド配線構造を設けない場合には、シールド配線部Ｓ７１、Ｓ７２が除かれ、かつ容量セルＣ１１、Ｃ１２を部分的に囲んでいる第１メタル配線層３１ａ、３２ａも不要で除かれるので、その場合には、入力配線Ｖ１３の下側と側面と中央の第１メタル配線層３１ｂ、３２ｂ及び上部電極ＣＵ１１、ＣＵ１２との間で寄生容量が発生する。よって、本実施例に係る半導体装置１００ｅは、入力配線Ｖ１３と同層の第２メタル配線層７０に、上面視的に上部電極ＣＵ１１、ＣＵ１２を囲むシールド配線部Ｓ７１、Ｓ７２を設けるとともに、第１メタル配線層３１ａ、３２ａを、部分的にやはり上部電極ＣＵ１１、ＣＵ１２を上面視的に囲む形状に構成することにより、多層メタル配線構造の第２メタル配線層７０に入力配線Ｖ１３を設けた場合であっても、寄生容量を低減することができる。

このように、本実施例に係る半導体装置１００ｅのように、多層メタル配線構造を有する半導体装置１００ｅであって、第２メタル配線層７０に入力配線Ｖ１３を設けた配線構造に本発明を適用する場合には、第２メタル配線層７０にシールド配線部Ｓ７１、Ｓ７２を設けるとともに、第１メタル配線層３１ａ、３２ａをもシールド効果を有する配線構造とすることにより、より効果的に寄生容量による容量ミスマッチを低減し、ノイズの発生を減少させることができる。

尚、実施例１〜６において説明した上面視的に上部電極をメタル配線層で全面的に覆う構成の容量セルとした場合、入力配線を容量セル上に絶縁層を介して配置すれば、入力配線と、上部電極との間の寄生容量をほぼ完全に消滅させることができ、寄生容量による容量ミスマッチを低減し、ノイズの発生を減少させることができる。この場合、容量セル間に入力配線を配置しなくても済むため、容量セル間の間隔を小さくすることができる。

〔実施例７〕
図１８は、本発明を適用した実施例７に係る半導体装置１００ｆの断面構成を示した図である。図１８において、実施例７に係る半導体装置１００ｆの一部として、隣接して配置された２つの容量セルＣ１３、Ｃ１４が示されている。なお、実施例６と同様の構成要素については、同一の参照符号を付し、その説明を簡略化する。

図１８において、実施例７に係る半導体装置１００ｆは、シリコン等の半導体基板１０上に、絶縁層６１を介して、各容量セルＣ１３、Ｃ１４の下部電極ＣＬ１３、ＣＬ１４が配置されている。その上部に、絶縁層６２を介して、容量セルＣ１３、Ｃ１４の上部電極ＣＵ１３、ＣＵ１４が、下部電極ＣＬ１３、ＣＬ１４に各々対向して配置されている。下部電極ＣＬ１３、ＣＬ１４及び上部電極ＣＵ１３、ＣＵ１４は、今までの説明通り、例えばポリシリコン等の多結晶体で構成されてよい。

上部電極ＣＵ１３、ＣＵ１４の上部には、絶縁層６３を介して、第１メタル配線層３０ａが形成されている。第１メタル配線層３０ａのうち、容量セルＣ１３、Ｃ１４の外側枠部分に配置された第１メタル配線層Ｓ３３ａ、Ｓ３４ａは、コンタクトホール２３ａ、２４ａにより下部電極ＣＬ１３、ＣＬ１４と電気的に接続されている。一方、第１メタル配線層３０ａのうち、容量セルＣ１３、Ｃ１４の内側中央部分に配置された第１メタル配線層３３ｂ、３４ｂは、コンタクトホール２３ｂ、２４ｂを介して、上部電極ＣＵ１３、ＣＵ１４と電気的に接続されている。外側枠部分の第１メタル配線層Ｓ３３ａ、Ｓ３４ａは、内側中央部分の第１メタル配線層３３ｂ、３４ｂの周囲を囲んでおり、上面視的には、上部電極ＣＵ１３、ＣＵ１４を囲んでいる。よって、第１メタル配線層３０ａの外側枠部分は、シールド配線部Ｓ３３ａ、Ｓ３４ａとして機能する。なお、この平面構成の詳細については後述する。

第１メタル配線層３０ａの上方には、絶縁層６４を介して、第２メタル配線層７０ａが配置されている。第２メタル配線層７０ａには、各容量セルＣ１３、Ｃ１４の上部電極ＣＵ１３、ＣＵ１４を含めて全体を覆うように、平板形状のシールド配線部Ｓ７３ａ、Ｓ７４ａが各々形成されている。そして、平板形状のシールド配線部Ｓ７３ａ、Ｓ７４ａは、ビアホール４３、４４を介して、外側の第１メタル配線層Ｓ３３ａ、Ｓ３４ａと接続されており、電気的に接続されている。

第２メタル配線層７０ａの上方には、絶縁層６５を介して、第３メタル配線層９０が形成されている。第３メタル配線層９０は、各容量セルＣ１３、Ｃ１４に対応して第３メタル配線層９３、９４を備えている。第３メタル配線層９３、９４は、容量セルＣ１３、Ｃ１４の上方に各々４つの金属配線が形成されており、右側の金属が、ビアホール８３、８４を介して、第２メタル配線層７０ａのシールド配線部Ｓ７３ａ、Ｓ７４ａに電気的に接続されている。第３メタル配線層９３、９４は、ビアホール８３、８４、第２メタル配線層Ｓ７３ａ、Ｓ７４ａ、ビアホール４３、４４、第１メタル配線層Ｓ３３ａ、Ｓ３４ａ及びコンタクトホール２３ａ、２４ａを介して下部電極ＣＬ１３、ＣＬ１４に接続されている。従って、下部電極ＣＬ１３、ＣＬ１４への入力信号は、例えば最上層の第３メタル配線層９３、９４から供給されてもよい。ここで、第２メタル配線層７０ａのシールド配線部Ｓ７３ａ、Ｓ７４ａは、入力信号と同電位の平板形状の金属で上部電極ＣＵ１３、ＣＵ１４及びこれに接続された中央の第１メタル配線層３３ｂ、３４ｂを上面から覆ってシールドしている。また、下部電極ＣＬ１３、ＣＬ１４と接続された第１メタル配線層３０ａのシールド配線部Ｓ３３ａ、Ｓ３４ａも、上面視的に周囲から上部電極ＣＵ１３、ＣＵ１４及び中央の第１メタル配線３３ｂ、３４ｂの各々を囲んでおり、やはり入力信号と同電位の配線形状で上部電極ＣＵ１３、ＣＵ１４をシールドしている。

このように、容量セルＣ１３、Ｃ１４への配線層については、シールド配線部Ｓ３３ａ、Ｓ３４ａ、Ｓ７３ａ、Ｓ７４ａよりも上の配線層（第３メタル配線層９０）を用いることにより、容量セルＣ１３、Ｃ１４の隣接スペースを小さく構成することができ、半導体装置１００ｆのレイアウト面積を小さくすることができる。

次いで、実施例７に係る半導体装置１００ｆの平面構成について説明する。まず、容量セルＣ１３、Ｃ１４を構成する上部電極ＣＬ１３、ＣＬ１４及び下部電極ＣＵ１３、ＣＵ１４については、実施例６において説明した図１５と全く同様の構成を有する。実施例６においては、容量セルＣ１１、Ｃ１２を例に挙げて説明したが、実施例７においては、Ｃ１３、Ｃ１４を例に挙げて説明している点のみが異なっている。その他、上部電極ＣＵ１１〜ＣＵ１４、下部電極ＣＬ１１〜ＣＬ１４及びコンタクトホール２１ａ〜２４ａ、２１ｂ〜２４ｂの配置については、図１５と全く同様であるので、その説明を省略する。

図１９は、実施例７に係る半導体装置１００ｆの第１メタル配線層３０ａの平面構成を示した図である。図１９より、容量セルＣ１１〜Ｃ１４において、隣接する上部電極ＣＵ１１〜ＣＵ１４同士は、その上部に存在する中央部の第１メタル配線層３１ｂ〜３４ｂを介して、互いに電気的接続がなされていることが分かる。つまり、隣接する中央部の第１メタル配線層３１ｂ〜３４ｂ同士は、上部電極接続部ＣＵＣにより互いが電気的に接続されており、上部電極ＣＵ１１〜ＣＵ１４は、第１メタル配線層３１ｂ〜３４ｂ及び上部電極接続部ＣＵＣを介して、並列接続された１つの大きな同電位の上部電極を形成している。

また、各容量セルＣ１１〜Ｃ１４の外側枠部のシールド配線部Ｓ３１ａ〜Ｓ３４ａは、各容量セルＣ１１〜Ｃ１４の上部電極ＣＵ１１〜ＣＵ１４及びこれに接続された中央部の第１メタル配線３１ｂ〜３４ｂの周囲を上面視的に囲む形状を有している。これにより、シールド配線部Ｓ３１ａ〜Ｓ３４ａは、上部電極ＣＵ１１〜ＣＵ１４が入力信号供給用の配線と寄生容量を発生するのを防いでいる。

図１９において、第１メタル配線層３０ａのシールド配線部Ｓ３１ａ〜Ｓ３４ａは、隣接する上部電極ＣＵ１１〜ＣＵ１４同士を、第１メタル配線層３１ｂ〜３４ｂを介して電気的に接続する上部電極接続部ＣＵＣの形成された部分は形成されておらず、切れ目を有している。しかしながら、シールド配線部Ｓ３１ａ〜Ｓ３４ａは、上部電極接続部ＣＵＣ以外の周囲部分は、上部電極ＣＵ１１〜ＣＵ１４を上面視的に囲む構造を有している。つまり、シールド配線部Ｓ３１ａ〜Ｓ３４ａは、上部電極ＣＵ１１〜ＣＵ１４及び内側中央部の第１メタル配線層３１ｂ〜３４ｂの大部分を囲んでおり、実質的に上部電極ＣＵ１１〜ＣＵ１４を上面視的に囲んでいる。よって、第１メタル配線層３０ａの外部のシールド配線部Ｓ３１ａ〜Ｓ３４ａは、部分的に欠けている部分があっても、上部電極ＣＵ１１〜ＣＵ１４の大部分を囲んでいるので、寄生容量の発生を効果的に防ぐことができる。このように、シールド配線部Ｓ７１ａ〜Ｓ７４ａは、上部電極Ｃｕ１１〜ＣＵ１４を完全に連続的に囲まなくても、部分的に囲み、実質的に寄生容量の発生を防ぐことができる構成であってもよい。但し、この場合でも、上部電極ＣＵ１１〜ＣＵ１４を半分程度囲むレベルでは足りず、周囲全長の少なくとも７０％以上、好ましくは８０％以上、更に好ましくは８５％以上囲んでいることを要する。なお、周囲全長に対する割合は、シールド配線部Ｓ３１ａ〜Ｓ３４ａが完全に連続的に接続されていると見なした場合の隙間長を計算してもよいし、シールド配線部Ｓ３１ａ〜Ｓ３４ａの隙間部分から内側中央部の第１メタル配線層３１ｂ〜３４ｂ又は上部電極ＣＵ１１〜ＣＵ１４に垂線を降ろして、第１メタル配線層３１ｂ〜３４ｂ又は上部電極ＣＵ１１〜ＣＵ１４の周囲長ベースで計算するようにしてもよい。

図２０は、実施例７に係る半導体装置１００ｆの第２メタル配線層７０ａの平面構成を示した図である。図２０（ａ）は、図１８に対応する部分を含む拡大図であり、図２０（ｂ）は、より広い領域を示した概要図である。

図２０（ｂ）において、縦及び横に４×４＝１６個の容量セルが示されており、右上の４つの容量セルが、図１８に対応する４つの容量セルＣ１１〜Ｃ１４である。図２０（ｂ）において、各容量セルに入力信号を供給する第３メタル配線層９０の配線パターンが示されている。図２０（ｂ）に示すように、各容量セルの上を縦断するように、第３メタル配線層９０が形成されている。例えば、このように、一方側から入力信号が供給されるような配線構造であってもよい。図２０（ｂ）において、右上に配置された４個の容量セルＣ１１〜Ｃ１４について、第３メタル配線層９１〜９４が示されている。

図２０（ａ）は、図２０（ｂ）の右上の４個の容量セルＣ１１〜Ｃ１４の領域を示した拡大図であり、縦方向に延在する第３メタル配線層９１〜９４の下に、第２メタル配線層Ｓ７１ａ〜Ｓ７４ａが示されている。そして、第３メタル配線層９１〜９４と第２メタル配線層Ｓ７１ａ〜Ｓ７４ａは、ビアホール８１〜８４により各々電気的に接続されている。第２メタル配線層Ｓ７１ａ〜Ｓ７４ａは、各容量セルＣＬ１１〜ＣＬ１４を覆う蓋のような平板形状を有しており、各容量セルＣ１１〜Ｃ１４を個別に上部から囲んでシールドしている。このように、シールド配線部Ｓ７１ａ〜Ｓ７４ａが、上から上部電極を覆って囲む平板形状で形成されるとともに、入力信号が供給される配線層がシールド配線部Ｓ７１ａ〜Ｓ７４ａの上方に形成されてもよい。これにより、上部電極ＣＵ１１〜ＣＵ１４を完全にシールドできるとともに、入力配線用のスペースを容量セルＣ１１〜Ｃ１４間に隙間を作って設ける必要がなくなるので、省スペースで高精度の容量を有する半導体装置１００ｆを構成することができる。

また、実施例７に係る半導体装置１００ｆにおいては、シールド配線部Ｓ３１ａ〜Ｓ３４ａ、Ｓ７１ａ〜Ｓ７４ａが、第１メタル配線層３０ａと第２メタル配線層７０ａの双方に形成された多段配線構造で形成されている。このように、シールド配線部Ｓ３１ａ〜Ｓ３４ａ、Ｓ７１ａ〜Ｓ７４ａを多段で構成することにより、シールド効果を一層高めることができる。

〔実施例８〕
図２１は、本発明を適用した実施例８に係る半導体装置１００ｇの断面構成を示した図である。実施例８に係る半導体装置１００ｇは、実施例７に係る半導体装置１００ｆの変形例と言ってもよく、実施例７に係る半導体装置１００ｆの多層構造を拡張した実施例である。なお、図２１においては、絶縁層の細かな構成は省略し、絶縁層６０として導体間の絶縁層６０を総称的に示している。

図２１において、実施例８に係る半導体装置１００ｇは、半導体基板１０上に下部電極ＣＬ１３、ＣＬ１４及び対向配置された上部電極ＣＵ１３、ＣＵ１４を有し、その上部に第１メタル配線層３０ｃが形成されている。第１メタル配線層３０ｃは、容量セルＣ１３、Ｃ１４の外側枠部分に対応して配置され、下部電極ＣＬ１３、Ｃｌ１４と接続されたシールド配線部Ｓ３３ｃ、Ｓ３４ｃを有する。また、第１メタル配線層３０ｃは、容量セルＣ１３、Ｃ１４の内側中央部分に対応して配置され、上部電極ＣＵ１３、ＣＵ１４と接続された第１メタル配線層３３ｄ、３４ｄを有する。外側枠部分のシールド配線部Ｓ３３ｃ、Ｓ３４ｃは、コンタクトホール２３ａ、２４ａにより下部電極ＣＬ１３、Ｃｌ１４に接続されている、また、内側中央部分の第１メタル配線層３３ｄ、３４ｄは、コンタクトホール２３ｂ、２４ｂにより上部電極ＣＵ１３、ＣＵ１４に接続されている。

図２２は、実施例８に係る半導体装置１００ｇの第１メタル配線層３０ｃの平面構成を示した図である。各容量セルＣ１１〜Ｃ１４について、上部電極ＣＵ１１〜ＣＵ１４と接続される配線層３１ｄ〜３４ｄが中央に配置され、その周囲を上面視において囲むように、下部電極ＣＬ１１〜ＣＬ１４と接続されるシールド配線部Ｓ３１ｃ〜Ｓ３４ｃが配置されている。外側枠型の第１メタル配線層であるシールド配線部Ｓ３１ｃ〜Ｓ３４ｃは、下部電極ＣＬ１３、ＣＬ１４と接続され、入力信号が入力される配線層であり、かつ上部電極ＣＵ１１〜ＣＵ１４を上面視的に完全に囲んでいるので、上部電極ＣＵ１１〜ＣＵ１４をシールドし、寄生容量の発生を低減する。

図２１に戻る。第１メタル配線層３０ｃの上方には、第２メタル配線層７０ｃが配置される。第２メタル配線層７０ｃも、第１メタル配線層３０ｃと同様に、下部電極ＣＬ１３、ＣＬ１４に電気的に接続される、容量セルＣ１３、Ｃ１４の外側枠部分に対応して配置されたシールド配線部Ｓ７３ｃ、Ｓ７４ｃを有する。また、第２メタル配線層７０ｃは、上部電極ＣＵ１３、ＣＵ１４に電気的に接続される、容量セルＣ１３、Ｃ１４の内側中央部に対応して配置された第２メタル配線層７３ｄ、７４ｄを有する。

外側のシールド配線部Ｓ７３ｃ、Ｓ７４ｃは、第１メタル配線層３０ｃのシールド配線部Ｓ３３ｃ、Ｓ３４ｃとビアホール４３、４４により接続され、内側の第２メタル配線層７３ｄ、７４ｄは、内側の第１メタル配線層３３ｄ、３４ｄとビアホール４３ｄ、４４ｄにより接続されている。

図２３は、実施例８に係る半導体装置１００ｇの第２メタル配線層７０ｃの平面構成を示した図である。第２メタル配線層７０ｃの平面構成は、実施例７において図１９を用いて説明した第１メタル配線層３０ａの構成とほぼ同様の構成を有する。上部電極ＣＵ１１〜ＣＵ１４の配線層として、各容量セルＣ１１〜Ｃ１４の中央部に、第２メタル配線層７１ｄ〜７４ｄが形成され、上部電極接続部ＣＵＣにより各第２メタル配線層７１ｄ〜７４ｄ同士が接続されている。また、第２メタル配線層７１ｄ〜７４ｄの周囲の大部分を上面視的に囲むように、上部電極接続部ＣＵＣが通る部分のみ隙間を有して、シールド配線部Ｓ７１ｃ〜Ｓ７４ｃが形成されている。このように、上部電極ＣＵ１１〜ＣＵ１４同士の接続を行う配線層を、第１メタル配線層３０ｃよりも上層の、第２メタル配線層７０ｃに設けるようにしてもよい。その際、上部電極ＣＵ１１〜ＣＵ１４又はこれに接続される第２メタル配線層７１ｄ〜７４を部分的に囲む下部電極ＣＬ１３、ＣＬ１４と接続されたシールド配線部Ｓ７１ｃ〜Ｓ７４ｃを設けることにより、寄生容量の発生を低減することができる。

図２１に戻る。第２メタル配線層７０ｃの上方には、第３メタル配線層１３０が形成されている。第３メタル配線層１３０は、各容量セルＣ１３、Ｃ１４に対応して第３メタル配線層Ｓ１３３、Ｓ１３４を有する。第３メタル配線層Ｓ１３３、Ｓ１３４は、容量セルＣ１３、Ｃ１４の外側枠部分の領域にのみ形成され、下部電極Ｃｌ１３、ＣＬ１４に入力信号を供給する配線層として機能する。

図２４は、実施例８に係る半導体装置１００ｇの第３メタル配線層１３０の平面構成を示した図である。図２４において、第３メタル配線層１３０は、各容量セルＣ１１〜Ｃ１４の外側のみを囲む枠型の形状のシールド配線部Ｓ１３１〜Ｓ１３４として形成されている。これにより、下部電極ＣＬ１１〜ＣＬ１４との導通を図ることができる。また、シールド配線部Ｓ１３１〜Ｓ１３４は、上部電極ＣＵ１１〜ＣＵ１４を上面視的に囲む枠型の形状を有するので、上部電極と入力配線との間に発生する寄生容量をカットすることができる。このように、第３メタル配線層１３０のシールド配線部Ｓ１３１〜Ｓ１３４は、下部電極ＣＬ１１〜ＣＬ１４に入力信号を供給する配線層として機能するとともに、寄生容量を低減することができる。

図２１に戻る。第３メタル配線層１３０の上方には、第４メタル配線層１７０が形成されている。第４メタル配線層１３０は、容量セルＣ１３、Ｃ１４に対応した平板形状のシールド配線部Ｓ１７３、Ｓ１７４を有し、各容量セルＣ１３、Ｃ１４を上方から覆っている。また、第４メタル配線層１７０のシールド配線部Ｓ１７３、Ｓ１７４と、第３メタル配線層１３０のシールド配線部Ｓ１３３、Ｓ１３４との間には、ビアホール１４３、１４４が形成され、両者の電気的接続がなされている。

第４メタル配線層１７０の上方には、第５メタル配線層１９０が形成されている。第５メタル配線層１９０は、実施例６に係る半導体装置１００ｆの図１８の第３メタル配線層９０と同様に、入力信号を下部電極ＣＬ１３、ＣＬ１４に供給するための入力配線層である。第５メタル配線層１９０は、容量セルＣ１３、Ｃ１４の上方に各々４つからなる第５メタル配線層１９０の断面が示されており、各々そのうちの右側の１つの第５メタル配線層１９３、１９４が、ビアホール１８３、１８４により第４メタル配線層Ｓ１７３、Ｓ１７４と接続されている。

図２５は、実施例８に係る半導体装置１００ｇの第４メタル配線層１７０及び第５メタル配線層１９０の平面構成を示した図である。図２５において、各容量セルＣ１１〜Ｃ１４に対応して、第４メタル配線層１７０のシールド配線部Ｓ１７１〜Ｓ１７４が設けられ、シールド配線部Ｓ１７１〜Ｓ１７４は、容量セルＣ１１〜Ｃ１４を上から覆って囲むような平板形状をしている。また、第５配線層１９０は、各容量セルＣ１１〜Ｃ１４への配線が可能なように、各々に対応して第５メタル配線層１９１〜１９４が備えられている。そして、第５メタル配線層１９１〜１９４は、第４メタル配線層１７０のシールド配線部Ｓ１７１〜Ｓ１７４の上を縦断するように配置され、ビアホール１８１〜１８４により、各シールド配線部Ｓ１７１〜Ｓ１７４に接続されている。

このように、第４メタル配線層１７０のシールド配線部Ｓ１７１〜Ｓ１７４には、第５メタル配線層１９１〜１９４より入力信号が供給され、また各シールド配線部Ｓ１７１〜Ｓ１７４は、各上部電極ＣＵ１１〜ＣＵ１４を上から覆うように囲んでシールドし、入力配線である第５メタル配線１９１〜１９４との間に発生する寄生容量をカットしている。従って、第４メタル配線層１７０のシールド配線部Ｓ１７１〜Ｓ１７４は、平板形状のシールド配線部として機能し、容量セルＣ１１〜Ｃ１４の容量を高精度で均一化できる。

図２１に戻る。今まで説明したように、実施例８に係る半導体装置１００ｇは、上部電極ＣＵ１１〜ＣＵ１４を入力信号電位配線で囲むシールド配線部を、第１メタル配線層３０ｃ、第２メタル配線層７０ｃ、第３メタル配線層１３０及び第４メタル配線層１７０の４層に設けた多段配線構造としている。そして、図２２で平面構成を示した第１メタル配線層３０ｃと、図２４で平面構成を示した第３メタル配線層１３０は、同じ平面構成を有する形状の配線層を、必要に応じて何段も設けることができる。つまり、図２３に平面構成を示した第２メタル配線層７０ｃを第ｎ層とすれば、第１メタル配線層から第（ｎ−１）メタル配線層は図２２に示した第１メタル配線層３０ｃと同じ平面構成とすることができ、第（ｎ＋１）層以上のメタル配線層は、図２４に示した第３メタル配線層１３０の平面構成と同じ平面構成として、必要な段数積層することができる。

このように、実施例８に係る半導体装置１００ｇによれば、入力配線をシールド配線部Ｓ３１ｃ〜Ｓ３４ｃ、Ｓ７１ｃ〜７４ｃ、Ｓ１３１〜Ｓ１３４、Ｓ１７１〜Ｓ１７４よりも上層の配線層１９１〜１９４に形成することにより、省スペースで多段配線構造に対応した構成とすることができる。例えば、半導体装置１００ｆに形成される回路が複雑であり、何層にも亘る多層配線構造とする場合には、これに合わせて、容量セルＣ１１〜Ｃ１４を必要な段数の多段配線構造に形成することができる。

次に、図２６を用いて、実施例８に係る半導体装置１００ｇの変形例について説明する。図２６は、実施例８の変形例に係る半導体装置１００ｈの平面構成を示した図である。

図２６において、格子状に隣接配置された容量セルＣ１１ａ〜Ｃ１４ａが示されているが、上部電極ＣＵ１１ａ〜ＣＵ１４ａ同士が、配線層を介することなく直接的に上部電極接続部ＣＵＣで接続されている。図２６の場合、例えば上部電極ＣＵ１１ａ〜ＣＵ１４ａがポリシリコンで形成されている場合には、ポリシリコン自体を、上部電極接続部ＣＵＣを有する形状に構成し、上部電極ＣＵ１１ａ〜ＣＵ１４ａ同士が接続された電極形状とする。なお、下部電極ＣＬ１１〜ＣＬ１４は、実施例６乃至８に示した形状と同一であり、各容量セルＣ１１〜Ｃ１４毎に備えられ、４隅にコンタクトホール２１ａ〜２４ａが接続される領域を有している。

図２６に示した上部電極ＣＵ１１ａ〜ＣＵ１４ａの形状を有する容量セルＣ１１ａ〜Ｃ１４ａに対し、実施例８に係る半導体装置１００ｇを適用する場合には、図２１の断面構成図において、第１メタル配線層３０ｃ及び第２メタル配線層７０ｃは不要となるので、これを取り除いた断面構成とすればよい。

従って、その場合、図２１において、上部電極ＣＵ１１の周囲に、図２４で示した枠型形状のメタル配線層Ｓ１３１〜Ｓ１３４が配置される。メタル配線層Ｓ１３１〜Ｓ１３４は、下部電極ＣＬ１１〜ＣＬ１４と接続され、下部電極ＣＬ１１〜ＣＬ１４と同電位で上部電極ＣＵ１１ａ〜ＣＵ１４ａを上面視的に囲むので、シールド配線部としての約割を果たす。

そして、図２４で示した枠型形状のメタル配線層は、必要な段数分積層可能な多段配線構造とすることができる。これにより、上部電極ＣＵ１１ａ〜ＣＵ１４ａをシールドするシールド配線部Ｓ１３１〜Ｓ１３４を多段とし、寄生容量の発生を防止するとともに、多段配線構造に対応することができる。

また、図２４に示した枠型形状のシールド配線部Ｓ１３１〜Ｓ１３４の上層には、図２５で示した第４メタル配線層１７０と、第５メタル配線層１９０と同様の構成の配線層が形成される。そして、第４メタル配線層１７０のシールド配線部Ｓ１７１〜Ｓ１７４が上部電極ＣＵ１１ａ〜ＣＵ１４ａを上部から覆うとともに、入力信号の配線層である第５メタル配線層１９１〜１９４から下部電極ＣＬ１１〜ＣＬ１４に入力信号が供給され、寄生容量の発生を防止する。この点は、実施例８における説明と同様であるので、その詳細な説明は省略する。

このように、実施例８の変形例に係る半導体装置１００ｈによれば、上部電極ＣＵ１１ａ〜ＣＵ１４ａ同士が直接接続された構成の容量セルＣ１１ａ〜Ｃ１４ａについても、省スペースで多段積層が可能であり、かつシールド配線層寄生容量の発生を抑制することができる。

〔実施例９〕
図２７は、本発明を適用した実施例９に係る半導体装置１００ｉの断面構成を示した図である。図２７において、実施例９に係る半導体装置１００ｉは、半導体基板１０上に絶縁層６１を介して下部電極ＣＬ１１、ＣＬ１２が形成され、その上層に絶縁層６２を介して上部電極ＣＵ１１、ＣＵ１２が形成されている。更に上部電極Ｃｕ１１、ＣＵ１２の上層に絶縁層６３を介して第１メタル配線層３０ａが形成されている。第１メタル配線層３０ａのうち、外側のシールド配線部Ｓ３１ａ、Ｓ３２ａはコンタクトホール２１ａ、２２ａにより下部電極ＣＬ１１、ＣＬ１２と接続され、内側の第１メタル配線層３１ｂ、３２ｂは、コンタクトホール２１ｂ、２２ｂにより上部電極ＣＵ１１、ＣＵ１２と接続されている。ここまでの構成は、対象の容量セルが容量セルＣ１３、Ｃ１４ではなく、容量セルＣ１１、Ｃ１２である点以外は、実施例７に係る半導体装置１００ｆと全く同様である。よって、上部電極ＣＵ１１、ＣＵ１２及び下部電極ＣＬ１１、ＣＬ１２の平面構成は図１５と同様の構成であり、第１メタル配線層３０ａの平面構成は図１９と同様の構成であるので、その平面構成の詳細説明は省略する。図１９と同様の平面構成を有する第１メタル配線層３０ａは、上部電極ＣＵ１１、ＣＵ１２及び中央の第１メタル配線層３１ｂ、３２ｂの大部分を上面視的に囲むシールド配線部Ｓ３１ａ、Ｓ３２ａを有し、これにより寄生容量の発生を低減する。

一方、図２７において、第１メタル配線層３０ａの上層には、第２メタル配線層７０ｅが設けられているが、第２メタル配線層７０ｅは、容量セルＣ１１、Ｃ１２の全面を覆うのではなく、下部電極ＣＬ１１、ＣＬ１２に接続されている容量セルの右外側の部分の第２メタル配線層７１ｅ、７２ｅと、上部電極ＣＵ１１、ＣＵ１２を含む他の領域を覆う第２メタル配線層Ｓ７１ｆ、Ｓ７２ｆとに分割されている点で、図１８の実施例７に係る半導体装置１００ｆと異なっている。

各容量セルＣ１１、Ｃ１２の右側に対応して配置された第２メタル配線層７１ｅ、７２ｅは、下層の第１メタル配線層３０ａのシールド配線部Ｓ３１ａ、Ｓ３２ａとビアホール４３、４４を介して電気的に接続されるとともに、上層の第３メタル配線層９０の右側の入力配線９１、９２とビアホール８１、８２を介して電気的に接続されている。よって、第２メタル配線層７０ｅの右側の第２メタル配線層７１ｅ、７２ｅは、下部電極ＣＬ１１、ＣＬ１２への入力信号の供給用配線として機能する。

一方、上部電極ＣＵ１１、ＣＵ１２を含めて容量セルＣ１１、Ｃ１２の上部全体を覆うように形成されている第２メタル配線層Ｓ７１ｆ、Ｓ７２ｆは、下部電極ＣＬ１１、ＣＬ１２及び上部電極ＣＵ１１、ＣＵ１２のいずれにも接続されていない。このような容量セルＣ１１、Ｃ１２の全体を覆う第２メタル配線層Ｓ７１ｆ、Ｓ７２ｆは、参照電位等に用いられる固定電位に接続され、かかる固定電位で上部電極ＣＵ１１、ＣＵ１２をシールドする役割を果たす。このような固定電位には、例えば電源電位Ｖｄｄ、接地電位ＧＮＤ、回路の参照電位Ｖｒｅｆ等の電位が用いられてよく、用途に応じて適切な固定電位を適用することができる。

図２８は、実施例９に係る半導体装置１００ｉの第２メタル配線層７０ｅ及び第３メタル配線層の平面構成を示した図である。図２８（ａ）は、容量セルＣ１１〜Ｃ１４の部分を拡大して示した拡大平面構成図である。図２８（ｂ）は、容量セル１６個分の領域を示した広域概略平面構成図である。

図２８（ｂ）において、縦４個×横４個＝１６個の容量セルについて、第２メタル配線層７０ｅ及び第３メタル配線層９０の上面図が示されている。第３メタル配線が１方向から延びて縦方向に延在しており、各容量セルに入力信号の供給が可能なように個別に配線されている。図２８（ｂ）の右上領域には、例として採り上げている容量セルＣ１１〜Ｃ１４が示されている。

図２８（ａ）は、容量セルＣ１１〜Ｃ１４の領域の第２メタル配線層７０ｅ及び第３メタル配線層９０を拡大した詳細拡大図である。図２８（ａ）において、第２メタル配線層７０ｅの大部分は、複数の容量セルＣ１１〜Ｃ１４を１枚の平板形状で連続的に覆う固定電位シールド配線部Ｓ７０ｆから構成されている。一方、各容量セルＣ１１〜Ｃ１４の下部電極ＣＬ１１〜ＣＬ１４への入力信号の供給は、固定電位シールド配線部Ｓ７０ｆに部分的に設けられた穴から行われており、ここに第２メタル配線層７１ｅ〜７４ｅが設けられるとともに、第３メタル配線層９１〜９４が接続されている。

このように、容量セルＣ１１〜Ｃ１４を個別に覆って囲むのではなく、複数の容量セルＣ１１〜Ｃ１４を１枚の平板形状の固定電位シールド配線部Ｓ７０ｆで連続的に覆って囲み、固定電位で固定して上部電極ＣＵ１１〜ＣＵ１４のシールドを行うようにしてもよい。個別の上部電極ＣＵ１１〜ＣＵ１４のシールドは、今まで説明したように、入力信号の電位の配線層を用いて、第１層メタル配線層３０ａで行い、更に上部電極Ｃｕ１１〜ＣＵ１４を上部からまとめて覆うように囲み、固定電位で固定することにより、異なる電位を用いて二重にシールドを行うことができる。これにより、入力信号と固定電位の双方を有効に活用することができ、用途に合わせて柔軟に半導体装置１００ｉを構成することができる。

図２９は、図２８（ｂ）に示した半導体装置１００ｉの第２メタル配線層７０ｅの２倍の領域を示した平面構成図である。図２９においては、第２メタル配線層７０ｅの固定電位シールド配線部Ｓ７０ｆが、左右に分割された例を示している。このように、固定電位シールド配線部Ｓ７０ｆが分割されている場合には、例えば、左半分を電源電位Ｖｄｄ、右半分を接地電位ＧＮＤで固定するというように、固定電位シールド配線部Ｓ７０ｆ毎に電位を異ならせて設定することもできる。半導体装置１００ｉに形成する回路により、位置により取りやすい固定電位が異なる場合があるので、そのような場合には、このように、固定電位シールド配線部Ｓ７０ｆの固定電位を、位置に応じて異ならせるような設定としてもよい。

実施例９に係る半導体装置１００ｉによれば、異なる値の電位を組み合わせてシールド配線部Ｓ３１ａ〜Ｓ３４ａ、Ｓ７０ｆを構成することにより、種々の電位供給回路に対応した高精度の容量セルＣ１１〜Ｃ１４を有する半導体装置１００ｉとすることができる。

〔実施例１０〕
図３０は、本発明を適用した実施例１０に係る半導体装置１００ｊの断面構成図である。実施例１０に係る半導体装置１００ｊは、半導体基板１０の上に、絶縁層６１を介して下部電極ＣＬ１１、ＣＬ１２が形成され、その上に絶縁層６２を介して下部電極ＣＬ１１、ＣＬ１２と対向して上部電極ＣＵ１１、ＣＵ１２が形成されている。上部電極ＣＵ１１、ＣＵ１２の上層には、第１メタル配線層３０ｃが形成されており、容量セルＣ１１、Ｃ１２の外側部分に対応して形成されたシールド配線部Ｓ３１ｃ、Ｓ３２ｃと、容量セルＣ１１、Ｃ１２の内側部分に対応して形成された第１メタル配線層３１ｄ、３２ｄとに分割されている。容量セルＣ１１、Ｃ１２の外側に配置されたシールド配線部Ｓ３１ｃ、Ｓ３２ｃは、コンタクトホール２１ａ、２２ａを介して下部電極ＣＬ１１、Ｃｌ１２と接続されている。また、容量セルＣ１１、Ｃ１２の内側に配置された第１メタル配線層３１ｄ、３２ｄは、コンタクトホール２１ｂ、２２ｂを介して、上部電極ＣＵ１１、ＣＵ１２と接続されている。

第１メタル配線層３０ｃの平面構成図は、実施例８において示した図２２と同一であり、参照符号も対応している。よって、その平面構成の詳細な説明を省略するが、外側のシールド配線部Ｓ３１ｃ、Ｓ３２ｃは、寄生容量の発生を抑制するシールド機能を有している。

図３０に戻る。第１メタル配線層３０ｃの上層には、絶縁層６４を介して第２メタル配線層７０ｃが形成されている。第２メタル配線層７０ｃも、容量セルＣ１１、Ｃ１２の外側に配置されたシールド配線部Ｓ７１ｃ、Ｓ７２ｃと、容量セルＣ１１、Ｃ１２の中央部に配置された第２メタル配線層７１ｄ、７２ｄとが分割されて形成されている。シールド配線部Ｓ７１ｃ、Ｓ７２ｃは、ビアホール４１、４２を介して第１メタル配線層３０ｃのシールド配線部Ｓ３１ｃ、Ｓ３２ｃに接続されている。内側通奥部の第２メタル配線層７１ｄ、７２ｄは、ビアホール４１ｄ、４２ｄを介して上部電極ＣＵ１１、ＣＵ１２に接続されている。

第２メタル配線層７０ｃの平面構成図は、実施例８の図２３と同一であり、参照符号も対応している。よって、第２メタル配線層７０ｃの平面構成の詳細な説明は省略するが、隣接する容量セルＣ１１〜Ｃ１４の中央の第２メタル配線層７１ｄ〜７４ｄ同士が上部電極接続部ＣＵＣで接続され、個々の上部電極ＣＵ１１〜ＣＵ１４及び第２メタル配線層７１ｄ〜７４ｄを、外側のシールド配線部Ｓ７１ｃ〜Ｓ７４ｃが上面視図において部分的に囲んだ構成となっている。

図３０に戻る。第２メタル配線層７０ｃの上層には、第３メタル配線層１３０が形成されている。第３メタル配線層７０ｃは、容量セルＣ１１、Ｃ１２の外側の領域にのみ形成されており、シールド配線部Ｓ１３１、Ｓ１３２を構成している。シールド配線部Ｓ１３１、Ｓ１３２は、ビアホール８１、８２により第２メタル配線層Ｓ７１ｃ、Ｓ７２ｃと接続され、下部電極ＣＬ１１、ＣＬ１２と電気的に接続されている。

第３メタル配線層１３０の平面構成図は、実施例８の図２４と同一であり、参照符号も対応している。よって、その詳細な説明は省略するが、第３メタル配線層１３０は、各々の上部電極ＣＵ１１〜ＣＵ１４を上面視図において囲む枠型形状を有しており、各々シールド配線部Ｓ１３１〜Ｓ１３４としての役割を果たす。

第３メタル配線層１３０の上層には、第４メタル配線層１７０が形成されている。第４メタル配線層１７０は、容量セルＣ１１、Ｃ１２の右外側に配置された第４メタル配線層１７１、１７２と、上部電極ＣＵ１１、ＣＵ１２を含む容量セルＣ１１、Ｃ１２の全体を上部から覆う固定電位シールド配線部Ｓ１７１、Ｓ１７２に分割されている。外側の第４メタル配線層１７１、１７２のみが、ビアホール１４１、１４２を介して第３メタル配線層Ｓ１３１、Ｓ１３２に接続されている。

容量セルＣ１１、Ｃ１２の大部分を覆う固定電位シールド配線部Ｓ１７１、Ｓ１７２は、下部電極ＣＬ１１、ＣＬ１２及び上部電極ＣＵ１１、ＣＵ１２のいずれにも接続されず、固定電位が供給されて固定される。

第４メタル配線層１７０の上層には、第５メタル配線層１９０が形成され、各容量セルＣ１１、Ｃ１２に対応して、第５メタル配線層１９１、１９２が設けられている。右側に配置された第５メタル配線層１９１、１９２と、右側に配置された第４メタル配線層１７１、１７２が、ビアホール１８１、１８２を介して電気的に接続される。第５メタル配線層１９１、１９２は、下部電極ＣＬ１１、ＣＬ１２に入力信号を供給する入力配線としての役割を果たす。

図３１は、実施例１０に係る半導体装置１００ｊの第４メタル配線層１７０及び第５メタル配線層１９０の平面構成を示した図である。複数の容量セルＣ１１〜Ｃ１４（図示せず）を覆うように、固定電位シールド配線部Ｓ１７０が１枚の連続した平板形状で形成されている。そして、固定電位シールド配線部Ｓ１７０は、各容量セルＣ１１〜Ｃ１４に入力信号を供給する第４メタル配線層１７１〜１７４の領域に穴が開けられ、この部分に各々の第５メタル配線層１９１〜１９４が接続され、入力信号が供給できるように構成されている。固定電位シールド配線部Ｓ１７０は、電源電位Ｖｄｄ、接地電位ＧＮＤ、各種回路の参照電位Ｖｒｅｆに接続され、固定電位で上部電極ＣＵ１１〜ＣＵ１４をシールドし、寄生容量の発生を低減する。

図３０に戻る。今まで説明したように、実施例１０に係る半導体装置１００ｊにおいては、上部電極ＣＵ１１、ＣＵ１２を、下部電極ＣＬ１１、ＣＬ１２と同電位の配線層で上面視的に囲むシールド配線部Ｓ３１ｃ、Ｓ３２ｃ、Ｓ７１ｃ、Ｓ７２ｃ、Ｓ１３１、Ｓ１３２を複数段有するとともに、その上方に固定電位で蓋をしてシールドする固定電位シールド配線部Ｓ１７１、Ｓ１７２を設け、更にその上方に下部電極ＣＬ１１、ＣＬ１２への入力配線層を配置することにより、省スペースで多段配線構造に対応でき、複数の電位を有効に利用して容量ムラの発生を抑制する半導体装置１００ｊとすることができる。

なお、図３０の例においては、図２２に示した平面構成を有する第１メタル配線層３０ｃと、図２４に示した平面構成を有する第３メタル配線層７０ｃが１層ずつの例について説明したが、第１メタル配線層３０ｃと同様の平面構成を有する配線層と、第３メタル配線層７０ｃと同様の平面構成を有する配線層は、用途に応じて更に多く形成されてもよい。つまり、例えば、半導体装置１００ｊの配線段数が多く、入力配線が上層に形成されている場合には、第１メタル配線層３０ｃのような上部電極ＣＵ１１、ＣＵ１２用の配線領域を枠型形状のシールド配線層Ｓ３１ｃ、Ｓ３２ｃで囲む配線層と、第３メタル配線層７０ｃのような上部電極ＣＵ１１、ＣＵ１２を上面視的に囲む枠型形状の配線層を積層することにより、多段配線構造に半導体装置１００ｊを形成する場合にも容易に対応できる。

次に、図３０、図３２及び図３３を用いて、実施例１０の変形例に係る半導体装置１００ｋについて説明する。図３２は、実施例１０の変形例に係る半導体装置１００ｋの電極構成を示した平面構成図である。

図３２において、隣接して配置された複数の容量セルＣ１１ａ〜Ｃ１４ａが示されており、各容量セルＣ１１ａ〜Ｃ１４ａが、下部電極ＣＬ１１〜ＣＬ１４と、これよりも面積の小さい上部電極ＣＵ１１ａ〜ＣＵ１４ａを備えている。下部電極ＣＬ１１〜ＣＬ１４は、入力信号が供給されるコンタクトホール２１ａ〜２４ａに対応する領域を上部電極ＣＵ１１ａ〜ＣＵ１４ａと重ならない領域に有している。各上部電極ＣＵ１１ａ〜ＣＵ１４ａ同士は、上部電極接続配線部ＣＵＣにより接続されており、電気的には大きな１枚の上部電極を形成している。このように、上部電極ＣＵ１１ａ〜ＣＵ１４ａ同士が、配線層を介して接続されるのではなく、直接上部電極ＣＵ１１ａ〜ＣＵ１４ａ同士を接続するような構成を有する容量セルＣ１１ａ〜Ｃ１４ａについても、実施例１０に係る半導体装置１００ｊを適用することができる。

図３０において、上部電極ＣＵ１１、ＣＵ１２同士が直接的に接続されている場合には、第１メタル配線層３０ｃ及び第２メタル配線層７０ｃが不要となる。従って、図３２に示した電極構成を有する半導体装置１００ｋにおいては、図３０から、第１メタル配線層３０ｃ及び第２メタル配線層７０ｃを取り除いた構成とすればよい。この場合、図３０における上部電極ＣＵ１１、ＣＵ１２の周囲は、第３メタル配線層１３０と同様の平面構成を有する枠型形状の配線層で囲むように構成すればよい。

図３３は、図３２に示した平面構成の容量セルＣ１１ａ〜ＣＵ１４ａをシールドするシールド配線部Ｓ１３１〜Ｓ１３４を有する配線層１３０の平面構成を示した図である。シールド配線部Ｓ１３１〜Ｓ１３４は、上部電極ＣＵ１１ａ〜ＣＵ１４ａの各々を枠型形状で上面視的に囲み、これが下部電極ＣＬ１１〜ＣＬ１４に接続されて入力信号と同電位にされることにより、上部電極ＣＵ１１ａ〜ＣＵ１４ａと入力配線との寄生容量を抑制することができる。

なお、枠型形状のシールド配線部Ｓ１３１〜Ｓ１３４を有する配線層１３０と同じ平面構成の配線層は、半導体装置１００ｋの配線段数に合わせて、必要な段数積層することができる。

シールド配線部Ｓ１３１〜Ｓ１３４を有する配線層１３０の上層には、図３０の構成と同様に、固定電位シールド配線部Ｓ１７１、Ｓ１７２を有する配線層と、更にその上層に下部電極ＣＬ１１、ＣＬ１２に入力信号を供給する入力配線が形成される。その断面構成は、図３１と同様になるので、説明を省略するが、固定電位を有する平板形状で蓋をして囲むことにより、シールド効果を得ることができ、容量セルを均一化できる点については、図３１における説明と同様である。

このように、実施例１０の変形例に係る半導体装置１００ｋによれば、上面電極ＣＵ１１ａ〜ＣＵ１４ａ同士が直接的に接続された形態の容量セルにおいても、入力信号及び固定電位の双方を利用して、寄生容量の発生の抑制及び容量セルの均一化を図ることができる。

〔実施例１１〕
次に、実施例１〜１０において説明した半導体装置１００〜１００ｋをＤ／Ａコンバータ回路を有するＡ／Ｄコンバータを含む半導体装置１００ｍに適用した例について説明する。

図３４は、実施例１１に係るＡ／Ｄコンバータを備えた半導体装置１００ｍである。図３４において、Ａ／Ｄコンバータは、Ｄ／Ａコンバータ回路２８０と、コンパレータ２９０と、逐次比較レジスタ２９１と、スイッチ制御回路２９２とを有する。Ｄ／Ａコンバータ回路２８０の出力線は、コンパレータ２９０の一方の入力端子に接続されており、コンパレータ２９０の他方の入力端子には、基準電圧（Ｖｒ１＋Ｖｒ２）／２が接続されている。コンパレータ２９０の出力は、逐次比較レジスタ２９１に入力されるように接続されている。

Ａ／Ｄコンバータは、Ｄ／Ａコンバータ回路２８０からの出力電圧と基準電圧（Ｖｒ１＋Ｖｒ２）／２とを比較し、その比較結果に応じて、逐次比較レジスタ２９１がスイッチ制御回路２９２を介してＤ／Ａコンバータ回路２８０の出力電圧を変化させる構成となっている。このＡ／Ｄコンバータは、分解能がｎビットの変換器であり、Ｄ／Ａコンバータ回路２８０は、分解能ｎビットに対して最大「２のｎ−１乗：１」の比を有する容量セルＣ１〜Ｃｎの集合体と積分回路２８１を備えている。これにより、入力電圧ＶｉｎをＣｎに蓄積した後、スイッチ制御回路２９２からの制御信号によって、スイッチＳＷ１〜ＳＷｎを電圧Ｖｒ１又はＶｒ２のいずれかに切り替え、ビットの重みに相当する差電圧を、Ｄ／Ａコンバータ回路２８０からコンパレータ２９０に入力することで、逐次比較レジスタ２９１からのデジタルデータを決定する。

かかる構成を有する半導体装置１００ｍにおいて、Ｄ／Ａコンバータ回路２８０に、実施例１〜１０において説明した半導体装置１００〜１００ｋを適用し、容量Ｄ／Ａコンバータ回路２８０を含む半導体装置１００ｍとして構成してよい。これにより、出力精度の高い半導体装置１００ｍとすることができる。

〔実施例１２〕
次に、実施例１１に引き続き、実施例１〜１０に係る半導体装置１００〜１００ｋを適用した増幅回路について説明する。図３５は、実施例１〜１０に係る半導体装置１００〜１００ｋを用いた増幅回路を含む実施例１２に係る半導体装置１００ｎの回路構成を示した図である。

図３５において、実施例１２に係る半導体装置１００ｎは、スイッチＳＷ１〜ＳＷ５と、コンデンサＣｄ１、Ｃｄ２と、オペアンプＡｍｐとを備える。コンデンサＣｄ１、Ｃｄ２の一方の電極は、オペアンプＡｍｐの反転入力端子に並列に接続され、コンデンサＣｄ１の他方の電極は、スイッチＳＷ１を介して電圧入力端子Ｖｉｎに接続されているとともに、スイッチＳＷ４を介してオペアンプＡｍｐの出力端子Ｖｏｕｔに接続されている。また、コンデンサＣｄ２の他方の電極は、スイッチＳＷ２を介して電圧入力端子Ｖｉｎに接続されるとともに、スイッチＳＷ５を介して接地接続されている。また、オペアンプＡｍｐの反転入力端子はスイッチＳＷ３を介して出力端子Ｖｏｕｔに接続され、非反転入力端子は接地されている。実施例１２に係る半導体装置１００ｎは、サンプルホールド回路を利用した２倍増幅回路を構成している。

図３５において、コンデンサＣｄ１とコンデンサＣｄ２を等しい容量とすることにより、２倍増幅回路を形成することができるが、コンデンサＣｄ１、Ｃｄ２に、実施例１〜１０に係る半導体装置１００〜１００ｋを適用することにより、コンデンサＣｄ１とコンデンサＣｄ２の容量を高精度に等しくすることができ、高精度な２倍増幅回路を形成することができる。つまり、複数の容量セルから構成されるコンデンサＣｄ１、Ｃｄ２について、寄生容量を通したノイズの影響を受けないようにすることができ、高精度な２倍増幅回路を形成することができる。

次に、図３６乃至図３８を用いて、半導体装置１００ｎの動作について説明する。なお、コンデンサＣｄ１＝Ｃｄ２＝Ｃとし、Ｖｉｎに入力される電圧は、Ｖｉｎ＝Ｖ_０であるとする。

図３６は、サンプリングモードにおける半導体装置１００ｎの回路構成を示した図である。図３５において、スイッチＳＷ１、ＳＷ２、ＳＷ３をオンとし、スイッチＳＷ４、ＳＷ５をオフとすると、図３６の回路構成となる。図３６において、接続点Ｘは仮想接地となり、コンデンサＣｄ１とコンデンサＣＤ２の端子間電圧は、入力電圧Ｖｉｎに追従する構成となる。

図３７は、増幅モードにおける半導体装置１００ｎの回路構成を示した図である。図３５において、スイッチＳＷ１、ＳＷ２、ＳＷ３をオフとし、スイッチＳＷ４、ＳＷ５をオンとすると、図３７に示した回路構成となる。図３７に示した増幅モードの移行において、まずスイッチＳＷ３をオフとしてコンデンサＣｄ１を帰還路に置き、次いでスイッチＳＷ１、ＳＷ２をオフにするとともにスイッチＳＷ４をオンにし、最後にスイッチＳＷ５をオンとしてコンデンサＣｄ２の左電極をグランドに接続する。スイッチＳＷ３がオフする瞬間、コンデンサＣｄ１とコンデンサＣｄ２の総電荷は２ＣＶ_０となり、増幅モードではコンデンサＣｄ２の端子間電圧は０に近付くため、コンデンサＣｄ１の端子間電圧と出力の電圧Ｖｏｕｔは略２Ｖ_０に等しくなる。

図３８は、図３６から図３７に至るまでの途中の半導体装置１００ｎの２倍増幅の動作を、電荷状態を含めて示した状態遷移図である。

図３８（ａ）は、図３６に対応するサンプリングモードから、スイッチＳＷ３をオフとした状態を示した図である。図３８（ａ）において、Ｖｉｎから電圧Ｖ_０が入力され、コンデンサＣｄ１、Ｃｄ２に各々電荷ＣＶ_０が蓄えられ、両者の端子間電圧はともにＶ_０となっている。この状態で、まずスイッチＳＷ３がオフとされる。

図３８（ｂ）は、図３８（ａ）の状態から、スイッチＳＷ１、ＳＷ２をオフとし、ＳＷ４をオンとして切り替えた状態を示した図である。コンデンサＣｄ１、Ｃｄ２の右側の電極には、総計２ＣＶ_０の電荷が蓄えられた状態となっている。

図３８（ｃ）は、図３８（ｂ）の状態から、スイッチＳＷ５をオンとした状態を示した図である。図３８（ｃ）において、コンデンサＣｄ２の端子間電圧が０に近付くため、コンデンサＣｄ１の端子間電圧はほぼ２Ｖ_０となり、出力電圧Ｖｏｕｔには、２Ｖ_０が出力されることになる。

このように、コンデンサＣｄ１、Ｃｄ２を用いたサンプルホールド回路を利用して、２倍増幅回路を半導体装置１００ｎとして構成することができる。ここで、コンデンサＣｄ１、Ｃｄ２を、実施例１〜１０において説明した容量セルＣ０〜Ｃ８、Ｃ１１〜Ｃ１６、Ｃ１１ａ〜Ｃ１４ａを用いて構成することにより、高精度なコンデンサＣｄ１、Ｃｄ２を形成することができ、コンデンサＣｄ１、Ｃｄ２同士の容量誤差も極めて小さくすることができ、高精度な２倍増幅回路を構成することができる。

なお、図３５乃至図３８においては、２倍増幅回路を例に挙げて説明したが、コンデンサＣｄ１、Ｃｄ２の容量比の設定により、増幅度は所望の増幅度に設定することができ、例えば、１．５倍、３倍、４倍等の設定とするができる。よって、実施例１２に係る半導体装置１００ｎは、種々の増幅度の増幅回路に適用することができる。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

本国際出願は２００７年６月２７日に出願された日本国特許出願２００７−１６９２４２号に基づく優先権を主張するものであり、日本国特許出願２００７−１６９２４２号の全内容をここに本国際出願に援用する。

Claims (15)

1. 入力信号が入力される下部電極と、該下部電極に対向して配置された上部電極とを有する複数の容量セルが隣接して備えられた半導体装置であって、
   前記下部電極に接続された配線層が、前記上部電極の各々を囲むシールド配線部と、該シールド配線部に接続され、前記入力信号を供給する入力配線とを含み、
   前記シールド配線部は、前記入力信号と同電位であることを特徴とする半導体装置。
2. 前記シールド配線部及び前記入力配線は、第２メタル配線層に形成され、
   該第２メタル配線層より下層の第１メタル配線層が、前記上部電極に接続された上部電極用配線部分と、前記下部電極に接続された下部電極用配線部分とを含むことを特徴とする請求項１に記載の半導体装置。
3. 前記下部電極用配線部分は、前記上部電極の各々を囲み、シールド配線部として機能することを特徴とする請求項２に記載の半導体装置。
4. 前記複数の容量セルのうちいずれか１つの容量セルに接続された前記入力配線は、他の容量セルに接続された前記シールド配線部の外側に位置することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記シールド配線部は、上面視図において、前記上部電極を囲む配線構造を含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記シールド配線部は、多層配線構造であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記シールド配線部より上方に配置されて前記上部電極を上から覆う平板形状を有し、固定電位が供給される固定電位シールド配線部を更に有することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記平板形状は、複数の前記上部電極を１枚で覆う大きさを有することを特徴とする請求項７に記載の半導体装置。
9. 前記シールド配線部は、前記上部電極を上部から覆う平板形状を含むことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
10. 前記シールド配線部は、前記上部電極を部分的に囲む配線構造を含むことを特徴とする請求項５に記載の半導体装置。
11. 前記上部電極を部分的に囲む配線構造は、隣接する前記上部電極同士を電気的に接続する上部電極接続部以外の周囲部分を囲む構造であることを特徴とする請求項１０に記載の半導体装置。
12. 前記シールド配線部より上方に配置されて前記上部電極を上から覆う平板形状を有し、固定電位が供給される固定電位シールド配線部を更に有することを特徴とする請求項１０に記載の半導体装置。
13. 前記平板形状は、複数の前記上部電極を１枚で覆う大きさを有することを特徴とする請求項１２に記載の半導体装置。
14. コンパレータを更に有し、Ｄ／Ａコンバータ回路を更に含むことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
15. オペアンプを更に有し、増幅回路を更に含むことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。

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