JPS6060751A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6060751A JPS6060751A JP16978883A JP16978883A JPS6060751A JP S6060751 A JPS6060751 A JP S6060751A JP 16978883 A JP16978883 A JP 16978883A JP 16978883 A JP16978883 A JP 16978883A JP S6060751 A JPS6060751 A JP S6060751A
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- upper electrode
- semiconductor integrated
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- 239000000463 material Substances 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 abstract description 10
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路、特に比精度の良い容量素子を
有する半導体集積回路に関する。
有する半導体集積回路に関する。
アナログ集積回路に使用されるフィルター回路この回路
の周波数特性は容量Ｃ１，Ｃ２の比精度によって決定さ
れる。
の周波数特性は容量Ｃ１，Ｃ２の比精度によって決定さ
れる。
従来の半導体集積回路においては、容量の精度を高める
ために、第２図（ａ）（ｂ）のような単位容量素子を複
数個設け、これを第３図に示すように一定間隔をおいて
配置し、必要とする容量に応じて接続個数を調整するこ
とが行なわれていた。
ために、第２図（ａ）（ｂ）のような単位容量素子を複
数個設け、これを第３図に示すように一定間隔をおいて
配置し、必要とする容量に応じて接続個数を調整するこ
とが行なわれていた。
第１図においてｓ Ｓ ｌ−８２は電子スイッチで、Ａ
は増幅器である。
は増幅器である。
第２図ｆａ）（ｂ）は従来から公知の単位容量素子の一
例の平面図と断面図で、それぞれ導電材料で形成された
上部電極１と下部電極２０間に絶縁層３を挾んで容量を
構成する。４は上部電極に接続するためのコンタクト部
、５は接続用アルミ配線部である。下部電極２は複数個
の単位容量素子群に対して共通であっても差支えなぐ、
従って下部電極に対する外部への接続手段は省略しであ
る。
例の平面図と断面図で、それぞれ導電材料で形成された
上部電極１と下部電極２０間に絶縁層３を挾んで容量を
構成する。４は上部電極に接続するためのコンタクト部
、５は接続用アルミ配線部である。下部電極２は複数個
の単位容量素子群に対して共通であっても差支えなぐ、
従って下部電極に対する外部への接続手段は省略しであ
る。
第３図は、従来から公知の単位容量素子群の一例を示し
たもので５図では、６個をほぼ一定間隔をおいて長方形
に並べである。
たもので５図では、６個をほぼ一定間隔をおいて長方形
に並べである。
しかしながら、従来のこの配列には欠点がある。
すなわち、各単位容量素子の上部電極１をエツチングに
て形成する場合、たとえその写真マスクを各上部電極パ
ターンごとに同一の寸法に設計しておいても、エツチン
グプロセスによって単位容量素子群の外側が、より多く
エツチングされる傾向があり、第４図に示すように各上
部電極の形状が同一にならない欠点があった。第４図に
おいて６で示した部分はエツチングにより上部電極１が
狭められた部分で、説明のためにやや誇張して書いであ
る。
て形成する場合、たとえその写真マスクを各上部電極パ
ターンごとに同一の寸法に設計しておいても、エツチン
グプロセスによって単位容量素子群の外側が、より多く
エツチングされる傾向があり、第４図に示すように各上
部電極の形状が同一にならない欠点があった。第４図に
おいて６で示した部分はエツチングにより上部電極１が
狭められた部分で、説明のためにやや誇張して書いであ
る。
従って、接続する単位容量素子の数を増減しても、それ
に比例して全静電容量を変化させることかで＠々かうた
。
に比例して全静電容量を変化させることかで＠々かうた
。
本発明はこのような欠点を除去しエツチングによる差音
々くしたものである。
々くしたものである。
本発明によると一定間隔をおいて配置された複数個の単
位容量素子群を含む半導体集積回路において、前記単位
容量素子群を形成する上部電極群の胤辺を、前記上部電
極と同一の材料、同一の加工条件で形成され、かつ前記
一定間隔と実質的に等しい間隔を保って設けられた枠状
パターンで囲むことを特徴とする半導体集積回路が得ら
れる。
位容量素子群を含む半導体集積回路において、前記単位
容量素子群を形成する上部電極群の胤辺を、前記上部電
極と同一の材料、同一の加工条件で形成され、かつ前記
一定間隔と実質的に等しい間隔を保って設けられた枠状
パターンで囲むことを特徴とする半導体集積回路が得ら
れる。
すなわち一定間隔を保って配置された各単位容量素子の
果ジの結果として成る上部電極群の周辺に、それら電極
群を構成するのと同じ材料と同じプロセスを用いて枠状
パターンを設け、上部電極群における外側効果（外側が
エツチングされ易いンをなくすものである。ざらにこの
枠状パターンをインピーダンスの低いラインに接続する
ことにより、他との寄生容量を低減させ、シールド効果
によって雑音の誘導を減少させることができる。
果ジの結果として成る上部電極群の周辺に、それら電極
群を構成するのと同じ材料と同じプロセスを用いて枠状
パターンを設け、上部電極群における外側効果（外側が
エツチングされ易いンをなくすものである。ざらにこの
枠状パターンをインピーダンスの低いラインに接続する
ことにより、他との寄生容量を低減させ、シールド効果
によって雑音の誘導を減少させることができる。
第５図は本発明の一実施例の上面図であり、７は本発明
において付加した枠状パターンで、上部電極１の集まり
である上部電極群の周囲に間隔ａで配置されているう間
隔ａは、各単位容量素子の上部電極１相互間の間隔ａと
等しく選ばれている。
において付加した枠状パターンで、上部電極１の集まり
である上部電極群の周囲に間隔ａで配置されているう間
隔ａは、各単位容量素子の上部電極１相互間の間隔ａと
等しく選ばれている。
第５図に示した構成例によれば、上部電極群の各電極パ
ターンはエツチング効果に対して平等であハ従来にあっ
たようなエツチング羞は除去できる。
ターンはエツチング効果に対して平等であハ従来にあっ
たようなエツチング羞は除去できる。
以上、本発明を一実施例である第５図によって説明した
が、枠状パターンは完全に閉じている必要はなく、途中
で切れていたり、低インピーダンスラインへの接続が複
数個の位置で行なわれても良いし、又枠状パターン内の
上部電極群は単体であっても良いことは言うまでもない
。
が、枠状パターンは完全に閉じている必要はなく、途中
で切れていたり、低インピーダンスラインへの接続が複
数個の位置で行なわれても良いし、又枠状パターン内の
上部電極群は単体であっても良いことは言うまでもない
。
本発明によると、以上説明したように、上部電極群にお
ける外側効果をなくした半導体集積回路が得られるっ
ける外側効果をなくした半導体集積回路が得られるっ
第１図は容量素子を有する半導体集積回路の一例の回路
図、第２図ｆａ）（ｂ）は公知の単位容量素子の例の平
面図及び断面図、第３図は公知の単位容量素子群の配置
説明図、第４図は従来のエツチング状況説明図、第５図
は本発明の一実施例の配置説明図である。 Ｃ１〜Ｃ２・・・・・・容量、Ｓｌ〜Ｓ２・旧・・電子
スイッチ、Ａ・・・・・・増幅器、１・旧・・上部電極
、２・・・・・・下部電極、３・・・・・・絶縁層、４
・・・・・・コンタクト部、５・・・・・・接続用アル
ミ配線、６・・・・・・エツチング部、７・・・・・・
枠状パターン。 串１図 （レノ 寥２砺 竿５０ 竿５図
図、第２図ｆａ）（ｂ）は公知の単位容量素子の例の平
面図及び断面図、第３図は公知の単位容量素子群の配置
説明図、第４図は従来のエツチング状況説明図、第５図
は本発明の一実施例の配置説明図である。 Ｃ１〜Ｃ２・・・・・・容量、Ｓｌ〜Ｓ２・旧・・電子
スイッチ、Ａ・・・・・・増幅器、１・旧・・上部電極
、２・・・・・・下部電極、３・・・・・・絶縁層、４
・・・・・・コンタクト部、５・・・・・・接続用アル
ミ配線、６・・・・・・エツチング部、７・・・・・・
枠状パターン。 串１図 （レノ 寥２砺 竿５０ 竿５図
Claims (1)
- 一定間隔をおいて配置された複数個の単位容量素子群全
會む半導体集積回路において、前記単位容量素子群を形
成する上部電極群の周辺を７前記上部電極と同一の材料
、同一の加工条件で形成され、かつ前記一定間隔と実質
的に等しい間隔を保って設けられた枠状パターンで囲む
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16978883A JPS6060751A (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16978883A JPS6060751A (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6060751A true JPS6060751A (ja) | 1985-04-08 |
| JPS6348186B2 JPS6348186B2 (ja) | 1988-09-28 |
Family
ID=15892883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16978883A Granted JPS6060751A (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6060751A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461043A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Semiconductor device |
| JPH0864764A (ja) * | 1994-08-25 | 1996-03-08 | Nippon Motorola Ltd | ユニットキャパシタ |
| US7187026B2 (en) | 2002-11-27 | 2007-03-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| WO2013027274A1 (ja) * | 2011-08-24 | 2013-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1983
- 1983-09-14 JP JP16978883A patent/JPS6060751A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IEEE JOURNAL OF SOLID-STATE CIRCUITS=1975 * |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461043A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Semiconductor device |
| JPH0864764A (ja) * | 1994-08-25 | 1996-03-08 | Nippon Motorola Ltd | ユニットキャパシタ |
| US7187026B2 (en) | 2002-11-27 | 2007-03-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7312118B2 (en) | 2002-11-27 | 2007-12-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| WO2013027274A1 (ja) * | 2011-08-24 | 2013-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JPWO2013027274A1 (ja) * | 2011-08-24 | 2015-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9478601B2 (en) | 2011-08-24 | 2016-10-25 | Renesas Electronics Corporation | Semiconductor device |
| US9929086B2 (en) | 2011-08-24 | 2018-03-27 | Renesas Electronics Corporation | Semiconductor device |
| US10043742B2 (en) | 2011-08-24 | 2018-08-07 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6348186B2 (ja) | 1988-09-28 |
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