JPH0637308A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0637308A JPH0637308A JP19070092A JP19070092A JPH0637308A JP H0637308 A JPH0637308 A JP H0637308A JP 19070092 A JP19070092 A JP 19070092A JP 19070092 A JP19070092 A JP 19070092A JP H0637308 A JPH0637308 A JP H0637308A
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- drain
- transistor
- gate
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Abstract
(57)【要約】
【目的】電力付加効率の高い半導体装置の提供
【構成】複数のトランジスタ１０を所定円Ａの円周Ａ2
上に配置するとともに、各トランジスタ１０に電力を供
給する給電源であるゲート連結部２ｄと、各トランジス
タ１０によって増幅された増幅信号を集める集電点であ
るドレイン連結部３ｄとを、前記所定円Ａの中心Ａ1付
近に配置した半導体装置。
上に配置するとともに、各トランジスタ１０に電力を供
給する給電源であるゲート連結部２ｄと、各トランジス
タ１０によって増幅された増幅信号を集める集電点であ
るドレイン連結部３ｄとを、前記所定円Ａの中心Ａ1付
近に配置した半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、例えばパワートランジ
スタのように、複数のトランジスタを供えた半導体装置
に関する。
スタのように、複数のトランジスタを供えた半導体装置
に関する。
【０００２】
【従来の技術】従来から、例えば、パワートランジスタ
に用いられる電界効果トランジスタ（以下、ＦＥＴと略
す）として、図４に示したインターデジタル型と呼ばれ
るものがある。このＦＥＴ５０は、ゲート電極５１と、
ゲート電極５１と対向して配置されたドレイン電極５２
と、両電極５１，５２の間に配設されたソース電極５３
とを備えており、これら電極５１，５２，５３は絶縁基
板５４上に形成されている。
に用いられる電界効果トランジスタ（以下、ＦＥＴと略
す）として、図４に示したインターデジタル型と呼ばれ
るものがある。このＦＥＴ５０は、ゲート電極５１と、
ゲート電極５１と対向して配置されたドレイン電極５２
と、両電極５１，５２の間に配設されたソース電極５３
とを備えており、これら電極５１，５２，５３は絶縁基
板５４上に形成されている。
【０００３】ゲート電極５１はゲート電極パッド５１
ａ、ゲート引き出し電極５１ｂ、およびゲートフィンガ
５１ｃを備えている。ゲート引き出し電極５１ｂは、ゲ
ート電極パッド５１ａを、ドレイン電極対向方向とは直
交する方向（図中左右方向）に延出させて形成されてい
る。ゲートフィンガー５１ｃは、ゲート引き出し電極５
１ｂからドレイン電極５２に向かって複数形成されてお
り、それぞれ互いに平行にかつ等間隔に櫛歯状に配置さ
れている。
ａ、ゲート引き出し電極５１ｂ、およびゲートフィンガ
５１ｃを備えている。ゲート引き出し電極５１ｂは、ゲ
ート電極パッド５１ａを、ドレイン電極対向方向とは直
交する方向（図中左右方向）に延出させて形成されてい
る。ゲートフィンガー５１ｃは、ゲート引き出し電極５
１ｂからドレイン電極５２に向かって複数形成されてお
り、それぞれ互いに平行にかつ等間隔に櫛歯状に配置さ
れている。
【０００４】ドレイン電極５２はドレイン電極本体５２
ｃ、ドレイン引き出し電極５２ｂ、およびドレイン電極
パッド５２ａを備えている。ドレイン電極本体５２ｃは
ゲートフィンガー５１ｃ間の隙間、一つおきに配設され
ている。ドレイン引き出し電極５２ｂはゲート引き出し
電極５１ｂと対向して平行に配設されており、各ドレイ
ン電極本体５２ｃに接続されている。ドレイン電極パッ
ド５２ａはドレイン引き出し電極５２ｂに連設されてい
る。
ｃ、ドレイン引き出し電極５２ｂ、およびドレイン電極
パッド５２ａを備えている。ドレイン電極本体５２ｃは
ゲートフィンガー５１ｃ間の隙間、一つおきに配設され
ている。ドレイン引き出し電極５２ｂはゲート引き出し
電極５１ｂと対向して平行に配設されており、各ドレイ
ン電極本体５２ｃに接続されている。ドレイン電極パッ
ド５２ａはドレイン引き出し電極５２ｂに連設されてい
る。
【０００５】ソース電極５３はソース電極本体５３ｃ、
ソース引き出し電極５３ｂ、およびソース電極パッド５
３ａを備えている。ソース電極本体５３ｃは、ドレイン
電極本体５２ｃが設けられいないゲートフィンガ５１ｃ
間の隙間に配設されている。ソース引き出し電極５３ｂ
はゲート引き出し電極５１ｂとドレイン引き出し電極５
２ｂとの間に、これら電極５１ｂ，５２ｂと平行に延出
して設けられている。ソース引き出し電極５３ｂは各ソ
ース電極本体５３ｃに接続されている。ソース電極パッ
ド５３ａはソース引き出し電極５３ｂの両端に設けられ
ている。
ソース引き出し電極５３ｂ、およびソース電極パッド５
３ａを備えている。ソース電極本体５３ｃは、ドレイン
電極本体５２ｃが設けられいないゲートフィンガ５１ｃ
間の隙間に配設されている。ソース引き出し電極５３ｂ
はゲート引き出し電極５１ｂとドレイン引き出し電極５
２ｂとの間に、これら電極５１ｂ，５２ｂと平行に延出
して設けられている。ソース引き出し電極５３ｂは各ソ
ース電極本体５３ｃに接続されている。ソース電極パッ
ド５３ａはソース引き出し電極５３ｂの両端に設けられ
ている。
【０００６】このように、構成されたＦＥＴ５０は、ド
レイン電極本体５２ｃとソース電極本体５３ｃとこれら
の間に配置されたゲートフィンガ５１ｃとから各トラン
ジスタ５５が構成されており、周知のように、ゲート電
極パッド５１ａに入力された信号を各トランジスタ５５
で増幅してドレイン電極パッド５２ｃから出力するよう
になっている。
レイン電極本体５２ｃとソース電極本体５３ｃとこれら
の間に配置されたゲートフィンガ５１ｃとから各トラン
ジスタ５５が構成されており、周知のように、ゲート電
極パッド５１ａに入力された信号を各トランジスタ５５
で増幅してドレイン電極パッド５２ｃから出力するよう
になっている。
【０００７】
【発明が解決しようとする課題】ところで、上記した従
来のＦＥＴ５０には、電力付加効率が悪いという問題が
あった。というのも、このＦＥＴ５０は、各トランジス
タ５４が信号伝播方向と直交する方向、すなわち幅方向
に広がって配設されている。ところが、ＦＥＴ５０で増
幅される高周波信号は、性質上、ゲート引き出し電極５
１ｂが幅方向に延びると、給電源となるゲード電極パッ
ド５１ａ付近のゲートフィンガ５１ｃとゲード電極パッ
ド５１ａから離間したゲートフィンガ５１ｃとの間に行
路差か生じ、この行路差により各トランジスタ５４に入
力される信号の間に位相差が発生してしまった。
来のＦＥＴ５０には、電力付加効率が悪いという問題が
あった。というのも、このＦＥＴ５０は、各トランジス
タ５４が信号伝播方向と直交する方向、すなわち幅方向
に広がって配設されている。ところが、ＦＥＴ５０で増
幅される高周波信号は、性質上、ゲート引き出し電極５
１ｂが幅方向に延びると、給電源となるゲード電極パッ
ド５１ａ付近のゲートフィンガ５１ｃとゲード電極パッ
ド５１ａから離間したゲートフィンガ５１ｃとの間に行
路差か生じ、この行路差により各トランジスタ５４に入
力される信号の間に位相差が発生してしまった。
【０００８】このことは、増幅信号を出力するドレイン
引き出し電極５２ｂでも同様に生じ、集電点となるドレ
イン電極パッド５２ｃ付近のドレイン電極本体５２ｃ
と、ドレイン電極パッド５２ｃから離間したドレイン電
極本体５２ｃとの間にも行路差が生じてしまい、ドレイ
ン引き出し電極５２ｂを介して出力される増幅信号にさ
らに信号位相差が生じた。そのため、このような信号間
位相差により、トランジスタ５５それぞれで増幅された
信号が互いに相殺し合って、電極付加効率を低下させて
いた。
引き出し電極５２ｂでも同様に生じ、集電点となるドレ
イン電極パッド５２ｃ付近のドレイン電極本体５２ｃ
と、ドレイン電極パッド５２ｃから離間したドレイン電
極本体５２ｃとの間にも行路差が生じてしまい、ドレイ
ン引き出し電極５２ｂを介して出力される増幅信号にさ
らに信号位相差が生じた。そのため、このような信号間
位相差により、トランジスタ５５それぞれで増幅された
信号が互いに相殺し合って、電極付加効率を低下させて
いた。
【０００９】さらに、各トランジスタ５５で増幅される
信号に位相差が生じることにより、周波数特性の悪化
や、後段の回路との整合性の悪化といった問題も生じて
いた。
信号に位相差が生じることにより、周波数特性の悪化
や、後段の回路との整合性の悪化といった問題も生じて
いた。
【００１０】本発明は、このように問題に鑑みてなされ
たものであって、電力付加効率の高い半導体装置の提供
を目的としている。
たものであって、電力付加効率の高い半導体装置の提供
を目的としている。
【００１１】
【課題を解決するための手段】本発明は上記目的を達成
するために、複数のトランジスタを所定円の円周上に配
置するとともに、各トランジスタに電力を供給する給電
源と、各トランジスタによって増幅された増幅信号を集
める集電点とを、前記所定円の中心付近に配置して半導
体装置を構成した。
するために、複数のトランジスタを所定円の円周上に配
置するとともに、各トランジスタに電力を供給する給電
源と、各トランジスタによって増幅された増幅信号を集
める集電点とを、前記所定円の中心付近に配置して半導
体装置を構成した。
【００１２】
【作用】上記構成によれば、各トランジスタと給電源と
の離間距離はすべて所定円の半径とほぼ同一になる。同
様に、各トランジスタと集電点との離間距離もすべて所
定円の半径とほぼ同一となる。
の離間距離はすべて所定円の半径とほぼ同一になる。同
様に、各トランジスタと集電点との離間距離もすべて所
定円の半径とほぼ同一となる。
【００１３】
【実施例】以下、本発明を図面に示す実施例に基づいて
詳細に説明する。図１は本発明の一実施例のＦＥＴの横
断面図であり、図２は図１のＡ−Ａ線拡大断面図、図３
は図１はＢ−Ｂ断面図である。このＦＥＴ１はゲート電
極２、ドレイン電極３、およびソース電極４を備えてい
る。これら電極２，３，４は半導体基板５、および電極
支持基板６に設けられている。
詳細に説明する。図１は本発明の一実施例のＦＥＴの横
断面図であり、図２は図１のＡ−Ａ線拡大断面図、図３
は図１はＢ−Ｂ断面図である。このＦＥＴ１はゲート電
極２、ドレイン電極３、およびソース電極４を備えてい
る。これら電極２，３，４は半導体基板５、および電極
支持基板６に設けられている。
【００１４】ゲート電極２はゲート電極パッド２ａ、ゲ
ート引き出し電極２ｂ、およびゲートフィンガ２ｃを備
えており、これら電極２ａ，２ｂ，２ｃは半導体基板５
の表面に形成されている。ゲート電極パッド２ａは半導
体基板５上に想定された所定円Ａの中心Ａ1から図中上
方向に延出する長方形状に形成されている。ゲート引き
出し電極２ｂは複数設けられており、ゲート電極パッド
２ａの前記所定円中心Ａ1側端部に設けたゲート連結部
２ｄを図中左右方向にそれぞれ放射線状に延出させるこ
とによって形成されている。このようにして形成された
右側ゲート引き出し電極２ｂ群、および左側ゲート引き
出し電極２ｂ群はそれぞれ等角度毎に配置されている。
また、各ゲート引き出し電極２ｂの先端は前記所定円Ａ
の円周Ａ2付近まで達している。このゲート引き出し電
極２ｂの先端それぞれに一対づつゲートフィンガ２ｃが
接続されている。これらゲートフィンガ２ｃは櫛歯状と
なって所定円Ａの円周Ａ2上に配置されている。すなわ
ち、ゲートフィンガ２ｃはゲート引き出し電極２ｂ先端
から所定円Ａの外側に向かって延出しており、互いに平
行に円周Ａ2上に配置されている。
ート引き出し電極２ｂ、およびゲートフィンガ２ｃを備
えており、これら電極２ａ，２ｂ，２ｃは半導体基板５
の表面に形成されている。ゲート電極パッド２ａは半導
体基板５上に想定された所定円Ａの中心Ａ1から図中上
方向に延出する長方形状に形成されている。ゲート引き
出し電極２ｂは複数設けられており、ゲート電極パッド
２ａの前記所定円中心Ａ1側端部に設けたゲート連結部
２ｄを図中左右方向にそれぞれ放射線状に延出させるこ
とによって形成されている。このようにして形成された
右側ゲート引き出し電極２ｂ群、および左側ゲート引き
出し電極２ｂ群はそれぞれ等角度毎に配置されている。
また、各ゲート引き出し電極２ｂの先端は前記所定円Ａ
の円周Ａ2付近まで達している。このゲート引き出し電
極２ｂの先端それぞれに一対づつゲートフィンガ２ｃが
接続されている。これらゲートフィンガ２ｃは櫛歯状と
なって所定円Ａの円周Ａ2上に配置されている。すなわ
ち、ゲートフィンガ２ｃはゲート引き出し電極２ｂ先端
から所定円Ａの外側に向かって延出しており、互いに平
行に円周Ａ2上に配置されている。
【００１５】ドレイン電極３はドレイン電極パッド３
ａ、ドレイン引き出し電極３ｂ、およびドレイン電極本
体３ｃを備えている。ドレイン電極本体３ｃは半導体基
板５上に設けられており、各ゲート引き出し電極２ｂ先
端に設けられたゲートフィンガ２ｃの間に島状に配設さ
れている。このように配設されることにより、ドレイン
電極本体３ｃは所定円Ａの円周Ａ2上に位置している。
ドレイン引き出し電極３ｂは電極支持基板６に設けられ
ている。電極支持基板６は半導体基板５上を覆って配設
されており、ドレイン引き出し電極３ｂはこの電極支持
基板６の半導体基板５側表面に設けられている。ドレイ
ン引き出し電極３ｂは図中右側のドレイン電極本体３ｃ
群を覆うドレイン引き出し電極部３ｂ１と、図中左側の
ドレイン電極本体３ｃ群を覆うドレイン引き出し電極部
３ｂ２とからなっている。これらドレイン引き出し電極
部３ｂ１，３ｂ２はドレイン電極本体３ｃそれぞれと前
記所定円Ａの中心Ａ1とを結ぶ扇型をしており、所定円
Ａの中心Ａ1に設けられたドレイン連結部３ｄで互いに
接続されている。ドレイン引き出し電極３ｂとドレイン
電極本体３ｃとは図２に示すように、半導体基板５と電
極支持基板６との間に設けられた第１ドレイン接続部７
によって接続されている。ドレイン電極パッド３ａは上
部ドレインパッド３ａ１と下部ドレインパッド３ａ２と
からなっている。上部ドレインパッド３ａ１は電極支持
基板６の半導体基板５側表面に設けられており、前記ド
レイン連結部３ｄの一部を図中下方向に延出させること
により長方形状に形成されている。下部ドレインパッド
３ａ２は半導体基板５上に形成されており、上部ドレイ
ンパッド３ａ１の先端と対向する位置に配設されてい
る。上部ドレインパッド３ａ１と下部ドレインパッド３
ａ２とは図３に示すように、その間に設けられた第２ド
レイン接続部８によって接続されている。この第２ドレ
イン接続部８および前記した第１ドレイン接続部７は導
電性樹脂ないし金属膜で構成されている。
ａ、ドレイン引き出し電極３ｂ、およびドレイン電極本
体３ｃを備えている。ドレイン電極本体３ｃは半導体基
板５上に設けられており、各ゲート引き出し電極２ｂ先
端に設けられたゲートフィンガ２ｃの間に島状に配設さ
れている。このように配設されることにより、ドレイン
電極本体３ｃは所定円Ａの円周Ａ2上に位置している。
ドレイン引き出し電極３ｂは電極支持基板６に設けられ
ている。電極支持基板６は半導体基板５上を覆って配設
されており、ドレイン引き出し電極３ｂはこの電極支持
基板６の半導体基板５側表面に設けられている。ドレイ
ン引き出し電極３ｂは図中右側のドレイン電極本体３ｃ
群を覆うドレイン引き出し電極部３ｂ１と、図中左側の
ドレイン電極本体３ｃ群を覆うドレイン引き出し電極部
３ｂ２とからなっている。これらドレイン引き出し電極
部３ｂ１，３ｂ２はドレイン電極本体３ｃそれぞれと前
記所定円Ａの中心Ａ1とを結ぶ扇型をしており、所定円
Ａの中心Ａ1に設けられたドレイン連結部３ｄで互いに
接続されている。ドレイン引き出し電極３ｂとドレイン
電極本体３ｃとは図２に示すように、半導体基板５と電
極支持基板６との間に設けられた第１ドレイン接続部７
によって接続されている。ドレイン電極パッド３ａは上
部ドレインパッド３ａ１と下部ドレインパッド３ａ２と
からなっている。上部ドレインパッド３ａ１は電極支持
基板６の半導体基板５側表面に設けられており、前記ド
レイン連結部３ｄの一部を図中下方向に延出させること
により長方形状に形成されている。下部ドレインパッド
３ａ２は半導体基板５上に形成されており、上部ドレイ
ンパッド３ａ１の先端と対向する位置に配設されてい
る。上部ドレインパッド３ａ１と下部ドレインパッド３
ａ２とは図３に示すように、その間に設けられた第２ド
レイン接続部８によって接続されている。この第２ドレ
イン接続部８および前記した第１ドレイン接続部７は導
電性樹脂ないし金属膜で構成されている。
【００１６】ソース電極４はソース電極パッド４ａ、ソ
ース引き出し電極４ｂ、およびソース電極本体４ｃを備
えており、これら電極４ａ，４ｂ，４ｃは半導体基板５
上に形成されている。ソース電極本体４ｃは各ゲート引
き出し電極２ｂ先端に設けられたゲートフィンガ２ｃを
挟んでその外側に設けられており、ゲートフィンガ２ｃ
と平行に配設されている。このように配置されることに
より、ソース電極本体４ｃは所定円Ａの円周Ａ2上に位
置している。ソース引き出し電極４ｂは前記所定円Ａの
円周Ａ2の外側に沿って配設されており、各ソース電極
本体４ｃに接続されている。ソース電極パッド４ａはソ
ース引き出し電極４ｂの一部を所定円Ａ外側に向かって
延出させることにより形成されている。
ース引き出し電極４ｂ、およびソース電極本体４ｃを備
えており、これら電極４ａ，４ｂ，４ｃは半導体基板５
上に形成されている。ソース電極本体４ｃは各ゲート引
き出し電極２ｂ先端に設けられたゲートフィンガ２ｃを
挟んでその外側に設けられており、ゲートフィンガ２ｃ
と平行に配設されている。このように配置されることに
より、ソース電極本体４ｃは所定円Ａの円周Ａ2上に位
置している。ソース引き出し電極４ｂは前記所定円Ａの
円周Ａ2の外側に沿って配設されており、各ソース電極
本体４ｃに接続されている。ソース電極パッド４ａはソ
ース引き出し電極４ｂの一部を所定円Ａ外側に向かって
延出させることにより形成されている。
【００１７】このＦＥＴ１においては、ゲートフィンガ
２ｃと、ゲートフィンガ２ｃを挟んで配置されたドレイ
ン電極本体３ｃおよびソース電極本体４ｃとから各トラ
ンジスタ１０が構成されており、これらトランジスタ１
０は所定円Ａの円周Ａ2上に配置されることになる。さ
らに、本実施例においては、ゲート連結部２ｄが給電源
となっており、また、ドレイン連結部３ｄが集電点とな
っており、これらは所定円Ａの中心Ａ1上に位置してい
る。
２ｃと、ゲートフィンガ２ｃを挟んで配置されたドレイ
ン電極本体３ｃおよびソース電極本体４ｃとから各トラ
ンジスタ１０が構成されており、これらトランジスタ１
０は所定円Ａの円周Ａ2上に配置されることになる。さ
らに、本実施例においては、ゲート連結部２ｄが給電源
となっており、また、ドレイン連結部３ｄが集電点とな
っており、これらは所定円Ａの中心Ａ1上に位置してい
る。
【００１８】したがって、給電源２ｄと各トランジスタ
１０との間の離間距離はすべて所定円Ａの半径距離とな
り、各距離ほぼ均一化する。また、各トランジスタ１０
と集電点３ｄとの離間距離も所定円Ａの半径距離とな
り、各距離はほぼ均一化する。そのため、各トランジス
タ１０で増幅される信号の間に位相差は生じなくなる。
１０との間の離間距離はすべて所定円Ａの半径距離とな
り、各距離ほぼ均一化する。また、各トランジスタ１０
と集電点３ｄとの離間距離も所定円Ａの半径距離とな
り、各距離はほぼ均一化する。そのため、各トランジス
タ１０で増幅される信号の間に位相差は生じなくなる。
【００１９】ところで、上記実施例においては、各ゲー
ト引き出し電極２ｂをそれぞれ別体としてそれらを放射
線状に配設して構成していたが、本発明はこのような構
成に限定されるものではなく、ゲート引き出し電極２ｂ
をドレイン引き出し電極３ｂと同様、扇形電極から構成
してもよいのはいうもでもない。
ト引き出し電極２ｂをそれぞれ別体としてそれらを放射
線状に配設して構成していたが、本発明はこのような構
成に限定されるものではなく、ゲート引き出し電極２ｂ
をドレイン引き出し電極３ｂと同様、扇形電極から構成
してもよいのはいうもでもない。
【００２０】また、上記実施例においては、ドレイン引
き出し電極３ｂと上部ドレインパッド３ａ１とを電極支
持基板６に設けて構成していたが、本発明はこのような
構成に限定されるものではなく、ドレイン引き出し電極
３ｂと上部ドレインパッド３ａ１とを金属板で構成して
半導体基板５上に配設してもよいのもいうまでもない。
き出し電極３ｂと上部ドレインパッド３ａ１とを電極支
持基板６に設けて構成していたが、本発明はこのような
構成に限定されるものではなく、ドレイン引き出し電極
３ｂと上部ドレインパッド３ａ１とを金属板で構成して
半導体基板５上に配設してもよいのもいうまでもない。
【００２１】さらに、ドレイン引き出し電極３ｂと上部
ドレインパッド３ａ１とを周知であるエアブリッジ構造
によって半導体基板５上に形成してもよく、さらにくわ
えて、これらを周知である層間絶縁膜を用いた多層電極
構造でもって半導体基板５上に構成してもよいもいうま
でもない。
ドレインパッド３ａ１とを周知であるエアブリッジ構造
によって半導体基板５上に形成してもよく、さらにくわ
えて、これらを周知である層間絶縁膜を用いた多層電極
構造でもって半導体基板５上に構成してもよいもいうま
でもない。
【００２２】
【発明の効果】以上のように、本発明によれば、各トラ
ンジスタと給電源との離間距離、および各トランジスタ
と集電点との離間距離がすべて所定円の半径とほぼ同一
となり均一化するので、各トランジスタで増幅された増
幅信号の間に位相差が生じることがなくなった。そのた
め、信号間位相差の発生によって電力付加効率が低下す
ることがなくなり、半導体装置の電力付加効率が向上し
た。
ンジスタと給電源との離間距離、および各トランジスタ
と集電点との離間距離がすべて所定円の半径とほぼ同一
となり均一化するので、各トランジスタで増幅された増
幅信号の間に位相差が生じることがなくなった。そのた
め、信号間位相差の発生によって電力付加効率が低下す
ることがなくなり、半導体装置の電力付加効率が向上し
た。
【００２３】また、電力付加効率が向上するので、所要
の電力を得るために必要なトランジスタの数が減少し
た。くわえて、発熱量が小さくなるので特別な放熱構造
を設ける必要もなくなった。そのため、半導体装置の小
型化、および製造コストの低減が図れるようになった。
の電力を得るために必要なトランジスタの数が減少し
た。くわえて、発熱量が小さくなるので特別な放熱構造
を設ける必要もなくなった。そのため、半導体装置の小
型化、および製造コストの低減が図れるようになった。
【００２４】さらに、各トランジスタで増幅された増幅
信号に位相差が生じなくなったので、増幅信号の周波数
特性が向上するという効果や、後段の回路との整合性が
向上するという効果も得られた。
信号に位相差が生じなくなったので、増幅信号の周波数
特性が向上するという効果や、後段の回路との整合性が
向上するという効果も得られた。
【図１】本発明の一実施例のＦＥＴの構造を示す横断面
図である。
図である。
【図２】図１のＡ−Ａ線拡大断面図である。
【図３】図１のＢ−Ｂ線断面図である。
【図４】従来例のＦＥＴの構造を示す平面図である。
２ｄ ゲート連結部（給電源） ３ｄ ドレイン連結部（集電点） １０ トランジスタ Ａ 所定円 Ａ1 所定円の中心 Ａ2 所定円の円周
Claims (1)
- 【請求項１】 複数のトランジスタ（１０）を所定円
（Ａ）の円周（Ａ2）上に配置するとともに、各トラン
ジスタ（１０）に電力を供給する給電源（２ｄ）と、各
トランジスタ（１０）によって増幅された増幅信号を集
める集電点（３ｄ）とを、前記所定円（Ａ）の中心（Ａ
1）付近に配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19070092A JPH0637308A (ja) | 1992-07-17 | 1992-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19070092A JPH0637308A (ja) | 1992-07-17 | 1992-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637308A true JPH0637308A (ja) | 1994-02-10 |
Family
ID=16262401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19070092A Pending JPH0637308A (ja) | 1992-07-17 | 1992-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637308A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012086A (ja) * | 2003-06-20 | 2005-01-13 | Toshiba Corp | 高周波増幅装置 |
| US8482354B2 (en) | 2010-11-26 | 2013-07-09 | Kabushiki Kaisha Toshiba | Power amplifying device and coupled power amplifying device |
| WO2024084652A1 (ja) * | 2022-10-20 | 2024-04-25 | 日本電信電話株式会社 | 電界効果型トランジスタ |
-
1992
- 1992-07-17 JP JP19070092A patent/JPH0637308A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012086A (ja) * | 2003-06-20 | 2005-01-13 | Toshiba Corp | 高周波増幅装置 |
| US8482354B2 (en) | 2010-11-26 | 2013-07-09 | Kabushiki Kaisha Toshiba | Power amplifying device and coupled power amplifying device |
| WO2024084652A1 (ja) * | 2022-10-20 | 2024-04-25 | 日本電信電話株式会社 | 電界効果型トランジスタ |
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