JP2023537836A - 複数のチップを備える量子コンピューティング回路及びその製造方法 - Google Patents

Abstract

量子コンピューティング回路が、少なくとも１つの量子ビット（３０３）を搭載した第１のチップ（３０１）と、少なくとも量子ビット以外の量子回路要素（３０４）を搭載した第２のチップ（３０２）とを備える。前記第１のチップ（３０１）及び前記第２のチップ（３０２）は、フリップチップ構成で積み重ね合わされ、ボンディング用バンプ（４０３、５０４）を含むバンプボンディング（３０５）によって互いに付着している。【選択図】図３

Description

本発明は、一般に、量子コンピューティングハードウェアの技術に関する。特に、本発明は、量子コンピューティング回路の有利な構造ソリューションに関する。

量子コンピューティングに使用されるハードウェアは、超電導チップに基づいている。この用語は、一般に、フォトリソグラフィ、マイクロマシニング、及び／又はその他の適切な方法を使用して、基板上に多数の微視的スケールの回路要素（少なくともその一部は超電導材料でできている）が作成されたデバイスを意味するために使用される。量子プロセッサは、１つ以上の量子ビットを含む回路要素の選択と、量子コンピューティング操作に１つ以上の量子ビットを使用できるように配列したそれらの相互接続とを含む超電導チップである。

量子プロセッサで必要となる可能性のある回路要素の例には、量子ビット、共振器、結合器、量子ビットリセット回路、半導体量子ドット、単一電子トランジスタ、増幅器などが含まれるが、これらに限定されない。これらのうち、量子ビットリセット回路は、例えば、略してＱＣＲとして知られる量子回路冷凍機を含むことができる。量子プロセッサの正確な構成が何であれ、その製造プロセス中に必要な様々な材料及び処理ステップからだけでなく、完成した量子プロセッサ内の様々な回路要素間の望ましくない相互作用からも問題が発生する可能性があることがわかっている。

例として、製造業者が、非常に高品質の量子ビットを制作するために最適化されたプロセスを有する場合がある。しかし、他の回路要素に必要な材料及び／又はプロセスステップの一部が、量子ビットに必要なものと互換性がないため、プロセスが量子プロセッサなどのより複雑な超電導チップを製造するものとして適していないことが判明する可能性がある。その結果、材料及び／又はプロセスステップが、個々の回路要素にとって正確に最適ではない場合でも、全ての回路要素にほどほどに適しているという妥協が生じることがよくある。

別の例として、量子プロセッサの量子ビットなどの回路要素は、量子コンピューティングに不可欠な様々な望ましい相互作用を有することができるが、それらは、散逸を引き起こし量子ビット状態のコヒーレンス時間を短縮する、望ましくない相互作用を有することもある。このような現象は、量子情報損失の原因となる。

材料及び／又はプロセスステップ及び／又は回路動作のより良い最適化を可能にする、量子コンピューティング回路の回路設計及び製造方法における解決策が明らかに必要とされている。

関連する材料及び／又はプロセスステップの最適化を可能にする量子コンピューティング回路及びその製造方法を提示することが目的である。別の目的は、量子コンピューティング回路内の回路要素の全て又は少なくとも大部分の最適性能に到達できるようにすることである。

本発明の目的は、回路要素が、その製造及び／又は動作が総合して相容れない態様を含む可能性があり、別個のチップ上で製造され、その後サンドイッチ構成で貼り合わされるフリップチップアプローチを使用することによって達成される。

第１の態様によれば、少なくとも１つの量子ビットを搭載した第１のチップと、少なくとも量子ビット以外の量子回路要素を搭載した第２のチップとを備える量子コンピューティング回路が提供される。前記第１のチップ及び前記第２のチップは、フリップチップ構成で積み重ね合わされ、ボンディング用バンプを含むバンプボンディングによって互いに付着している。

実施形態によれば、前記第１のチップは第１の構成材料のセットから作られ、前記第２のチップは第２の構成材料のセットから作られる。そのような場合、前記第１のセット及び前記第２のセットは、少なくとも部分的に異なる構成材料からなる。これには、量子ビットの製造において、量子ビット（複数可）の不利な汚染を引き起こす可能性のある材料の使用を回避できるという利点が含まれる。

実施形態によれば、前記第２の構成材料のセットは、前記第１の構成材料のセットには存在せず、酸化アルミニウム、銅、パラジウム、他の非超電導金属のうちの１つである少なくとも１つの材料を含む。これには、特に、この種の材料による汚染を回避できるという利点が含まれる。

実施形態によれば、前記第１のチップは、第１の製造ステップのシーケンスからなる第１の製造プロセスで製造されたチップであり、前記第２のチップは、第２の製造ステップのシーケンスからなる第２の製造プロセスで製造されたチップである。前記第１のシーケンスと前記第２のシーケンスとは、少なくとも部分的に異なる製造ステップのシーケンスであってもよい。これには、量子ビット（複数可）の製造に必要のない、量子ビット（複数可）に有害な影響を与える可能性のある製造ステップに量子ビット（複数可）をかけることを避けることができるという利点が含まれる。

実施形態によれば、前記ボンディング用バンプの少なくとも一部は、ガルバニック導電性であり、前記第１のチップと前記第２のチップとの間にガルバニック導電性コンタクトを構成する。これには、第１のチップと第２のチップとの間で、信号線を引き回すことができる、及び／又は接地面などの導電構造を互いに接続できるという利点が含まれる。

実施形態によれば、前記第１のチップ及び前記第２のチップの一方はより大きいチップであり、前記第１のチップ及び前記第２のチップの他方は、前記フリップチップ構成における前記より大きいチップの一部のみを覆うより小さいチップである。これには、より大きいチップの露出領域を使用して、量子コンピューティング回路との間の接続を確立できるという利点が含まれる。

実施形態によれば、より大きいチップは、より小さいチップを向いているその表面の、前記より小さいチップによって覆われていない部分に、少なくとも第１のコンタクトパッドを備える。そして、より大きいチップは、前記第１のコンタクトパッドと第１のガルバニック導電性ボンディング用バンプとを接続する第１の接続部を備えることができる。より小さいチップは、前記第１のガルバニック導電性ボンディング用バンプとより小さいチップ上の第１の量子回路要素とを接続する第２の接続部を備えることができる。前記第１のコンタクトパッドは、前記第１の量子回路要素への信号接続を構成することができる。これには、より小さいチップ上の構成要素への信号接続が、より大きいチップ上のコンタクトパッドを介して行うことができるという利点が含まれる。

実施形態によれば、より小さいチップは、より大きいチップを向いていないその表面に第２のコンタクトパッドを備えており、より小さいチップは、第１の導電ビアを介して、より大きいチップを向いているより小さいチップの表面の第２の量子回路要素に、前記第２のコンタクトパッドを接続する第３の接続部を備えている。これには、より小さいチップ上の構成要素への信号接続が、より小さいチップの露出面上のコンタクトパッドを介して行うことができるという利点が含まれる。

実施形態によれば、より大きいチップは、より小さいチップを向いているより大きいチップの表面の、前記より小さいチップによって覆われた部分にある第３の量子回路要素を、より小さいチップを向いていないより大きいチップの表面に少なくとも部分的に配置された第４の接続部に接続する第２の導電ビアを備える。これには、チップが重なり合う領域内に位置する、チップのいずれか一方にある構成要素に対しても、非常に効果的に信号接続を行うことができるという利点が含まれる。

実施形態によれば、量子コンピューティング回路は、前記第１のチップと前記第２のチップとの間で信号を伝達するための非ガルバニック接続部を備え、前記非ガルバニック接続部は、前記第１のチップ及び前記第２のチップの互いに向かい合う表面に、整合する非ガルバニックコネクタ構造を備える。これには、２つのチップ上の構成要素が互いに結合される方法に対して多くの制御を提供する利点が含まれる。

実施形態によれば、前記整合する非ガルバニックコネクタ構造は、容量性接続を行うために、前記第１のチップ及び前記第２のチップの互いに向かい合う表面に、相互に位置合わせされた導電領域を備える。これには、容量性接続の静電容量を適切に選ぶことにより、例えば固有フィルタリング機能を含む、対応する接続部の特性を調整できるという利点が含まれる。

実施形態によれば、前記整合する非ガルバニックコネクタ構造は、磁気接続を行うために、相互に位置合わせされた誘導要素を備える。これには、磁気接続のインダクタンスを適切に選ぶことにより、例えば固有フィルタリング機能を含む、対応する接続部の特性を調整できるという利点が含まれる。

実施形態によれば、前記第２のチップは量子回路冷凍機を備える。前記量子コンピューティング回路は、前記量子回路冷凍機を制御可能に使用して少なくとも１つの量子ビットの状態をリセットできるようにするために、前記量子回路冷凍機と前記第１のチップ上の前記少なくとも１つの量子ビットとの間に制御可能な接続部を備えることができる。これには、量子ビット（複数可）の製造と量子回路冷凍機（複数可）の製造とを互いに別々にすることができ、他方に不利な影響を与えることなく両方を最適化できるようにするという利点が含まれる。

実施形態によれば、前記第２のチップは、非超電導金属、損失性誘電体のうちの少なくとも１つを含む少なくとも１つのフィルタを備える。これには、フィルタを製造するために必要な方法ステップ及び材料が量子ビット（複数可）の品質を損なうことを防ぐことができるという利点が含まれる。

実施形態によれば、前記第１のチップと前記第２のチップとの間の分離距離は、１～１００マイクロメートルである。これには、２つのチップ間で行われる可能性のある非ガルバニック接続において所望の役割を果たすように距離を作ることができるという利点が含まれる。

第２の態様によれば、量子コンピューティング回路を作製する方法が提供される。本方法は、第１のチップを製造し、前記第１のチップ上に少なくとも１つの量子ビットを作製することと、第２のチップを製造し、前記第２のチップ上に量子ビット以外の少なくとも１つの量子回路要素を作製することと、前記第１のチップと前記第２のチップとをバンプボンディングして、ボンディング用バンプが第１のチップと第２のチップとを互いに付着させる積層構成にすることと、を含む。

実施形態によれば、この方法は、前記第１のチップを製造する際に第１の材料のセットを使用することと、前記第２のチップを製造する際に第２の材料のセットを使用することとを含み、前記第１のセットと前記第２のセットとが少なくとも部分的に異なる材料からなるようにする。これには、量子ビットの製造において、量子ビット（複数可）の不利な汚染を引き起こす可能性のある材料の使用を回避できるという利点が含まれる。

一実施形態によれば、この方法は、前記第１のチップを製造するために第１の製造プロセスを使用することであって、前記第１の製造プロセスが第１の製造ステップのシーケンスからなる、使用することと、前記第２のチップを製造するために第２の製造プロセスを使用することであって、前記第２の製造プロセスが第２の製造ステップのシーケンスからなる、使用することとを含み、前記第１のシーケンスと前記第２のシーケンスとが、少なくとも部分的に異なる製造ステップのシーケンスであるようにする。これには、量子ビット（複数可）の製造に必要のない、量子ビット（複数可）に有害な影響を与える可能性のある製造ステップに量子ビット（複数可）をかけることを避けることができるという利点が含まれる。

実施形態によれば、この方法は、前記第１のチップ及び前記第２のチップ上の回路要素間の最適化された非ガルバニック信号結合のために選択された分離距離で、前記バンプボンディングが第１のチップと第２のチップとを互いに付着させることを含む。これには、２つのチップ間で行われる可能性のある非ガルバニック接続において所望の役割を果たすように距離を作ることができるという利点が含まれる。

添付の図面は、本発明の更なる理解を提供するために含まれ、本明細書の一部を構成するものであり、本発明の実施形態を図で示し、記述と共に本発明の原理を説明するのに役立つ。

既知の量子プロセッサの一部を示す。 図１に示す部分の分解図を示す。 ２つのチップのサンドイッチ構成を含む量子コンピューティング回路の原理を示す。 図３の原理を適用した例を示す。 図３の原理を適用した別の例を示す。 図３の原理を適用した別の例を示す。 量子コンピューティング回路内の回路要素間の結合を示す。 図３の原理を適用した例の分解図を示す。 本発明の実施形態による方法を示す。

図１は、上方から見た量子コンピューティング回路の一部を概略的に示す。問題の量子コンピューティング回路は、例えば量子プロセッサであってもよい。図２は、図１に見られるパターンが誘電体基板２０１の表面にどのように構築され得るかを示す分解図である。図１及び図２は両方とも、図を見やすくするために単純化されているが、以下の説明は、より完全な対応する構造に対しても適用可能である。図１のクロスハッチング部分は、所望する程度の導電性及び／又は超電導性の物質で作られたパターンの間に基板の表面が見える領域を示す。

Ｘ形又はプラス記号形の部分１０１は、トランスモン型の量子ビットである。ここで行われた単純化には、例えば、ここに示されている分岐の１つの端でジョセフソン接合及び／又はＳＱＵＩＤ（超電導量子干渉デバイス）として現れる可能性のある量子ビットの非線形インダクタンス成分が示されていないことが含まれる。分岐の１つの周りのフォーク状構造１０２は容量結合要素であり、そこから伝送線１０３が量子コンピューティング回路の他の何らかの部分につながることができる。絡み合ったフィンガ１０４は、別の容量結合要素を構成し、そこから、ここでは頭字語ＱＣＲでも知られている量子回路冷凍機である量子ビットリセット回路１０５への接続がある。したがって、ＱＣＲは、量子ビット１０１に直接結合する代わりに、容量結合要素１０２に結合することもできる。

図２は、基板の表面の大部分が超電導接地面２０２によってどのように覆われているかを示しており、小さな正方形の開口部は、望ましくない渦電流の発生を防止する働きをする。２０３、２０４、及び２０５と示されるパターンもまた超電導材料でできており、超電導材料とは、特徴として、量子コンピューティング回路が使用される低温で超電導になる材料を意味する。

２０６として示される部分は、ＱＣＲで必要とされるＳＩＮＩＳ接合部と、ＱＣＲが接地面への接続を行うコンタクトパッドとを含む。部分２０７は、マイクロ波フィルタの一部であり、部分２０８は、ＱＣＲに制御信号を提供することができる伝送線を形成する。マイクロ波フィルタの一部としてコンデンサを形成するために、接地面２０２と導電部２０７との間に誘電体層２０９が必要とされる。

高品質の量子ビットを製造するためのプロセス及び設計が知られており、通常は、それらは、製作された量子ビットが長コヒーレンス時間などの有利な特性を持つように最適化されている。図１及び図２のような構造を製造するには、特にＱＣＲの部分では、異なる種類のプロセスが必要になる場合がある。その違いは、異なるプロセスステップ；プロセスステップの異なる順序；異なる材料；温度、圧力、及び／又は持続時間などの異なるプロセスパラメータなどの形で現れる場合がある。例えば、ＱＣＲにおけるＳＩＮＩＳ接合を製造するには、量子ビット（複数可）のみが製造される場合には使用されない、１つ以上の材料、すなわち、通常の金属（複数可）及び絶縁体（複数可）を使用することが必要となる。同様に、絶縁層２０９は、単に１つ以上の量子ビットを製造するだけのプロセスでは登場しない材料を含むことができる。材料及び／又はプロセスステップにおけるこれら全ての違いは、上記の背景セクションで説明した不利な結果につながる可能性がある。

図３は、前記不利な結果を少なくとも部分的に回避することができる量子コンピューティング回路を概略的に示す。図３の量子コンピューティング回路は、第１のチップ３０１及び第２のチップ３０２を含む。どちらのチップにも、１つ以上の量子回路要素が組み込まれている。第１のチップ３０１上の量子回路要素（複数可）は、３０３として概略的に示され、第２のチップ３０２上の量子回路要素は、３０４として概略的に示される。図３での外観に基づいて、第１のチップ３０１は下部チップと呼ばれることもあり、第２のチップ３０２は上部チップと呼ばれることもある。

第１のチップ及び第２のチップの１つは、いわゆる量子ビットチップである。一般性を失うことなく、ここでは、第１のチップ３０１が、その量子回路要素３０３に含まれる少なくとも１つの量子ビットを有すると仮定することができる。第２のチップ３０２は、その量子回路要素３０４に含まれる、量子ビット以外の少なくとも１つの量子回路要素を有する。有利な実施形態では、第２のチップ３０２は、その量子回路要素３０４に含まれる量子ビットを有していないので、第１のチップ３０１及び第２のチップ３０２からなる量子コンピューティングエンティティの全ての量子ビットは、第１のチップ３０１の量子回路要素３０３に含まれる。図１及び図２の描写に関して、第１のチップ３０１を製造するのに使用される製造プロセスは、第２のチップ３０２を製造するのに使用される製造プロセスとは異なると仮定することができ、この違いは、第２のチップ３０２の量子回路要素３０４に含まれる、量子ビット以外の少なくとも１つの量子回路要素が存在するという事実の直接的な結果である。

このアプローチでは、量子ビットチップは、他のチップ上に配置されるＱＣＲ及び／又は他の非量子ビット回路要素の製造プロセスを経ることなく、ＱＣＲ及び／又は他の非量子ビット回路要素の製造に関与する材料に直接接触しないようになる。その意味で、量子ビットは、「清純」であり、高品質量子ビット及び長コヒーレンス時間をもたらすことが知られている標準プロセスで製造できる。さらに、これにより、散逸性構成要素の量子ビットチップへの接触を最小限に抑えることができる。

別の量子回路要素を製造するために必要となる可能性があるが、そのような別の量子回路要素と同じチップ上に配置された量子ビットに不利な製造ステップの例はベーキングであり、これは例えばレジストの層を硬化させるために高温を適用することを意味する。レジストは、様々なパターンがチップの表面にどのように形成されるかを定めるために、フォトリソグラフィ製造方法で使用される。例えば、量子ビット及びＱＣＲの接合部は、どちらも製造時にベーキングが必要であるが、含まれる材料が異なるため、どちらも少なくとも１つの独自のベーキングステップを必要とする。一方、いくらかの高温にさらされると、そのような接合部の不利な経年劣化が速まることが知られている。したがって、量子ビットとＱＣＲとが同じチップ上に製造される場合には、それぞれの接合部のどちらが最初に作成されても、その後他の接合部を製造するために必要なベーキングステップ（複数可）の際に、不利な速められた経年劣化を経ることになる。

別の量子回路要素を製造するために必要となる可能性があるが、同じチップ上に配置された任意の量子ビットにとって不利となる製造ステップの別の例は、エッチングである。例えば、マイクロ波フィルタが製造される場合、例えば酸化アルミニウムのような誘電材料の層が必要とされる。酸化アルミニウム層の堆積後、チップ表面の不要な部分から酸化アルミニウムを除去するためにエッチングが用いられる。エッチングにより、量子ビット領域に表面粗さが生じる可能性があり、それによって通常であれば量子ビットが達成する可能性がある最適性能が妨げられる可能性がある。

さらに、単に量子ビット（複数可）を製造するためには必要ではない材料を使用することを含む製造方法のいずれかのステップは、同じチップ上に配置されたいずれかの量子ビットにとって不利になる可能性がある。そのようなあらゆるステップは汚染を引き起こす可能性があり、このことは、このフレームワークでは、完成したチップの量子ビット領域又はその近くに材料残留物が望ましくない形で現れることを意味する。汚染物質には、量子コンピューティング回路の他の部分で実際に必要とされる非超電導金属及び誘電体などの物質、及び／又はレジストなどの製造中にのみ必要な物質が含まれる場合がある。

第１のチップ３０１及び第２のチップ３０２は、フリップチップ構成で積み重ね合わされ、ボンディング用バンプを含むバンプボンディング３０５によって互いに付着している。２つのチップのフリップチップ構成は、回路の３次元集積化（の一形態）と呼ばれることがある。フリップチップ構成の製造には、少なくとも１つのチップの表面の選択した位置にボンディング用バンプを配置して、所定の温度と押付力とを加えながらチップを互いに押し付けるために、フリップチップボンダと呼ばれる特殊な機械を使用することが含まれる。これにより、ボンディング用バンプが部分的に変形し、チップ同士が付着する。ボンディング用バンプの一部又は全てが導電性（又は超電導性）材料でできている場合、かつそれらが、両方のチップの表面に相互に整列した導電性（又は超電導性）パターンが存在する位置に配置されている場合、それらを使用して、チップ間の所望の種類の電気接続を行うことができる。

２つのチップ３０１及び３０２の製造プロセスの間には、例えば、第１のチップ３０１が第１の構成材料のセットから作られ、第２のチップ３０２が第２の構成材料のセットから作られ、第１のセット及び第２のセットが、少なくとも部分的に異なる構成材料からなる、という違いがあり得る。第１のチップ３０１が量子ビット（複数可）を含み、第２のチップ３０２が少なくとも他の何らかの量子ビット以外の量子回路要素を含むと仮定すると、第２の構成材料のセットは、酸化アルミニウム、銅、パラジウム、及び／又はその他の非超電導金属のような、前記第１の構成材料のセットに存在しない少なくとも１つの材料を含むことができる。一般に、前記第１の構成材料のセットに存在しない前記少なくとも１つの材料とは、製造プロセスの最適化、及びその後の量子ビットの有効使用という目的に基本的に適合しない材料である。

追加的又は代替的に、２つのチップ３０１及び３０２の製造プロセスの違いは、それらの製造プロセスのステップにあり得る。第１のチップ３０１は、第１の製造ステップのシーケンスからなる第１の製造プロセスで製造されたチップであり得、第２のチップ３０２は、第２の製造ステップのシーケンスからなる第２の製造プロセスで製造されたチップであり得る。そして、このような第１のシーケンスと第２のシーケンスとは、少なくとも部分的に異なる製造ステップのシーケンスである。具体的には、第２のシーケンスは、その性質上、可能な限り最高品質の量子ビットを製作するのに不利となるであろう１つ以上の製造ステップを伴うことがある。追加又は代替として、第２のシーケンスには、可能な限り最高品質の量子ビットを製作するために不可欠な１つ以上の製造ステップが無い場合がある。追加又は代替として、第２のシーケンスは、例えば温度、圧力、又は持続時間などのプロセスパラメータの選択された値が、可能な限り最高品質の量子ビットを製作するのに不利になる１つ以上の製造ステップを含む場合がある。

図４は、図３を参照して上で説明した原理に従う一実施形態による量子コンピューティング回路を示す。図４、図５、及び図６では、チップの一方（ここでは下部チップ３０１）はより大きいチップであり、他方（ここでは上部チップ３０２）は、フリップチップ構成におけるより大きいチップの一部のみを覆うより小さいチップである。図４中、より大きいチップは、より小さいチップを向いているその表面の、より小さいチップによって覆われていない部分に、少なくとも１つの導電性（又は超電導性）コンタクトパッド４０１を備える。加えて、より大きいチップは、コンタクトパッド４０１と（第１の）ガルバニック導電性ボンディング用バンプ４０３とを接続する接続部（ここでは明確な参照のために第１の接続部と呼ばれる）を備える。前記第１の接続部は、より大きいチップの表面上に１つ以上の導電性（又は超電導性）パターン４０２を備えることができる。

さらに図４中、より小さいチップは、第１のガルバニック導電性ボンディング用バンプ４０３とより小さいチップ上の第１の量子回路要素４０５とを接続する接続部（ここでは第２の接続部と呼ばれる）を備える。前記第２の接続部は、より小さいチップの表面上に１つ以上の導電性（又は超電導性）パターン４０４を備えることができる。このように、より大きいチップ上の少なくとも１つの導電性（又は超電導性）コンタクトパッド４０１が、第１の量子回路要素４０５への信号接続を構成する。前置詞「～への（ｔｏ）」の使用は、前記信号接続における信号が流れる方向を限定するものではない。つまり、第１の量子回路要素４０５「からの」接続と呼ぶこともできる。

図４の量子コンピューティング回路は、多種多様な他の接続及び回路要素を含み得る。例として、さらなるコンタクトパッド４０６、さらなる導電性（又は超電導性）パターン４０７、及びさらなる量子回路要素４０８が、より大きいチップの表面上に示されている。

図４のような実施態様では、例えば、上部チップ３０２の制御線及びバイアス線などの信号線を、バンプボンドを介して、下部チップ３０１に引き回すこと、ならびに信号線への接続及び信号線からの接続を他の構成要素によって行うことができるように、コンタクトパッドを介して信号線にアクセスできるようにすること、が可能になる。また、下部チップ３０１の信号線は、より小さいチップによって覆われるのではなく、同様にアクセス可能になるように、さらに外側に引き回すことができる。これにより、両方のチップが結合された後に、両方のチップへの電気信号及びマイクロ波信号、ならびに両方のチップからの電気信号及びマイクロ波信号に簡単にアクセスできるようになる。

図５は、図３を参照して上で説明した原理に従う別の実施形態による量子コンピューティング回路を示す。ここで、より小さいチップ（上部チップ３０２）は、より大きいチップ（下部チップ３０１）と向かい合わないその表面に第２のコンタクトパッド５０１を備える。より小さいチップは、第１の導電ビア５０２を介して、より大きいチップに向かい合う、より小さいチップの表面の量子回路要素５０３に、第２のコンタクトパッド５０１を接続する第３の接続部を備えている。より小さいチップに１つ以上の導電ビア（ＴＳＶ又はシリコン貫通ビアとも呼ばれる）を使用することで、より小さいチップの上面（より大きいチップと向かい合わない表面）を、コンタクトパッド、接続部、及びさらには量子回路要素などのため、有用な目的に使用することが可能になる。図５に示される別の例示的な特徴は、少なくともフリップチップ構成で２つのチップ間に導電接続を行う必要のない位置では、非導電性ボンディング用バンプ５０４も使用できる可能性があることである。「シリコン貫通ビア」という用語でシリコンに言及しているにもかかわらず、チップの基板は、例えばサファイアなど、シリコン以外であってもよいことに留意されたい。

図５の実施形態は、いずれか又は両方のチップ上のさらに多くの信号線を中央領域に引き回すことを可能にし、したがって、より多くの構成要素を中央領域に集積できるようにする。図５は、上部チップ３０２によって覆われた領域内の下部チップ３０１の表面に量子回路要素又は接続部を全く示していないが、そのような量子回路要素及び接続部がそこに存在する可能性が非常に高いことに留意されたい。例えば、上部チップ３０２上の一部の構成要素への信号線が、下部チップ３０１上のコンタクトパッドと導電パッドとを通過し、他の一部の信号線が上部チップ３０２内の導電ビアを経由する経路を取るように、図４及び図５に示すアプローチを組み合わせることもできる。いくつかの信号線を、上部チップ３０２上のコンタクトパッド、上部チップ３０２内の導電ビア、及び導電性ボンディング用バンプを介して、下部チップ３０１上の量子回路要素に引き回すことも可能である。

図６は、図３を参照して上で説明した原理に従う別の実施形態による量子コンピューティング回路を示す。ここで、より大きいチップ（下部チップ３０１）は、より小さいチップを向いているより大きいチップの表面の、前記より小さいチップによって覆われた部分にある第３の量子回路要素６０２を、より小さいチップを向いていないより大きいチップの表面に少なくとも部分的に配置された第４の接続部に接続する第２の導電ビア６０１を備える。図６の実施形態では、前記第４の接続部は、下部チップ３０１の下方側の導電（又は超電導）パターン６０３を介してさらなる導電ビア６０４に続き、それを介して下部チップ３０１の上側にあるさらなるコンタクトパッド６０５に続いている。

図６においては、接続部を引き回し、回路要素を配置する、前の２つの図面におけるものよりもさらに汎用性の高い方法があるため、図６の実施形態により、さらに多くの信号線を中央領域に引き回すこと、及び／又はさらに多くの構成要素を中央領域に集積することが可能になり得る。

図６では、上部チップ３０２は、前に図５で示した種類のもの、すなわち、導電ビアがそのチップを貫通し、その上面にコンタクトパッドがあり、量子回路要素への信号及び量子回路要素からの信号へのアクセスをその底面に提供するものである。上部チップ３０２は、前に図４で示した種類のものであってもよい。図４、図５、及び図６で示したアプローチは、他にも多くの方法で組み合わせることができる。さらに、下部チップ３０１の下方側にコンタクトパッドがあってもよい。

図６はまた、さらに有利な特徴を示しており、これによれば、第１のチップと第２のチップとの間で信号を伝達するための１つ以上の非ガルバニック接続部が存在し得る。そのような１つ以上の非ガルバニック接続部は、第１のチップ及び第２のチップの互いに向かい合う表面に、整合する非ガルバニックコネクタ構造を含むことができる。例として、下部チップ３０１上の図６に示す量子回路要素６０２は、上部チップ３０２上の向かい合った量子回路要素６０６に対して容量結合又は誘導結合を有していてもよい。一般に、前記整合する非ガルバニックコネクタ構造は、前記第１のチップ及び前記第２のチップの互いに向かい合う表面に、容量性接続を行うための相互に位置合わせされた導電領域、及び／又は磁気接続を行うための相互に位置合わせされた誘導要素を備え得る。

図７は、上部チップ３０２が２つの量子ビット７０１及び７０２を備え、下部チップ３０１が、２つの量子ビット７０１及び７０２をそれぞれリセットするために使用できる２つのＱＣＲ７０３及び７０４を備える、量子コンピューティング回路の例の簡略化された回路図である。信号線の引き回しに関しては、図７に示される実施形態は、上記の図４で採用された一般的なアプローチに従っており、最終的に上部チップ３０２の量子回路要素に向かう信号線も、下部チップ３０１から入ってくる。そのような１つの信号線、すなわち量子ビット７０１及び７０２を駆動するために使用される信号線７０５が示されている。他の２つの信号線７０６及び７０７は、それぞれＱＣＲ７０３及び７０４の動作を制御するために使用される。さらに、接地接続７０８がある。信号線７０５、７０６、及び７０７、ならびに接地接続７０８から、ワイヤボンディングを含むがこれに限定されない量子コンピューティングデバイスの他の部分への接続を行うために、任意の適切な方法を使用することができる。

２つのチップ３０１及び３０２間の接地接続７０８の接続を表す回路図の点７０９は、実際には、互いに向き合うチップの表面の接地面の周りに分布するいくつかの位置にある複数の導電性（又は超電導性）ボンディング用バンプの形をとることができる。一般に、２つのチップ間の接地接続が可能な限り効果的であることを保証することが有利であり、その目的のために、２つのチップ上の多数の接地面点を相互接続する複数の導電性（又は超電導性）ボンディング用バンプを使用することがしばしば推奨される。

図７の実施形態では、２つのチップ間の信号線の結合は、一方のチップから別のチップへ信号線が通過する位置のコンデンサ記号によって示されているように、容量性である。これらの結合は、例えば、互いに向き合う２つのチップ３０１及び３０２の表面上の相互に位置合わせされた導電性領域を通過することができる。このような容量結合の静電容量は、相互に位置合わせされた導電性領域の寸法を決めることによって制御できる。追加又は代替として、２つのチップ３０１及び３０２の表面上の回路要素間の全ての非ガルバニック信号結合には、ボンディングプロセス中に、第１のチップと第２のチップとの間の最終的な分離距離が、最適化された非ガルバニック信号結合のために選択された特定の値を取るように、フリップチップボンダを制御することによって、意図的に影響を与えることができる。

上記のアプローチの一部又は全てを使用することにより、２つのチップ間で様々な種類の接続性を実現することができる。このような接続性には、
－量子ビット駆動用の駆動制御線及び結合要素（コンデンサ）、すなわち、量子ビット遷移を駆動するためのＲＦ線又はマイクロ波線、
－読み出しパルスを量子ビットシステム全体に渡すための読み出し制御線、読み出し要素（共振器）、及び読み出し共振器を読み出し制御線に結合するための結合要素、
－専用の結合要素で量子ビットを互いに結合させるための接続性、
－量子ビット結合を制御するための制御線及び制御要素、
－ＱＣＲなどのリセット回路から量子ビットへの接続性及び結合要素、
－リセットパルスをバイアスして提供するためのＱＣＲ制御線などのリセット制御、ならびに
－システム内の適切な接地を確保する接続性が含まれ得るが、これらに限定されない。

好ましい実施形態では、量子ビット自体などの量子コヒーレント動作を含む回路の部分、及び量子ビットとカプラとの間の任意の接続を含むカプラが量子ビットチップに含まれる。製造層として、非量子ビットチップは、通常の金属と、場合によっては非量子ビットチップ上にある経路設定のための多層構造又は潜在的にフィルタとしての多層構造に使用される損失性誘電体とを含む可能性がある。好ましい実施形態では、非量子ビットチップは、ＱＣＲデバイス自体及びＱＣＲ制御線などのリセット回路を少なくとも含む。実施形態では、量子ビットチップへの全ての接続は、適切なＲＦ設計のために（接続を形成する単一又は好ましくは複数のバンプボンドによって）ガルバニックに有利に実行される接地接続を除いて、（例として、ただ、いくつかの接続性及び構成要素だけを示す）図７のように容量結合によって実行される。原則として、容量性接続は、どの部分についてもガルバニック接続に置き換えることができる。容量性接続は、結合コンデンサをチップの１つに完全に配置し、その後にコンデンサプレートの一方から他方のチップへのガルバニック接続が続くことによって、実施することもできる。

いくつかの実施形態では、ガルバニック結合及び容量結合に加えて、又はその代わりに、相互インダクタンスによる磁気結合を使用することができる。

本発明による方法の異なる実施形態は、バンプボンドを製造する際に、バンプ材料の蒸着又は電気めっきなどの異なる方法論を使用することを含むことができる。チップ間距離を規定するバンプの高さは、リアクティブ（容量性又は相互誘導性）チップ間結合強度の実装や、異なる要素間のスプリアス（意図しない）結合などの仕様に基づいて調整できる。さらに、この距離は、量子ビットチップから非量子ビットチップの潜在的に損失の多い材料へのフリンジング場による過剰な損失を回避するために、量子ビットチップから非量子ビットチップへの電解結合の要件に基づいて調整できる。一般的なチップ間距離は、１～１００μｍの範囲内であり得る。

図８は、本発明の実施形態による量子コンピューティング回路の一部を分解図で示す。ここではより大きいチップ又は下部チップとして表示されるチップの基板８０１がある。これは、量子ビットを構成する超電導パターンが８０２として示されているので、量子ビットチップでもある。接地面８０３は、基板８０１の表面の大部分を覆い、伝送線８０４などの他の導電性又は超電導性パターンがあってもよい。他方のチップの基板８０５は、ここでは上部チップ、より小さいチップ、又は非量子ビットチップと呼ばれることがあり、分解図の上部に見られ、そのそれぞれの接地面８０６が、基板８０５の、下部チップを向いている表面の上の層として作製される。

上部チップ基板８０５の接地面で覆われた表面の上部に作製されるパターンの例には、一対の容量結合要素８０７、伝送線の短いスタブ８０８、誘電体パッチ８０９、マイクロ波フィルタの導電性（又は超電導性）部分８１０、及びその関連コンタクトを有するＱＣＲのトンネル接合部分８１１がある。完成した構成では、ＱＣＲは、本質的に前の図１及び図２で見られるもののように見えることになり、マイクロ波フィルタ８１０が、伝送線８０８とトンネル接合部８１１との間に接続されるとともに、上部チップの接地面８０６から誘電体パッチ８０９によって分離されている。

図８は、２つのチップ間でバンプボンディングを使用できる場所のいくつかの例を示す。図面では、ボンディング用バンプの位置が、図をわかりやすくするために、両側に黒塗りの円で概略的に示されている。位置８１２、８１３、８１４、及び８１５では、ボンディング用バンプを使用して、上部チップに配置されたＱＣＲとの間でガルバニック接続が行われる。他の位置では、ボンディング用バンプを使用して、２つのチップの接地面間でガルバニック接続が行われる。

図９は、量子コンピューティング回路を作製する方法を概略的に示す。ステップ９０１は、第１のチップを製造することを含み、そのステップの１つ以上において、前記第１のチップ上に少なくとも１つの量子ビットを作製することを含む。ステップ９０２は、第２のチップを製造し、前記第２のチップ上に量子ビット以外の少なくとも１つの量子回路要素を作製することを含む。好ましくは、ステップ９０２は、前記第２のチップ上に量子ビットを作製することなく、前記第２のチップを製造することを含む。ステップ９０３は、前記第１のチップと前記第２のチップとをバンプボンディングして、ボンディング用バンプが第１のチップと第２のチップとを互いに付着させる積層構成にすることを含む。

本方法では、ステップ９０１とステップ９０２との間に違いがある。ステップ９０１は、例えば、前記第１のチップを製造する際に第１の構成材料のセットを使用することを含むことができ、ステップ９０１は、前記第２のチップを製造する際に第２の構成材料のセットを使用することを含むことができ、前記第１のセットと前記第２のセットとが少なくとも部分的に異なる材料からなるようにする。そのような実施形態では、ステップ９０２の少なくとも１つで使用される材料の少なくとも１つは、長コヒーレンス時間を有する高品質量子ビットを製造する最適化された方法と相容れないものである。追加的又は代替的に、ステップ９０１は、第１の製造ステップのシーケンスからなることができ、ステップ９０２は、第２の製造ステップのシーケンスからなることができ、その結果、前記第１のシーケンスと前記第２のシーケンスとは、少なくとも部分的に異なる製造ステップのシーケンスとなる。そのような実施形態では、第２のシーケンスは、長コヒーレンス時間を有する高品質量子ビットを製造する最適化された方法と相容れない製造ステップを含むことができ、又は長コヒーレンス時間を有する高品質量子ビットを製造する最適化された方法に不可欠な１つ以上のステップを欠くことができる。

ステップ９０４によって示されるように、この方法は、前記第１のチップ及び前記第２のチップ上の回路要素間の最適化された非ガルバニック信号結合のために選択された分離距離で、前記バンプボンディングが第１のチップと第２のチップとを互いに付着させることを含むことができる。

技術の進歩に伴い、本発明の基本的な考え方が様々な形で実施され得ることは、当業者には明らかである。したがって、本発明及びその実施形態は、上記の例に限定されず、代わりに、特許請求の範囲内で変更することができる。

Claims (19)

1. 少なくとも１つの量子ビットを搭載した第１のチップと、
   少なくとも量子ビット以外の量子回路要素を搭載した第２のチップと
   を備える量子コンピューティング回路であって、
   前記第１のチップ及び前記第２のチップが、フリップチップ構成で積み重ね合わされ、ボンディング用バンプを含むバンプボンディングによって互いに付着している、前記量子コンピューティング回路。
2. 前記第１のチップは第１の構成材料のセットから作られ、
   前記第２のチップは第２の構成材料のセットから作られ、
   前記第１のセット及び前記第２のセットは、少なくとも部分的に異なる構成材料からなる、請求項１に記載の量子コンピューティング回路。
3. 前記第２の構成材料のセットは、前記第１の構成材料のセットには存在せず、酸化アルミニウム、銅、パラジウム、他の非超電導金属のうちの１つである少なくとも１つの材料を含む、請求項２に記載の量子コンピューティング回路。
4. 前記第１のチップは、第１の製造ステップのシーケンスからなる第１の製造プロセスで製造されたチップであり、
   前記第２のチップは、第２の製造ステップのシーケンスからなる第２の製造プロセスで製造されたチップであり、
   前記第１のシーケンスと前記第２のシーケンスとは、少なくとも部分的に異なる製造ステップのシーケンスである、請求項１～３のいずれか１項に記載の量子コンピューティング回路。
5. 前記ボンディング用バンプの少なくとも一部は、ガルバニック導電性であり、前記第１のチップと前記第２のチップとの間にガルバニック導電性コンタクトを構成する、請求項１～４のいずれか１項に記載の量子コンピューティング回路。
6. 前記第１のチップ及び前記第２のチップの一方はより大きいチップであり、前記第１のチップ及び前記第２のチップの他方は、前記フリップチップ構成における前記より大きいチップの一部のみを覆うより小さいチップである、請求項１～５のいずれか１項に記載の量子コンピューティング回路。
7. 前記より大きいチップが、前記より小さいチップを向いているその表面の、前記より小さいチップによって覆われていない部分に、少なくとも第１のコンタクトパッドを備えること、
   前記より大きいチップが、前記第１のコンタクトパッドと第１のガルバニック導電性ボンディング用バンプとを接続する第１の接続部を備えること、及び前記より小さいチップが、前記第１のガルバニック導電性ボンディング用バンプと前記より小さいチップ上の第１の量子回路要素とを接続する第２の接続部を備えること、
   によって、
   前記第１のコンタクトパッドが、前記第１の量子回路要素への信号接続を構成する、請求項６に記載の量子コンピューティング回路。
8. 前記より小さいチップは、前記より大きいチップを向いていないその表面に第２のコンタクトパッドを備えており、
   前記より小さいチップは、第１の導電ビアを介して、前記より大きいチップを向いている前記より小さいチップの前記表面の第２の量子回路要素に、前記第２のコンタクトパッドを接続する第３の接続部を備えている、請求項６又は請求項７のいずれか１項に記載の量子コンピューティング回路。
9. 前記より大きいチップは、前記より小さいチップを向いている前記より大きいチップの表面の、前記より小さいチップによって覆われた部分にある第３の量子回路要素を、前記より小さいチップを向いていない前記より大きいチップの前記表面に少なくとも部分的に配置された第４の接続部に接続する第２の導電ビアを備える、請求項６～８のいずれか１項に記載の量子コンピューティング回路。
10. 前記第１のチップと前記第２のチップとの間で信号を伝達するための非ガルバニック接続部を備え、前記非ガルバニック接続部が、前記第１のチップ及び前記第２のチップの互いに向かい合う表面に、整合する非ガルバニックコネクタ構造を備える、請求項１～９のいずれか１項に記載の量子コンピューティング回路。
11. 前記整合する非ガルバニックコネクタ構造は、容量性接続を行うために、前記第１のチップ及び前記第２のチップの互いに向かい合う前記表面に、相互に位置合わせされた導電領域を備える、請求項１０に記載の量子コンピューティング回路。
12. 前記整合する非ガルバニックコネクタ構造は、磁気接続を行うために、相互に位置合わせされた誘導要素を備える、請求項１０又は請求項１１のいずれか１項に記載の量子コンピューティング回路。
13. 前記第２のチップは量子回路冷凍機を備えており、
    前記量子コンピューティング回路は、前記量子回路冷凍機を制御可能に使用して少なくとも１つの量子ビットの状態をリセットできるようにするために、前記量子回路冷凍機と前記第１のチップ上の前記少なくとも１つの量子ビットとの間に制御可能な接続部を備えている、請求項１～１２のいずれか１項に記載の量子コンピューティング回路。
14. 前記第２のチップは、非超電導金属、損失性誘電体のうちの少なくとも１つを含む少なくとも１つのフィルタを備える、請求項１～１３のいずれか１項に記載の量子コンピューティング回路。
15. 前記第１のチップと前記第２のチップとの間の分離距離は、１～１００マイクロメートルである、請求項１～１４のいずれか１項に記載の量子コンピューティング回路。
16. 量子コンピューティング回路を作製する方法であって、
    第１のチップを製造し、前記第１のチップ上に少なくとも１つの量子ビットを作製することと、
    第２のチップを製造し、前記第２のチップ上に量子ビット以外の少なくとも１つの量子回路要素を作製することと、
    前記第１のチップと前記第２のチップとをバンプボンディングして、ボンディング用バンプが前記第１のチップと前記第２のチップとを互いに付着させる積層構成にすることと、
    を含む、方法。
17. 前記第１のチップを製造する際に第１の材料のセットを使用することと、
    前記第２のチップを製造する際に第２の材料のセットを使用することと
    を含み、
    前記第１のセットと前記第２のセットとが少なくとも部分的に異なる材料からなる、請求項１６に記載の方法。
18. 前記第１のチップを製造するために第１の製造プロセスを使用することであって、前記第１の製造プロセスが第１の製造ステップのシーケンスからなる、前記使用することと、
    前記第２のチップを製造するために第２の製造プロセスを使用することであって、前記第２の製造プロセスが第２の製造ステップのシーケンスからなる、前記使用することと
    を含み、
    前記第１のシーケンスと前記第２のシーケンスとが、少なくとも部分的に異なる製造ステップのシーケンスである、請求項１６又は請求項１７のいずれか１項に記載の方法。
19. 前記第１のチップ及び前記第２のチップ上の回路要素間の最適化された非ガルバニック信号結合のために選択された分離距離で、前記バンプボンディングが前記第１のチップと前記第２のチップとを互いに付着させることを含む、請求項１６～１８のいずれか１項に記載の方法。
    

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