CN110431568B - 在堆叠的量子计算装置中的集成电路元件 - Google Patents

在堆叠的量子计算装置中的集成电路元件 Download PDF

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Abstract

一种堆叠的量子计算装置包括：第一芯片，包括第一电介质基板和在第一电介质基板上的超导量子比特；以及第二芯片，接合到第一芯片并包括第二电介质基板、在第二电介质基板上的量子比特读出元件、在第二电介质基板上的控制线、覆盖控制线的电介质层以及覆盖电介质层的屏蔽层。

Description

在堆叠的量子计算装置中的集成电路元件
技术领域
本公开涉及在堆叠的量子计算装置中的集成电路元件。
背景技术
量子计算是一种相对新的计算方法，其利用量子效应(诸如基态的叠加和纠缠)以比非量子的数字计算机更有效地执行某些计算。与以位(例如“1”或“0”)的形式存储和操纵信息的数字计算机相比，量子计算系统可以使用量子比特来操纵信息。量子比特(qubit)可以指能够进行多个状态(例如处于“0”和“1”两种状态的数据)的叠加的量子器件和/或能够进行自身处于多个状态的数据的叠加的量子器件。根据传统术语，量子系统中的“0”和“1”状态的叠加可以例如表示为α│0>+β│1>。数字计算机的“0”和“1”状态分别类似于量子比特的│0>和│1>基态。值│α│2表示量子比特处于│0>状态的概率，而值│β│2表示量子比特处于│1>基态的概率。
发明内容
通常，在一些方面中，本公开涉及一种装置，该装置包括：第一芯片，包括第一电介质基板和在第一电介质基板上的超导量子比特；以及第二芯片，接合到第一芯片并包括第二电介质基板、在第二电介质基板上的量子比特读出元件、在第二电介质基板上的控制线、覆盖控制线的电介质层、以及覆盖电介质层的屏蔽层。
在一些实施方案中，覆盖控制线的电介质层包括开口，量子比特读出元件通过该开口暴露。
在一些实施方案中，电介质层包括在约1GHz与约10GHz之间的频率具有大于约1e-5的损耗角正切的电介质材料。
在一些实施方案中，第一芯片上的超导量子比特包括读出区域，并且其中量子比特读出元件与量子比特的读出区域重叠。
在一些实施方案中，量子比特读出元件包括电联接到焊盘元件的谐振器元件，其中焊盘元件与超导量子比特的读出区域重叠，而谐振器元件不与超导量子比特的读出区域重叠。
在一些实施方案中，第一芯片包括超导体接地平面，其中第二芯片上的谐振器元件与超导体接地平面重叠。
在一些实施方案中，电介质层包括从电介质层的表面穿过电介质层延伸到控制线的过孔(via)。另外，电介质层包括在过孔内并电联接到控制线的互连以及在电介质层的表面上并电联接到互连的控制接触。
在一些实施方案中，控制接触被屏蔽层在侧面围绕并与屏蔽层物理地分开。
在一些实施方案中，控制接触与超导量子比特重叠。
在一些实施方案中，控制接触从超导量子比特横向地位移，而不与超导量子比特重叠。
在一些实施方案中，屏蔽层覆盖电介质层的侧壁。
在一些实施方案中，量子比特读出元件、控制线和屏蔽层中的每个包括超导体材料。
在一些实施方案中，第二芯片包括多条控制线和多个电介质层，其中屏蔽层覆盖所述多个电介质层。
在一些实施方案中，第一芯片经凸块接合到第二芯片。
在一些方面中，本公开涉及方法，所述方法包括：提供第一电介质基板；在第一电介质基板上形成第一超导体层；图案化第一超导体层，使得第一超导体层包括量子比特控制线；在包括量子比特控制线的第一超导体层上形成电介质层；图案化电介质层以提供图案化的电介质层；在图案化的电介质层上形成第二超导体层；以及图案化第二超导体层和第一超导体层以提供量子比特读出元件。
在一些实施方案中，图案化电介质层包括在电介质层中形成过孔以暴露控制线的一部分，其中过孔从电介质层的表面延伸到控制线的被暴露的部分。
在一些实施方案中，形成第二超导体层包括在过孔内形成互连，其中互连接触控制线的被暴露的部分。
在一些实施方案中，图案化第二超导体层包括在电介质层的所述表面上形成控制接触。
在一些实施方案中，包括超导量子比特的第二电介质基板被接合到包括量子比特读出元件的第一电介质基板。
在一些实施方案中，第一电介质基板在接合之前与第二电介质基板对准，使得量子比特读出元件与超导量子比特重叠。
通常，在一些方面中，本公开的主题可以体现在操作量子计算系统的方法中，其中操作量子计算系统包括操作量子计算装置。该量子计算装置包括例如第一芯片和第二芯片，该第一芯片包括第一电介质基板和在第一电介质基板上的超导量子比特，该第二芯片接合到第一芯片并包括第二电介质基板、在第二电介质基板上的量子比特读出元件、在第二电介质基板上的控制线、覆盖控制线的电介质层、以及覆盖电介质层的屏蔽层。操作量子计算装置可以包括：使用量子计算装置来相干地处理存储在超导量子比特中的量子信息。操作量子计算系统还可以包括从量子计算系统获得输出以及使用非量子(classical)电路元件处理该输出。
可以实施本说明书中描述的主题的特定实施方式以实现以下优点中的一个或更多个。例如，在一些实施方案中，有损耗材料和量子比特控制布线可以形成在堆叠内的与包含量子比特的芯片分离的一个或更多个芯片上。通过将包含量子比特的芯片限制为高品质(低损耗)材料，量子比特基本上与有损耗材料隔离，并且可以减少量子比特退相干。通过将控制布线从包含量子比特的芯片移开，可以放宽量子比特布局和布线限制。为了进一步放宽布局限制，量子比特读出元件也可以移动到在其上形成布线和有损耗材料的同一芯片。为了限制第一芯片上的超导量子比特与第二芯片上的控制元件和布线之间的干扰，控制元件和布线可以被屏蔽层和电介质层覆盖。为了保持量子比特读出元件的相干性，量子比特读出元件可以被提供为没有电介质层或屏蔽层。另外，在一些实施方案中，所述装置和方法允许通过3D集成增加超导量子比特密度和/或量子比特联接。而且，通过将超导量子比特置于第一芯片上并将布线/控制元件置于分开的第二芯片上，超导量子比特和布线/控制元件的制造步骤分开。此外，在一些实施方案中，所述装置和方法允许实现3D集成，同时减少与处理方法和材料相关联的损失。具体地，通过在制造工艺的最后步骤期间图案化量子比特读出谐振器结构，对处理(例如粗糙化)敏感的量子比特读出谐振器结构的边缘和角落具有更高的质量，导致改善的器件品质因子。
一个或更多个实施方式的细节在附图和以下描述中阐述。其它特征和优点将从说明书、附图和权利要求而变得明显。
附图说明
图1A是示出堆叠的量子计算装置的示例的侧视图的示意图。
图1B是示出来自堆叠的量子计算装置的第一芯片的电路元件的俯视图的示意图，该堆叠的量子计算装置的第一芯片覆盖有来自示范性的堆叠的量子计算装置的第二芯片的电路元件。
图2A是示出来自堆叠的量子计算装置的第一芯片的电路元件的俯视图的示意图，该堆叠的量子计算装置的第一芯片覆盖有来自示范性的堆叠的量子计算装置的第二芯片的电路元件。
图2B是示出堆叠的量子计算装置的截面的示意图。
图3A是示出来自堆叠的量子计算装置的第一芯片的电路元件的俯视图的示意图，该堆叠的量子计算装置的第一芯片覆盖有来自示范性的堆叠的量子计算装置的第二芯片的电路元件。
图3B是示出堆叠的量子计算装置的截面的示意图。
图4A-4F是示出用于制造堆叠的量子计算装置的芯片的示范性工艺的示意图。
图5A-5E是示出用于制造堆叠的量子计算装置的芯片的示范性工艺的示意图，其中在图5A-5E的每个中的左图是俯视图，在图5A-5E的每个中的右图是侧视图。
图6是示出将用于堆叠的量子计算装置中的示范性芯片的侧视图的示意图。
具体实施方式
量子计算势必造成相干地处理存储在量子计算机的量子位(量子比特)中的量子信息。超导量子计算是量子计算技术中的有前途的实施方案，在其中量子计算电路元件部分地由超导体材料形成。超导量子计算机通常是多级系统，其中仅前两级用作计算基础。在某些实施方案中，量子电路元件(例如量子计算电路元件)诸如超导量子比特在非常低的温度操作，从而可以实现超导性并且使得热波动不引起能级之间的跃迁。另外，可以优选的是，量子计算电路元件以低能量损耗和耗散(例如量子计算电路元件表现出高品质因子Q)操作。低能量损耗和耗散可以帮助避免例如量子退相干。
在某些类型的量子计算处理器(诸如量子退火设备)中，量子处理器的超导量子比特以可控的方式可操作地耦合在一起，使得每个超导量子比特的量子态影响与其耦合的其它超导量子比特的相应量子态。根据处理器设计，所选择的架构会限制可用于耦合的超导量子比特的密度和总数，因此限制处理器执行需要大量超导量子比特的复杂问题的能力。此外，在某些量子计算设计中，超导量子比特会由于与两级系统的相互作用而遭受能量损失和退相干。例如，在使用由超导体材料形成的超导量子比特的量子计算机中，来自例如所沉积的电介质的有损耗的(lossy)非超导材料的存在、与量子计算机通信的典型电路元件(classical circuit element)、以及来自典型电路元件与量子电路元件之间的连接会导致增加的退相干。
为了增加超导量子比特密度并扩展可用于量子处理器(诸如具有超导量子电路元件的量子退火设备)中耦合的超导量子比特的数量，可以使用3D集成来构造处理器和相关的电路元件。也就是，代替在沿着一个和/或两个维度(例如x和/或y方向)延伸的芯片的单个平面内制造处理器的量子电路元件，量子电路元件也可以形成在沿着第三维度(例如z方向)联接在一起的多个芯片中。用于实现3D集成的方法是使用凸块接合来联接芯片，其中芯片通过例如超导体凸块接合而彼此接合，以形成堆叠的器件(例如堆叠的量子计算器件)。在一些实施方案中，除了芯片的物理联接之外，凸块接合可以用于将来自堆叠内的不同芯片的部件电联接在一起。或者，凸块接合可以单独地用于提供不同芯片的物理联接。通过使用超导体凸块接合来进行联接，可以实现能量损失和退相干的减少，否则能量损失和退相干会由于有损耗的非超导体材料而发生。
此外，在一些实施方案中，有损耗材料和量子比特控制布线可以形成在堆叠内的与包含量子比特的芯片或多个芯片分离的一个或更多个芯片上。通过将包含量子比特的芯片(们)限制为高品质(低损耗)材料，量子比特基本上与有损耗材料隔离，并且可以减少量子比特退相干。此外，通过将控制布线从包含量子比特的芯片(们)移开，可以放宽量子比特布局和布线约束。
为了进一步放宽布局约束，量子比特读出元件也可以移动到其上形成布线和有损耗材料的同一芯片上。但是，读出谐振器应当保持适度水平的相干性。如果内在品质因子Qi过低，则读出谐振器尽管以低耦合品质因子Qc与环境强耦合，但是将使量子比特衰减。另外，为了避免一个芯片上的量子比特与另一芯片上的布线之间的串扰，布线不应暴露。
本公开涉及用于在堆叠的量子计算装置中集成电路元件的器件和方法。堆叠的量子计算装置中的第一芯片包括由高品质的相干材料(低损耗材料)形成的超导量子比特，并被接合到包含一个或更多个布线层以及与由有损耗电介质(lossy dielectric)集成的量子比特控制和量子比特读出元件的第二芯片。通过将布线、读出和控制元件移动到第二芯片，可以放宽第一芯片上的量子比特布局约束(以及第二芯片上的布线布局约束)。此外，将有损耗电介质材料移动到第二芯片允许第一芯片上的量子比特保持高相干性(例如约1000000或更高的Q)。第二芯片上的量子比特读出元件可以在其表面上没有有损耗电介质的情况下形成，使得读出元件保持适度的相干性(例如约200000或更大的Qi)。此外，可以在第二芯片上形成屏蔽层，以屏蔽第一芯片上的超导量子比特而使其不受第二芯片上的布线影响，从而减少串扰。此外，这里公开的器件可以使用减少残留和减少对读出元件的损坏的工艺制造，允许读出元件保持适度的相干性。
图1A是示出堆叠的量子计算装置100的示例的侧视图的示意图。堆叠的量子计算装置100包括第一芯片102和第二芯片104。第一芯片102包括用于执行数据处理操作(例如量子数据处理操作)的一个或更多个量子计算电路元件(例如超导量子比特)。在一示例中，第一芯片102包括超导量子比特的一维(1D)或二维(2D)阵列。第一芯片102的量子计算电路元件可以形成在基板上和/或在基板内。第一芯片的基板可以例如由适合于量子计算电路元件的低损耗电介质形成，诸如硅或蓝宝石晶片。替代地，其它材料可以用于所述基板。
第二芯片104包括另外的量子计算电路元件，诸如，例如量子比特控制元件和量子比特读出元件。第二芯片104还可以包括布线。量子比特控制元件的示例包括用于调谐量子比特的频率的量子比特Z控制元件、以及用于激发量子比特的量子比特XY控制元件。每个控制元件可以是可操作的，以耦合(例如电容耦合)到第一芯片102上的量子比特。量子比特读出元件可以包括例如可操作以耦合(例如电感耦合)到第一芯片102的量子比特的谐振器。第二芯片104上的控制元件、读出元件和布线可以由超导体材料形成在第二芯片的基板上。第二芯片的基板可以由例如适合于量子计算电路元件的低损耗电介质形成，诸如硅或蓝宝石晶片。替代地，其它材料可以用于所述基板。在一些实施方案中，第一芯片的基板是与第二芯片的基板不同的基板。
第一芯片102在第二芯片104之上对准，并使用互连106(诸如凸块接合)物理地连接到第二芯片104。在一些实施方案中，凸块接合106还提供第一芯片102的部件与第二芯片104的部件之间的电连接。在本示例中，第一芯片102通过超导体凸块接合106(例如包括铟的凸块接合)连接到第二芯片104。在一些实施方案中，在第一芯片102与第二芯片104之间维持真空。
凸块接合106可以包括超导体材料，以避免可位于例如第一芯片102上的超导量子比特的能量损失和退相干。例如，用作凸块接合106的适合的超导体材料包括，但不限于，铟、铅、铼、钯或铌，具有非超导体材料(诸如金)的薄层(例如在约1nm与约100nm之间)。凸块接合106的厚度可以被设定为使得第一芯片102和第二芯片104间隔开以在第一芯片102上和第二芯片104上的电路元件之间实现期望的电容或电感耦合。例如，第一芯片102的器件表面与第二芯片104的结构元件表面之间的间隙108的高度可以设定在约0.5μm和约100μm之间(例如在约10μm和约20μm之间、在约1μm和10μm之间、在约0.5μm和约20μm之间、在约0.5μm和约15μm之间、在约0.5μm和约10μm之间、在约0.5μm和约5μm之间、或在约0.5μm和约2.5μm之间)。
图1B是示出在示范性的堆叠的量子计算装置(例如装置100)中的来自第一芯片的电路元件的俯视图的示意图，来自第一芯片的所述电路元件将与来自第二芯片的电路元件对准。如图1B所示，第一芯片包括超导量子比特122的阵列(例如2×2阵列)。本示例中的量子比特是通常以具有四个臂的“加号”形状表示的Xmon transmon量子比特。量子比特122可以包括，但不限于，诸如通量量子比特、transmon量子比特和gmon量子比特的量子比特。第二芯片包括量子比特读出器件124的阵列，其中每个量子比特读出器件124与来自第一芯片的相应的超导量子比特122对准。每个量子比特读出器件124包括电联接到焊盘元件126的谐振器元件128。每个焊盘元件126可以在第一芯片上的相应的超导量子比特122的中心上方排列。超导量子比特122的在其上排列焊盘元件126的区域可以被称为超导量子比特122的读出区域134。在一些实施方案中，焊盘元件126是可操作的，以电容耦合到量子比特122的读出区域134。焊盘元件和量子比特之间的电容的量可以根据焊盘元件126和量子比特122的相对尺寸而变化。谐振器元件128可以相对于超导量子比特122横向地位移，并通过伸长的臂130电联接到焊盘元件126。谐振器元件128可以包括例如传输线谐振器(例如分布式元件谐振器或集总元件谐振器)，诸如共平面波导，其中谐振器的长度确定谐振器频率。焊盘元件126、臂130和谐振器元件128中的每个可以由超导体薄膜(例如Al)形成。
第二芯片还可以包括布线元件(例如控制线130)。布线元件也可以由超导体薄膜(例如Al)形成。布线元件可以包括或可以联接到控制元件，诸如量子比特Z控制或量子比特XY控制元件。在一些实施方案中，布线元件的控制元件部分可以在第一芯片上的对应量子比特的一个或更多个部分上(或下面，取决于芯片的取向)直接对准。在一些实施方案中，布线元件的控制元件部分可以从对应的量子比特的一个或更多个部分横向地位移，使得控制元件和量子比特不重叠。焊盘132表示凸块接合的可能位置，但是凸块接合可以位于其它位置。堆叠的量子计算装置中的每个芯片的基板的厚度可以在例如约10微米和约1000微米之间。高品质、低损耗基板材料的示例包括单晶硅和蓝宝石。
图2A是示意图，示出了透过堆叠的量子计算装置(诸如装置100)的俯视图，并显示了来自第一芯片的电路元件与来自第二芯片的电路元件对准(参照图1B更详细地讨论)。第一芯片包括超导量子比特(例如量子比特222a、222b)的阵列。第二芯片包括布线元件230、量子比特读出器件(例如224a、224b)和量子比特控制元件。用于芯片到芯片互连的焊盘(诸如凸块接合)被示出为分布在各种位置。布线元件230可以包括或可以联接到量子比特控制元件。通过在与超导量子比特分开的芯片上形成布线元件230，可以放宽布线布局约束，因为布线元件230不再需要围绕量子比特布线。更确切地说，在一些实施方案中，诸如图2B所示，第二芯片上的布线元件230可以与第一芯片上的超导量子比特的部分重叠。量子比特读出器件224a、224b可以包括当第一芯片接合到第二芯片时与形成在第一芯片上的对应的超导量子比特(例如，量子比特222a、222b，分别地)的一部分重叠的部分，诸如焊盘元件226a、226b(见图2A)。量子比特读出器件224a、224b还可以分别包括不与第一芯片上的量子比特重叠的谐振器元件228a、228b。谐振器元件228a和228b在图1B和图2A中示出为实心焊盘，但是可以包括例如传输线谐振器(例如分布式元件谐振器或集总元件谐振器)，诸如共平面波导。
图2B是示出穿过示范性的堆叠的量子计算装置(诸如图2A中示出的装置)的截面图的示意图。如这里解释的，图2B所示的电路元件的布置与图2A所示的电路元件的布置略有不同，但是相同的附图标记表示相同的特征。堆叠的器件包括接合(例如凸块接合)到第二芯片204的第一芯片202。第一芯片202和第二芯片204的基板可以由例如适合于量子计算电路元件的低损耗电介质形成，诸如硅或蓝宝石晶片。图2B所示的截面包括相邻的超导量子比特的部分222a、222b、222c以及形成在第一芯片202上的接地平面的部分214(为了便于说明，没有在图2A中示出)。接地平面和量子比特可以至少部分地由超导金属膜(诸如Al)形成。部分222a、222b、222c可以对应于相邻的超导量子比特的伸长的臂(例如在量子比特包括xmon量子比特的情况下)。在一些实施方案中，超导体接地平面214位于相邻的超导量子比特之间。
第二芯片204包括布线元件230，其可以包括量子比特控制元件(例如量子比特Z控制元件和/或量子比特XY控制元件)。第二芯片204还可以包括一个或更多个量子比特读出器件，其可以包括诸如图2A所示的谐振器元件(例如228a、228b)和焊盘元件(例如226a、226b)的元件。焊盘元件226a在图2B中示出为与量子比特222b的一部分重叠。在图2B所示的截面中，第二芯片204上的布线元件230至少部分地在位于第一芯片202上的超导量子比特的部分222a、222b、222c之下经过。为了减少布线元件230与布线元件230在其下经过的量子比特之间的串扰，布线元件被屏蔽层218覆盖，屏蔽层218阻止来自量子比特和布线元件的场彼此干扰。这样的干扰会导致超导量子比特衰减和退相干。为了支撑屏蔽层218，在布线元件230上提供电介质层216。电介质层216可以包括有损耗电介质，诸如原硅酸四乙酯(TEOS)、二氧化硅或硅氮化物。通常，“有损耗”电介质可以相对于包含电介质的器件的品质因子(Q)来定义。例如，对于具有品质因子Q的器件，如果电介质具有大于1/Q的损耗角正切，则该器件的电介质可以被认为是有损耗的。在一些实施方案中，有损耗电介质材料包括例如在微波频率(在约1和约10GHz之间)具有在至少1e-4或至少1e-5之上的损耗角正切的电介质材料。可以例如使用等离子体沉积工艺来沉积有损耗电介质材料。所沉积的电介质材料的厚度可以在约50nm和约2000nm之间的范围内。
屏蔽层218包括超导体材料，诸如Al，并可以沉积在电介质层216之上以覆盖电介质层216。屏蔽层218可以通过例如物理气相沉积工艺沉积。在一些实施方案中，电介质层216的表面被屏蔽层218完全覆盖，包括电介质层216的侧壁(例如侧壁220a和220b)，有效地包封电介质层216的没有形成在第二芯片204上的表面。在一些情况下，屏蔽层仅覆盖电介质层的面对第一芯片202的表面。超导体层(例如金属层)的厚度可以在从约10nm至约1000nm的范围内。
有损耗电介质会导致量子比特读出器件224的低固有品质因子(intrinsicquality factor)Qi，因此对于量子比特读出元件来说，相干性太低而无法正常工作。为了保持量子比特读出器件224的相干性，在读出器件224上不提供电介质层。例如，在芯片204上形成电介质层216之后，可以去除电介质层216的部分以形成开口，量子比特读出器件224通过该开口暴露。
尽管布线元件230在图2B中被示出为单层超导体材料，但是多层超导体材料可以形成为布线元件230的部分，其中多层超导体材料被嵌入在电介质材料内。参照图6描述多层堆叠的示例。
在一些实施方案中，量子比特控制元件的部分需要与第一芯片上的超导量子比特相互作用(例如感应地或电容性地耦合到量子比特以调谐或激发量子比特)并因此不能被屏蔽层隔离。图3A是示意图，示出了透过堆叠的量子计算装置(诸如装置100)的俯视图并显示了来自第一芯片的电路元件与来自第二芯片的电路元件对准，如这里关于图1B和图2A讨论的。与图2A相比，由虚线B-B标识的部分表示其中量子比特控制元件耦合到第一芯片的超导量子比特的区域。
图3B是示出透过堆叠的量子计算装置(诸如图3A所示的装置)的截面图的示意图。堆叠的装置包括接合(例如凸块接合)到第二芯片304的第一芯片302。第一芯片302和第二芯片304的基板可以由例如适合于量子计算电路元件的低损耗电介质形成，诸如硅或蓝宝石晶片。图3B所示的截面包括超导量子比特的部分322a以及形成在第一芯片302上的接地平面的部分314。接地平面和量子比特可以至少部分地由超导体金属膜(诸如Al)形成。部分322a可以对应于超导量子比特的伸长的臂(例如在量子比特包括xmon量子比特的情况下)。凸块接合320(例如超导体凸块接合)将第一芯片302物理地联接到第二芯片304。
第二芯片304包括布线元件330，其可以包括形成在第二芯片304上的量子比特控制元件(例如量子比特Z控制元件和/或量子比特XY控制元件)。第二芯片304还可以包括一个或更多个量子比特读出器件324，诸如谐振器元件或焊盘元件。如关于图2B解释的，布线元件330可以被屏蔽层318(例如诸如Al膜的超导体膜)覆盖，其将布线元件330与第一芯片302上的量子比特隔离。为了支撑屏蔽层318，在布线元件330上提供电介质层316。电介质层316可以包括有损耗电介质，诸如原硅酸四乙酯(TEOS)、二氧化硅或硅氮化物。
与图2B相比，图3B示出了其中不存在屏蔽的区域，使得第二芯片304上的量子比特控制元件可以耦合(例如电容耦合)到第一芯片302上的量子比特。在图3B所示的示例中，过孔326形成在电介质层316内。过孔326从电介质层316的表面穿过电介质层316延伸到布线元件330，并可以用超导体金属(诸如Al)填充，以形成过孔互连。接触焊盘328形成在过孔互连326上并用作量子比特控制元件。接触焊盘328可以被屏蔽层318在侧面围绕，但是与屏蔽层318物理地分离(例如，间隙可以位于屏蔽层318和暴露的接触焊盘328之间)。接触焊盘328也可以由超导体金属(诸如Al薄膜)形成。
在一些实施方案中，第二芯片304上的接触焊盘328在第一芯片302上的超导量子比特(例如量子比特322a)的部分下方或上方对准，使得当这两个芯片接合在一起时接触焊盘328重叠(例如直接面对)超导量子比特。在一些实施方案中，第二芯片304上的接触焊盘328从第一芯片302上的超导量子比特的一部分横向地位移，使得当这两个芯片对准并接合在一起时接触焊盘328不与超导量子比特重叠。
如关于图2B解释的，在量子比特读出器件324上没有提供电介质层以保持量子比特读出器件324的相干性。在一些实施方案中，量子比特读出元件的一部分与第一芯片302的超导体接地平面314对准。
图4A-4F是示出用于制造芯片(如第二芯片204或芯片304)的示范性工艺的示意图，该芯片将具有用于堆叠的量子计算装置的量子比特读出元件和量子比特控制元件。如图4A所示，提供芯片404。芯片404可以由电介质基板形成，例如硅或蓝宝石基板。在芯片404的表面上设置第一超导体层424。超导体层424可以包括例如铝、铌-钛、或在超导临界温度以下具有超导特性的其它材料或合金。除了其它技术之外，超导体层424可以使用例如物理气相沉积工艺沉积。
如图4B所示，图案化超导体层424。图案化可通过例如选择性蚀刻或剥离工艺而势必造成选择性地去除已沉积的超导体材料的部分。或者，层424可以通过在由图4A描绘的工艺步骤中借助一个或更多个掩模沉积超导体材料而被图案化。图案化超导体层424限定不同的结构，诸如一个或更多个布线元件430。
如图4C所示，然后在超导体层424上提供电介质层416。除了其它技术之外，电介质层416可以使用例如物理气相沉积工艺或等离子体沉积工艺沉积。电介质层416可以包括电介质材料，诸如TEOS、二氧化硅、或硅氮化物。通常，所沉积的电介质是有损耗材料，其在微波频率(约1GHz至约10GHz之间的频率)具有至少1e-4或至少1e-5之上的损耗角正切。
如图4D所示，图案化电介质层416以去除部分电介质材料。例如，在一些实施方案中，电介质层416的部分被去除以在将形成量子比特读出元件的区域中暴露超导体层424。在一些实施方案中，电介质层416的部分被去除以将过孔426提供到将形成量子比特控制元件的区域中的布线元件430。在一些实施方案中，在图案化步骤期间，没有去除沉积在超导体层424之上的电介质层416。图案化电介质层416可以包括选择性地蚀刻电介质层，除了其它技术之外。
如图4E所示，提供第二超导体层418。第二超导体层可以例如沉积在电介质层416的表面上、在超导体层424的表面上以及在暴露的芯片404(例如暴露的电介质基板)上。在一些实施方案中，第二超导体层可以沉积在例如电介质层416的表面上。在一些实施方案中，第二超导体层418沉积在过孔426内以形成过孔互连。在一些实施方案中，第二超导体层418沉积在电介质层416的侧壁415上。第二超导体层418可以是与第一超导体层424相同或不同的超导体材料。除了其它技术之外，第二超导体层424可以例如通过物理气相沉积工艺沉积。
如图4F所示，图案化第二超导体层418。在一些实施方案中，第二超导体层418和超导体层424两者同时被选择性地图案化以形成电路元件，诸如量子比特读出元件450(例如共平面波导量子比特读出谐振器)。
在一些实施方案中，第二超导体层418被图案化并且在相同或后续的步骤中去除第二超导体层418的一部分和电介质层416的一部分，使得电介质层416的侧壁415的一部分暴露并且超导体层424的一部分暴露。被暴露的电介质层侧壁415的一部分可以暴露(没有被超导体层418覆盖)，同时仍然实现超导量子比特和量子比特读出元件的高品质(例如更好的相干特性)。暴露的超导体层424可以被选择性地图案化以形成电路元件，诸如量子比特读出元件。
另外，在一些实施方案中，第二超导体层418被选择性地图案化以限定量子比特控制元件(例如量子比特Z控制元件或量子比特XY控制元件)。例如，在图4F中图案化第二超导体层418以限定形成量子比特控制元件460的一部分的接触焊盘428。该图案化去除了第二超导体层418的部分以使层418与接触焊盘428电隔离并与量子比特读出元件424电隔离。被图案化的层418还用作屏蔽层。
一旦芯片404的制造完成，芯片404可以对准并接合(例如通过倒装芯片接合)到包含超导量子比特的单独芯片(例如，诸如芯片202或芯片302)。在一些实施方案中，关于图4A-4F描述的制造工艺可以导致量子比特读出元件表现出更好的相干特性。为了实现量子比特读出元件的适度的Qi，优选地是将量子比特读出元件制造为在与量子比特读出元件相邻的暴露的基板表面区域中具有高品质的金属-基板界面和基板-空气界面。为了在整个制造工艺中保持这些界面具有高品质，量子比特读出元件的图案化留到最后一个工艺步骤或接近最后一个工艺步骤。以这种方式，可以减少蚀刻步骤和残留物对界面的损害，从而改善量子比特读出元件的品质因子。
如图4F所示，量子比特读出器件450被描绘为与布线元件430物理分离(例如，作为超导体层图案化步骤的结果)。在一些实施方案中，量子比特读出器件450物理地连接到布线元件430和/或量子比特控制元件。图5A-5E是示出用于制造堆叠的量子计算装置的芯片的示范性工艺的示意图，如从制造工艺的不同步骤的俯视图和侧视图所看到的。如图5A所示，提供芯片502。芯片502可以由电介质基板形成，例如硅或蓝宝石基板。在芯片502的表面上沉积第一超导体层504。超导体层504可以包括例如铝、铌-钛、或在超导临界温度以下具有超导特性的其它材料或合金。除了其它技术之外，可以使用例如物理气相沉积工艺来沉积超导体层504。
如图5B所示，图案化超导体层504。该图案化可通过例如选择性蚀刻或剥离工艺而势必造成选择性地去除已沉积的超导体材料的部分。或者，层504可以通过在由图5A所描绘的工艺步骤中借助一个或更多个掩模沉积超导体材料而被图案化。图5B限定由图案化工艺限定的不同结构，包括一个或更多条控制线506。第一超导体层504的被去除的部分暴露下面的芯片502。
如图5C所示，然后在超导体层504上和芯片502上形成电介质层508。除了其它技术之外，可以使用例如物理气相沉积工艺或等离子体沉积工艺来沉积电介质层508。电介质层508可以包括电介质材料，诸如TEOS、二氧化硅、或硅氮化物。通常，所沉积的电介质是有损耗材料，在微波频率(在约1GHz至约10GHz之间的频率)具有在至少1e-4或至少1e-5以上的损耗角正切。电介质层508可以被图案化(例如通过蚀刻或剥离工艺)以暴露其中将形成量子比特读出元件的区域。
如图5D所示，在图案化的电介质层508、第一超导体层504(包括例如控制线506)和芯片502上形成第二超导体层510。该沉积可以是共形沉积，使得第二超导体层510覆盖电介质层508的侧壁。第二超导体层510可以具有与第一超导体层504相同的超导体材料，或者可以具有不同的超导体材料。
然后，如图5E所示，图案化第一超导体层504和第二超导体层510。在一些实施方案中，第二超导体层510和第一超导体层504被选择性地图案化以限定不同的结构。例如，第二超导体层510可以被图案化以暴露控制线506、电介质层508的一部分和第一超导体层504的一部分。相比而言，第一超导体层504可以被图案化以限定量子比特读出元件518。图案化工艺可以在单个蚀刻步骤或多个蚀刻步骤中发生。在一些实施方案中，图案化电介质层508以暴露电介质层508的一部分。例如，如图5E的侧视图可见，侧壁512通过图案化步骤暴露。一旦完成芯片的制造，芯片可以对准并接合(例如通过倒装芯片接合)到包含超导量子比特的单独芯片(例如，诸如芯片202或芯片302)。
在一些实施方案中，多层电介质材料和多层布线元件可以被制造在芯片上。图6是示出将用于堆叠的量子计算装置中的示范性芯片的侧视图的示意图。芯片602可以包括一个或更多个量子比特读出元件、量子比特控制元件和/或布线元件。芯片602可以部分地由具有相对高损耗(例如在约1GHz和约10GHz之间的频率具有至少约1e-4或至少约1e-5的损耗角正切)的材料形成。芯片602可以对准并接合到包括超导量子比特的芯片以提供堆叠的量子计算装置，诸如装置100。
如图6所示，芯片602可以由电介质基板(例如单晶硅或蓝宝石)形成，其上形成超导体材料(例如Al薄膜)的第一层604。超导体材料的第一层604可以被图案化以限定例如一个或更多个量子比特读出元件、量子比特控制元件和/或布线元件。可以在芯片602上形成超导体材料(例如Al)的附加层(例如层606、608、610)，该附加层在第一超导体层604的部分之上布置为叠层。层606、608、610也可以被图案化以限定布线元件和/或量子比特控制元件。该叠层中的超导体材料的层604、606、608和610可以通过电介质材料的相应层(例如612、614、616、618)彼此分隔。电介质材料可以包括有损耗电介质，诸如例如TEOS、二氧化硅、或硅氮化物。
可以在芯片602上形成微带几何形状，其中两个超导体层通过电介质层分隔(例如，超导体层610和608，通过电介质层616分隔)。在一些实施方案中，可以在芯片602上形成微带线几何形状，其中三个超导体层通过两个电介质层分隔(例如包括超导体层606、电介质层614、超导体层608、电介质层616和超导体层610的层堆叠)，使得一个超导体信号层(例如超导体层608)夹设在用作接地层的两个超导体层(例如超导体层606和610)之间。在一些实施方案中，可以在芯片602上形成多层微带几何形状、多层微带线几何形状或其组合。
不同的超导体材料层中的一个或更多个可以通过一个或更多个过孔互连(例如过孔互连620、622、624、626)彼此电联接。过孔互连620、622、624、626可以以与图4A-4F中详述的过孔互连426类似的方式制造。在一些实施方案中，过孔填充有超导体材料(例如铝)以形成过孔互连。过孔可以使用例如物理气相沉积工艺填充。过孔互连的位置可以取决于布线元件和量子比特控制元件的期望布线布局。
超导体材料的顶层628可以被图案化以限定量子比特控制元件630(例如量子比特Z控制元件或量子比特XY控制元件)和屏蔽层632。屏蔽层632可以隔离来自布线元件和来自提供在单独芯片上的量子比特的电磁场以防止彼此干扰。在一些实施方案中，还沉积超导体材料的顶层628以覆盖电介质层612、614、616和618的侧壁。
出于本公开的目的，超导体(或者，超导)材料可以被理解为在超导临界温度或在超导临界温度以下表现出超导特性的材料。超导材料的示例包括铝(超导临界温度为1.2开尔文)和铌(超导临界温度为9.3开尔文)。
可用于形成量子计算电路元件的超导体材料的示例是铝。铝可以与电介质结合使用以建立约瑟夫森结，其是量子计算电路元件的常见部件。可由铝形成的量子计算电路元件的示例包括诸如超导共平面波导、量子LC振荡器、量子比特(例如通量量子比特或电荷量子比特)或超导量子干涉器件(SQUID)(例如RF-SQUID或DC-SQUID)的电路元件，除了其它之外。
铝也可以用于形成超导非量子(classical)电路元件，其可与超导量子计算电路元件以及基于互补金属氧化物半导体(CMOS)电路的其它非量子电路元件互操作。可由铝形成的非量子电路元件的示例包括快速单通量量子(RSFQ)器件、互易量子逻辑(RQL)器件和ERSFQ器件，它们是不使用偏置电阻器的RSFQ的高能效版本。其它非量子电路元件也可以用铝形成。非量子电路元件可以配置为通过对数据执行基本算术、逻辑、和/或输入/输出操作来共同执行计算机程序的指令，其中数据以模拟或数字形式表示。
这里描述的工艺可以势必造成一种或更多种材料(诸如超导体、电介质和/或金属)的沉积。取决于所选择的材料，这些材料可以使用沉积工艺诸如化学气相沉积、物理气相沉积(例如蒸发或溅射)或外延技术来沉积，除了其它沉积工艺之外。这里描述的工艺还会势必造成在制造期间一种或更多种材料从器件的去除。取决于将被去除的材料，去除工艺可以包括例如湿蚀刻技术、干蚀刻技术或剥离工艺。
出于本公开的目的，超导量子比特被表示为xmon量子比特。然而，本公开的主题可以用其它合适的超导量子比特来实现。例如，超导量子比特包括gmon量子比特、transmon量子比特或fluxmon量子比特，除了其它类型的量子比特之外。
本说明书中描述的量子主题和量子操作的实施可以在合适的量子电路或者(更一般地)量子计算系统中实施，包括本说明书中公开的结构及其结构等同物，或者以它们中的一个或更多个的组合实施。术语“量子计算系统”可以包括，但不限于，量子计算机、量子信息处理系统、量子加密系统或量子模拟器。
术语量子信息和量子数据是指由量子系统承载、保持或存储的信息或数据，其中最小的非平凡系统是量子比特，例如定义量子信息的单位的系统。应理解，术语“量子比特”包括可在相应的上下文中适当地近似为两级系统的所有量子系统。这样的量子系统可以包括多级系统，例如具有两级或更多级的多级系统。举例来说，这样的系统可以包括原子、电子、光子、离子或超导量子比特。在许多实施方案中，计算基态用基态和第一激发态识别，但是应理解，其中计算状态用较高级别的激发态识别的其它设置是可能的。应理解，量子存储器是能够以高保真度和高效率长时间存储量子数据的器件，例如光用于传输的光-物质界面以及用于存储和保存诸如叠加或量子相干的量子数据的量子特征的物质。
量子计算电路元件可以用于执行量子处理操作。也就是说，量子计算电路元件可以配置为利用诸如叠加和纠缠的量子力学现象来以非确定性方式对数据执行操作。某些量子计算电路元件(诸如量子比特)可以配置为同时表示和操作处于多于一种状态的信息。可用这里公开的工艺形成的超导量子计算电路元件的示例包括诸如共平面波导、量子LC振荡器、量子比特(例如通量量子比特或电荷量子比特)、超导量子干涉器件(SQUID)(例如RF-SQUID或DC-SQUID)、电感器、电容器、传输线、接地平面的电路元件，除了其它之外。
相反，非量子电路元件通常以确定的方式处理数据。非量子电路元件可以配置为通过对数据执行基本算术、逻辑和/或输入/输出操作来共同执行计算机程序的指令，其中数据以模拟或数字形式表示。在一些实施方案中，非量子电路元件可以用于通过电或电磁连接将数据传输到量子计算电路元件和/或从量子计算电路元件接收数据。可用这里公开的工艺形成的非量子电路元件的示例包括快速单通量量子(RSFQ)器件、互易量子逻辑(RQL)器件和ERSFQ器件，它们是不使用偏置电阻器的RSFQ的高能效版本。其它非量子电路元件也可以用这里公开的工艺形成。
在使用超导量子计算电路元件和/或超导非量子电路元件(诸如这里描述的电路元件)的量子计算系统的操作期间，超导电路元件在低温恒温器内被冷却到允许超导体材料表现出超导体特性的温度。
尽管本说明书包含许多特定的实施细节，但是这些不应被解释为对可要求保护的范围的限制，而是作为可专门用于特定实施方案的特征的描述。在本说明书中在单独的实施方案的上下文中描述的某些特征也可以在单个实施方案中组合地实施。相反，在单个实施方案的上下文中描述的各种特征也可以单独地或以任何合适的子组合在多个实施方案中实现。此外，尽管特征可以在以上被描述为以某些组合起作用并且甚至最初如此声明，但是来自所要求保护的组合的一个或更多个特征可以在某些情况下从所述组合去除，并且所要求保护的组合可以针对子组合、或子组合的变化。
类似地，尽管在附图中以特定顺序绘出操作，但是这不应当被理解为要求这样的操作以所示的特定顺序执行或按顺序执行，或者所有示出的操作被执行，以实现期望的结果。例如，权利要求中记载的动作可以以不同的顺序执行并且仍然实现期望的结果。在某些情况下，多任务处理和并行处理会是有利的。此外，上述实施方案中的各种部件的分离不应被理解为在所有的实施方案中都要求这样的分离。
已经描述了许多实施方案。然而，将理解，在不脱离本发明的精神和范围的情况下，可以进行各种修改。其它实施方案在以下权利要求的范围内。

Claims (21)

1.一种堆叠的量子计算装置，包括：
第一芯片，包括
第一电介质基板，和
在所述第一电介质基板上的超导量子比特；
第二芯片，接合到所述第一芯片，所述第二芯片包括
第二电介质基板，
在所述第二电介质基板上的量子比特读出元件，
在所述第二电介质基板上的控制线，其中所述控制线的一部分与所述超导量子比特重叠，
覆盖所述控制线的电介质层，和
覆盖所述电介质层的屏蔽层，
其中所述屏蔽层布置在所述控制线的所述部分和所述超导量子比特之间以通过隔离来自所述控制线的电磁场和来自所述超导量子比特的电磁场彼此干扰来减少所述第二芯片上的所述控制线与所述第一芯片上的所述超导量子比特之间的串扰。
2.根据权利要求1所述的堆叠的量子计算装置，其中所述电介质层包括开口，所述量子比特读出元件通过所述开口暴露。
3.根据权利要求1所述的堆叠的量子计算装置，其中所述电介质层包括电介质材料，所述电介质材料在1GHz与10GHz之间的频率具有大于10-5的损耗角正切。
4.根据权利要求1所述的堆叠的量子计算装置，其中所述超导量子比特包括读出区域，以及
其中所述量子比特读出元件与所述超导量子比特的所述读出区域重叠。
5.根据权利要求4所述的堆叠的量子计算装置，其中所述量子比特读出元件包括电联接到焊盘元件的谐振器元件，以及其中所述焊盘元件与所述超导量子比特的所述读出区域重叠，而所述谐振器元件不与所述超导量子比特的所述读出区域重叠。
6.根据权利要求5所述的堆叠的量子计算装置，其中所述第一芯片包括超导体接地平面，以及其中所述谐振器元件与所述超导体接地平面重叠。
7.根据权利要求1所述的堆叠的量子计算装置，其中所述电介质层包括：
过孔，从所述电介质层的表面穿过所述电介质层延伸到所述控制线；
互连，在所述过孔内并电联接到所述控制线；和
控制接触，在所述电介质层的所述表面上并电联接到所述互连。
8.根据权利要求7所述的堆叠的量子计算装置，其中所述控制接触由所述屏蔽层在侧面围绕并与所述屏蔽层物理地分隔。
9.根据权利要求7所述的堆叠的量子计算装置，其中所述控制接触与所述超导量子比特重叠。
10.根据权利要求7所述的堆叠的量子计算装置，其中所述控制接触从所述超导量子比特横向地位移，而不与所述超导量子比特重叠。
11.根据权利要求1所述的堆叠的量子计算装置，其中所述屏蔽层覆盖所述电介质层的侧壁。
12.根据权利要求1所述的堆叠的量子计算装置，其中所述量子比特读出元件、所述控制线和所述屏蔽层中的每个是超导体。
13.根据权利要求1所述的堆叠的量子计算装置，其中所述第二芯片包括多条控制线和多个电介质层，
其中所述多条控制线嵌入在所述多个电介质层内，以及
其中所述屏蔽层覆盖所述多个电介质层。
14.根据任一前述权利要求所述的堆叠的量子计算装置，其中所述第一芯片凸块接合到所述第二芯片。
15.一种制造堆叠的量子计算装置的方法，包括：
提供第一芯片，该第一芯片包括：
第一电介质基板，和
在所述第一电介质基板上的超导量子比特；
提供第二芯片，包括：
提供第二电介质基板；
在所述第二电介质基板上形成第一超导体层；
图案化所述第一超导体层，使得所述第一超导体层包括控制线，其中所述控制线的一部分与所述超导量子比特重叠；
在包括所述控制线的所述第一超导体层上形成电介质层；
图案化所述电介质层以提供图案化的电介质层；
在所述图案化的电介质层上形成第二超导体层；以及
图案化所述第二超导体层和所述第一超导体层以提供量子比特读出元件和屏蔽层；以及
将所述第二芯片接合到所述第一芯片；
其中所述屏蔽层布置在所述控制线的所述部分和所述超导量子比特之间以通过隔离来自所述控制线的电磁场和来自所述超导量子比特的电磁场彼此干扰来减少所述第二芯片上的所述控制线与所述第一芯片上的所述超导量子比特之间的串扰。
16.根据权利要求15所述的方法，其中图案化所述电介质层包括在所述电介质层中形成过孔以暴露所述控制线的一部分，所述过孔从所述电介质层的表面延伸到所述控制线的被暴露的所述部分。
17.根据权利要求16所述的方法，其中形成所述第二超导体层包括在所述过孔内形成互连，所述互连接触所述控制线的被暴露的所述部分。
18.根据权利要求17所述的方法，其中图案化所述第二超导体层包括在所述电介质层的所述表面上形成控制接触。
19.根据权利要求15所述的方法，还包括：
在接合之前，将所述第二电介质基板对准到所述第一芯片，使得所述量子比特读出元件与所述超导量子比特重叠。
20.一种将第一芯片接合到第二芯片的方法，该方法包括：
提供所述第一芯片，其中所述第一芯片包括第一电介质基板和在所述第一电介质基板上的超导量子比特；
提供所述第二芯片，其中所述第二芯片包括第二电介质基板、在所述第二电介质基板上的量子比特读出元件、在所述第二电介质基板上的控制线、覆盖所述控制线的电介质层以及覆盖所述电介质层的屏蔽层，其中所述控制线的一部分与所述超导量子比特重叠；以及
利用超导体凸块接合将所述第一芯片接合到所述第二芯片，
其中所述屏蔽层布置在所述控制线的所述部分和所述超导量子比特之间以通过隔离来自所述控制线的电磁场和来自所述超导量子比特的电磁场彼此干扰来减少所述第二芯片上的所述控制线与所述第一芯片上的所述超导量子比特之间的串扰。
21.一种量子计算电路装置，包括：
第一芯片，包括：
第一电介质基板，和
在所述第一电介质基板上的超导量子比特；
接合到所述第一芯片的第二芯片，所述第二芯片包括：
第二电介质基板；
在所述第二电介质基板上的第一超导体层，其中所述第一超导体层的第一区域形成量子比特读出元件，所述第一超导体层的第二区域形成量子比特控制元件；
在所述第一超导体层的所述第二区域上的电介质层；
过孔，在所述电介质层中以暴露所述量子比特控制元件的一部分，所述过孔从所述电介质层的表面延伸到所述量子比特控制元件的被暴露的所述部分；
在所述电介质层上的第二超导体层，其中所述第二超导体层在所述过孔内形成互连，所述互连接触所述量子比特控制元件的被暴露的所述部分，以及其中所述第二超导体层形成与所述互连电隔离的屏蔽层，
其中所述屏蔽层布置在所述量子比特控制元件的所述部分和所述超导量子比特之间以通过隔离来自所述量子比特控制元件的电磁场和来自所述超导量子比特的电磁场彼此干扰来减少所述第二芯片上的所述量子比特控制元件与所述第一芯片上的所述超导量子比特之间的串扰。
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