KR102109070B1 - 초전도 범프 본드 - Google Patents

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quantum
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interconnect pad
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조슈아 유소프 무투스
에릭 앤소니 루체로
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구글 엘엘씨
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13179—Niobium [Nb] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13183—Rhenium [Re] as principal constituent
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    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81013—Plasma cleaning
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
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Abstract

디바이스(100)는 제 1 회로 소자(112), 상기 제 1 회로 소자와 전기적으로 접촉하는(118) 제 1 상호접속 패드(116), 및 상기 제 1 상호접속 패드 상의 장벽층(120)을 포함하는 제 1 칩(104), 상기 장벽층 상의 초전도 범프 본드(106); 및 상기 초전도 범프 본드에 의해 상기 제 1 칩에 결합되는 제 2 칩을 포함하며, 상기 제 2 칩은 제 1 양자 회로 소자를 포함하고, 상기 초전도 범프 본드는 상기 제 1 회로 소자와 상기 제 1 양자 회로 소자 사이의 전기적 연결을 제공한다.

Description

초전도 범프 본드
본 발명은 초전도 범프 본드에 관한 것이다.
양자 컴퓨팅은 고전적인(classic) 디지털 컴퓨터보다 더 효율적으로 특정 연산을 수행하도록 기저 상태들(base states)의 중첩 및 얽힘 등과 같은 양자 효과의 장점을 활용하는 비교적 새로운 연산 방법이다. 비트들(예컨대, "1" 또는 "0")의 형태로 정보를 저장하고 조작하는 디지털 컴퓨터와 달리, 양자 컴퓨터 시스템은 큐비트(qubits)를 사용하여 정보를 처리할 수 있다. 큐비트(qubit)는 여러 상태들의 중첩(예컨대, "0" 및 "1" 상태 둘다에 있는 데이터)을 가능케하는 양자 디바이스를 지칭하거나 및/또는 여러 상태들에서 데이터의 중첩 그 자체를 지칭할 수 있다. 통상적인 용어에 따르면, 양자 시스템에서 "0" 및 "1" 상태의 중첩은 예컨대, α|0 > + β|0 > 로 표현될 수 있다. 디지털 컴퓨터의 "0" 및 "1" 상태는 큐비트의 |0 > 및 |1 > 기저 상태들 각각과 유사하다. |α|2 값은 큐비트가 |0 > 기저 상태에 있을 확률을 나타내며, |β|2 값은 큐비트가 |1 > 기저 상태에 있을 확률을 나타낸다.
일반적으로, 몇몇 양상들에서, 본 발명은 하나 이상의 디바이스에 관한 것으로, 상기 디바이스는: 제 1 회로 소자, 상기 제 1 회로 소자와 전기적으로 접촉하는 제 1 상호접속 패드, 및 상기 제 1 상호접속 패드 상의 장벽층을 포함하는 제 1 칩; 상기 장벽층 상의 초전도 범프 본드; 및 상기 초전도 범프 본드에 의해 상기 제 1 칩에 결합되는 제 2 칩을 포함하며, 상기 제 2 칩은 제 1 양자 회로 소자를 포함하고, 상기 초전도 범프 본드는 상기 제 1 회로 소자와 상기 제 1 양자 회로 소자 사이의 전기적 연결을 제공한다.
디바이스들의 일례들은 하나 이상의 다음과 같은 피처들을 포함할 수 있다. 예를 들어, 상기 제 1 상호접속 패드는 알루미늄을 포함한다.
일부 구현예들에서, 상기 장벽층은 티타늄 질화물을 포함한다.
일부 구현예들에서, 상기 초전도 범프 본드는 인듐을 포함한다.
일부 구현예들에서, 상기 제 1 회로 소자는 고속 단일 플럭스 양자(rapid single flux quantum: RSFQ) 디바이스를 포함한다.
일부 구현예들에서, 상기 제 1 회로 소자는 제 2 양자 회로 소자를 포함한다.
일부 구현예들에서, 상기 제 1 칩과 제 2 칩 중 적어도 하나는 실리콘 기판을 포함한다.
일부 구현예들에서, 상기 제 1 칩과 제 2 칩 중 적어도 하나는 사파이어 기판을 포함한다.
일부 구현예들에서, 상기 제 1 칩의 제 1 표면은 마주보고 있는 상기 제 2 칩의 제 1 표면으로부터 이격되어 갭(gap)을 형성한다. 상기 제 1 칩의 제 1 표면과 상기 제 2 칩의 제 1 표면 사이의 갭의 두께는 약 5 마이크론에서 약 10 마이크론이다.
일부 구현예들에서, 상기 제 1 칩의 제 1 표면은 마주보고 있는 상기 제 2 칩의 제 1 표면으로부터 이격되어 갭(gap)을 형성한다. 상기 제 1 칩의 제 1 표면과 상기 제 2 칩의 제 1 표면 사이의 갭의 두께는 약 1 마이크론이다.
다른 양상에서, 본 발명의 주제는 방법들로 구현될 수 있으며, 상기 방법은, 제 1 회로 소자를 포함하는 제 1 칩을 제공하는 단계; 제 1 알루미늄 상호접속 패드가 상기 제 1 회로 소자에 전기적으로 연결되도록 상기 제 1 칩의 제 1 표면 상에 상기 제 1 알루미늄 상호접속 패드를 형성하는 단계; 상기 제 1 알루미늄 상호접속 패드 상에 제 1 티타늄 질화물 장벽층을 형성하는 단계; 제 2 회로 소자를 포함하는 제 2 칩을 제공하는 단계; 인듐 범프 본드를 형성하는 단계; 및 상기 제 1 회로 소자가 상기 제 2 회로 소자에 전기적으로 연결되도록 상기 인듐 범프 본드로 상기 제 1 칩을 상기 제 2 칩에 결합하는 단계를 포함하며, 상기 제 1 칩을 상기 제 2 칩에 결합하는 단계는 실온(room temperature)에서 수행된다.
일부 구현예들에서 상기 방법은 다음과 같은 피처들을 하나 이상 포함할 수 있다. 예를 들어, 일부 구현예들에서, 실온은 대략 18 ℃ 내지 대략 30 ℃ 사이이다.
일부 구현예들에서, 상기 방법은 상기 제 1 티타늄 질화물 장벽층을 형성하기 이전에, 상기 제 1 알루미늄 상호접속 패드로부터 자연 산화물을 제거하는 단계를 더 포함한다. 상기 자연 산화물을 제거하는 단계는, 상기 제 1 알루미늄 상호접속 패드의 표면을 이온 밀링하는 단계를 포함한다.
일부 구현예들에서, 상기 제 1 티타늄 질화물 장벽층을 형성하는 단계는, 상기 제 1 알루미늄 상호접속 패드 상의 티타늄 질화물을 반응성 스퍼터링하는 단계를 포함한다.
일부 구현예들에서, 상기 방법은 상기 제 1 칩을 상기 제 2 칩에 결합하기 전에, 상기 제 1 티타늄 질화물 장벽층의 표면을 이온 밀링하는 단계를 더 포함한다.
일부 구현예들에서, 상기 방법은 상기 인듐 범프 본드의 표면을 H2 플라즈마에 노출시키는 단계를 더 포함한다.
일부 구현예들에서, 상기 방법은 제 2 알루미늄 상호접속 패드가 상기 제 2 회로 소자에 전기적으로 연결되도록 상기 제 2 칩의 제 1 표면 상에 상기 제 2 알루미늄 상호접속 패드를 형성하는 단계; 및 상기 제 2 칩의 상기 제 2 알루미늄 상호접속 패드 상에 제 2 티타늄 질화물 장벽층을 형성하는 단계를 더 포함한다.
상기 방법은 상기 제 2 티타늄 질화물 장벽층을 형성하기 전에, 상기 제 2 칩의 상기 제 2 알루미늄 상호접속 패드로부터 자연 산화물을 제거하는 단계를 더 포함한다. 상기 제 2 알루미늄 상호접속 패드로부터 자연 산화물을 제거하는 단계는 상기 제 2 알루미늄 상호접속 패드의 표면을 이온 밀링하는 단계를 포함한다.
일부 구현예들에서, 상기 제 2 알루미늄 상호접속 패드 상에 제 2 티타늄 질화물 장벽층을 형성하는 단계는 상기 제 2 알루미늄 상호접속 패드 상에서 티타늄 질화물을 반응성 스퍼터링하는 단계를 포함한다.
일부 구현예들에서, 상기 방법은 상기 제 1 칩을 상기 제 2 칩에 결합하기 전에, 상기 제 2 티타늄 질화물 장벽층의 표면을 이온 밀링하는 단계를 더 포함한다.
일부 구현예들에서, 인듐 범프 본드를 형성하는 단계는 상기 제 1 티타늄 질화물 장벽층 상에, 상기 제 2 티타늄 질화물 장벽층 상에, 또는 상기 제 1 및 제 2 티타늄 질화물 장벽층들 상에 인듐을 증착하는 단계를 포함한다.
일부 구현예들에서, 제 1 회로 소자는 고속 단일 플럭스 양자(rapid single flux quantum: RSFQ) 디바이스를 포함하고, 상기 제 2 회로 소자는 양자 회로 소자를 포함한다.
일부 구현예들에서, 상기 제 1 회로 소자는 제 1 양자 회로 소자를 포함하고, 상기 제 2 회로 소자는 제 2 양자 회로 소자를 포함한다.
일반적으로, 다른 양상에서, 본 발명의 주제는 이하의 방법들을 포괄하며, 상기 방법은, 제 1 회로 소자를 포함하는 제 1 칩을 제공하는 단계; 상호접속 패드가 상기 제 1 회로 소자에 전기적으로 연결되도록 상기 제 1 칩 상에 상기 상호접속 패드를 형성하는 단계; 상기 상호접속 패드 상에 장벽층을 형성하는 단계; 양자 회로 소자를 포함하는 제 2 칩을 제공하는 단계; 초전도 범프 본드를 형성하는 단계; 및 상기 초전도 범프 본드에 의해 상기 제 1 칩을 상기 제 2 칩에 본딩하여 상기 제 1 회로 소자가 상기 초전도 범프 본드를 통해 상기 양자 회로 소자와 전기적으로 연결되는 단계를 포함한다.
방법들의 구현예들은 다음의 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현예들에서, 초전도 범프 본드를 형성하는 단계는 제 1 칩의 장벽층 상에, 제 2 칩 상에, 또는 제 1 칩 및 제 2 칩 둘다의 장벽층 상에 초전도 물질을 증착하는 단계를 포함한다.
일반적으로, 또 다른 양상에서, 본 발명의 주제는 디바이스를 동작시키는 하나 이상의 방법들에서 구현될 수 있으며, 상기 디바이스는 제 1 양자 회로 소자를 포함하는 제 2 칩에 초전도 범프 본드를 통해 연결된 제 1 회로 소자를 포함하는 제 1 칩을 갖는다. 여기서, 하나 이상의 방법들은 상기 초전도 범프 본드를 통해 제 1 칩과 제 2 칩 사이에서 데이터를 전송하는 단계를 포함한다. 상기 제 1 칩은 상기 제 1 회로 소자와 전기적으로 접촉하는 제 1 상호접속 패드 및 상기 제 1 상호접속 패드 상의 장벽층을 더 포함할 수 있으며, 상기 초전도 범프 본드는 상기 장벽층 상에 배치되어 상기 제 1 회로 소자와 제 1 양자 회로 소자 사이에서 전기적 연결을 제공한다.
상기 방법들의 구현예들은 이하의 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현예에서, 상기 방법은 데이터를 생성하기 위해 제 1 양자 회로 소자를 동작시키는 단계를 더 포함할 수 있으며, 상기 데이터를 전송하는 단계는 제 2 칩의 제 1 양자 회로 소자로부터 제 1 칩의 제 1 회로 소자로 데이터를 전송하는 단계를 포함한다. 일부 구현예에서, 상기 방법은 데이터를 생성하도록상기 제 1 회로 소자를 동작시키는 단계를 더 포함하며, 상기 데이터를 전송하는 단계는 상기 제 1 칩의 상기 제 1 회로 소자로부터 상기 제 2 칩의 상기 제 1 양자 회로 소자로 데이터를 전송하는 단계를 포함한다.
다양한 실시예들 및 구현예들은 다음의 장점들 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현예에서, 상기 디바이스들 및 방법들은 3D 집적으로 통해, 큐비트 밀도 및/또는 큐비트 커플링을 증가시킬 수 있다. 또한, 상기 디바이스들 및 방법들은, 일부 구현예들에서, 프로세싱 방법들 및 물질들과 관련된 손실들을 감소시키면서도 3D 집적이 달성될 수 있게 한다.
본 발명의 하나 이상의 실시예들의 세부 사항은 첨부된 도면들 및 아래의 상세한 설명에 개시된다. 본 발명의 다른 특징들, 목적들 및 장점들은 상세한 설명과 도면 및 청구범위로부터 명백해질 것이다.
도 1은 하나 이상의 초전도 범프 본드에 의해 제 2 칩에 본딩된 제 1 칩을 포함하는 디바이스의 예를 나타내는 개략도이다.
도 2는 디바이스를 형성하기 위해 초전도 범프 본드로 제 1 칩을 제 2 칩에 본딩하는 예시적인 프로세스를 나타내는 흐름도이다.
도 3a 내지 도 3e는 도 2에 도시된 제조 공정을 설명하는 개략도이다.
양자 컴퓨팅은 양자 컴퓨터의 큐비트들에 저장된 양자 정보를 일관되게(coherently) 프로세싱하는 것을 수반한다. 양자 어닐러(quantum annealers)와 같은 특정 유형의 양자 컴퓨팅 프로세서에서, 양자 프로세서의 큐비트들은 제어가능한 방식으로 함께 커플링되어, 각 큐비트의 양자 상태가 그것이 결합된 다른 큐비트들의 대응 양자 상태들에 영향을 미친다. 프로세서 설계에 따라, 선택된 아키텍처는 커플링에 이용가능한 큐비트들의 밀도 및 총 개수를 제한할 수 있으며, 따라서 많은 개수의 큐비트들을 필요로 하는 복잡한 문제를 수행하는 프로세서의 능력을 제한한다. 또한, 특정 양자 컴퓨팅 설계에서, 큐비트는 2 레벨 시스템들과의 상호 작용으로 인하여 에너지 손실 및 디코어런스(decoherence)를 겪을 수 있다. 예를 들어, 초전도 물질로부터 형성된 큐비트를 사용하는 양자 컴퓨터에서, 예컨대, 양자 컴퓨터들과 통신하는 고전적 회로 소자로부터의, 그리고 고전적 회로 소자들과 양자 회로 소자들 사이의 연결들로부터인 손실성(lossy) 비-초전도 물질의 존재는, 증가된 디코히어런스를 야기할 수 있다. 큐비트 밀도를 높이고 그리고 가령, 초전도 양자 회로 소자들을 갖는 양자 어닐러(quantum annealer)와 같은 양자 프로세서에서 커플링에 이용가능한 큐비트의 수를 늘리기 위하여, 프로세서 및 관련 회로 소자들은, 3D 집적을 이용하여 제조될 수 있다. 즉, 1 차원 및/또는 2 차원(예를 들어, x-방향 및/또는 y-방향)을 따라 연장되는 칩의 단일 평면 내에 프로세서의 양자 회로 소자들을 제조하는 대신에, 상기 양자 회로 소자들은 또한 3 차원(예를 들어, z-방향)을 따라 함께 커플링된 다수의 칩들 내에 형성될 수 있다. 손실성(lossy) 프로세싱/유전체를 도입하지 않으면서도 3D 집적화를 달성하기 위한 접근법은, 범프 본딩을 이용하여 상기 칩들을 결합하는 것이며, 여기서 상기 칩들은 초전도 범프 본드들에 의해 서로 결합된다. 이와 유사하게, 일부 구현예에서, 고전적인 회로 소자들을 갖는 칩은 또한 3D 집적 및 초전도 범프 본드를 사용하여 양자 회로 소자들을 포함하는 칩에 결합될 수 있다. 커플링을 위해 초전도 범프 본드를 사용함으로써, 손실성 비-초전도 물질로 인해 발생할 수 있는 에너지 손실 및 디코히어런스의 감소가 달성될 수 있다. 또한, 초전도 범프 본드와 칩 상의 임의의 하부 상호연결 패드들 사이에 합금이 형성되는 것을 방지하기 위해 장벽층들이 제공되어, 범프 본드로부터 상호접속 패드(interconnect pads)로의 물질의 확산 및 그 반대의 경우의 물질의 확산을 방지한다.
도 1은 하나 이상의 초전도 범프 본드(106)에 의해 제 2 칩(104)에 결합(예를 들어, 본딩)되는 제 1 칩(102)을 포함하는 디바이스(100)의 일례를 개략적으로 도시한 도면이다. 각각의 칩은 데이터 프로세싱 연산들을 수행하기 위한 하나 이상의 회로 소자들을 포함할 수 있다. 예를 들어, 제 1 칩(102)은 기판(110) 상에 형성된 하나 이상의 제 1 회로 소자(108)를 포함할 수 있다. 제 1 회로 소자(108)는 예를 들어 양자 프로세싱 연산을 수행하는데 사용되는 양자 회로 소자를 포함할 수 있다. 즉, 양자 회로 소자는 중첩 및 얽힘과 같은 양자 역학적인 현상을 이용하여 비-결정적론 방식(non-deterministic manner)으로 데이터에 대한 연산을 수행하도록 구성될 수 있다. 가령, 큐비트(qubit)와 같은 특정한 양자 회로 소자는 하나 이상의 상태로 동시에 정보를 나타내고 연산하도록 구성될 수 있다. 일부 구현예에서, 양자 회로 소자들은 가령, 예를 들어, 전도 공동-평면 도파관(superconducting co-planar waveguides), 양자 LC 오실레이터, 플럭스 큐비트(flux qubit), 초전도 양자 간섭 디바이스(superconducting quantum interference devices)(SQUIDS)(예를 들어, RF-SQUID 또는 DC-SQUID)와 같은 초전도 물질로 부분적으로 형성된 회로 소자들을 포함한다. 초전도 물질은 가령, 알루미늄(예컨대, 1.2 Kelvin의 초전도 임계 온도) 또는 니오브(예컨대, 9.3 Kelvin의 초전도 임계 온도)와 같은, 해당 초전도 임계 온도 이하에서 초전도 특성을 나타내는 물질을 포함한다. 회로 소자(108)들은 소자의 유형 및 설계에 따라, 예를 들어, 초전도 물질들 및 유전체들과 같은 하나 이상의 물질층들로 형성될 수 있다. 에너지 손실과 디코히어런스를 감소시키기 위하여, 양자 회로 소자들을 위한 기판(110)은 가령, 단결정 실리콘 또는 사파이어와 같은 저손실 유전 물질로 형성될 수 있다.
또한, 제 2 칩(104)은 기판(114) 상에 또는 기판(114) 내에 형성된 하나 이상의 제 2 회로 소자(112)를 포함한다. 제 2 회로 소자(112)는 또한 본 명세서에 기재된 바와 같은 양자 회로 소자를 포함할 수 있다. 유사하게, 기판(114)은 단결정 실리콘 또는 사파이어와 같은 양자 회로 소자에 적합한 저손실 유전 물질로 형성될 수 있다. 선택적으로, 제 2 회로 소자(112)는 고전적인 회로 소자를 포함한다. 고전적인 회로 소자는 결정적론 방식(deterministic manner)으로 데이터를 처리하는 것이 일반적이며 그리고 예를 들어, 고속 단일 플럭스 양자(rapid single flux quantum: RSFQ) 디바이스와 같은 회로 소자를 포함한다. RSFQ는 초전도 디바이스, 즉 조셉슨 접합(Josephson junctions)을 사용하여 디지털 신호를 처리하는 디지털 전자 기술이다. RSFQ 로직에서, 정보는 자속 양자(magnetic flux quanta)의 형태로 저장되고 그리고 단일 플럭스 양자(Single Flux Quantum: SFQ) 전압 펄스의 형태로 전달된다. 트랜지스터가 반도체 전자 회로의 능동 소자인 것처럼, 조셉슨 접합은 RSFQ 전자 회로의 능동 소자이다. RSFQ는 초전도 또는 SFQ 로직의 일 제품군(one family)이다. 다른 것들로는 상호 양자 로직(Reciprocal Quantum Logic: RQL)과 ERSFQ가 있는데, ERSFQ는 바이어스 저항을 사용하지 않는 RSFQ의 에너지 효율적인 버전이다. 고전적인 회로 소자들의 다른 일례들은 디지털 또는 아날로그 상보형 금속 산화물 반도체(CMOS) 디바이스를 포함한다. 디지털 회로 소자에 의해 조작되는 데이터는 0 또는 1과 같은 2 개의 상이한 상태들 중 어느 하나로 표현되는 것이 일반적이다. 고전적인 회로 소자(112)는 아날로그 또는 디지털 형태로 데이터가 표현되는, 데이터에 대한 기본적 산술 연산, 논리 연산 및 입력/출력 연산을 수행함으로써 컴퓨터 프로그램의 명령들을 총체적으로 수행하도록 구성될 수 있다. 일부 구현예에서, 제 2 칩(104)의 고전적인 회로 소자(112)는, 초전도 범프 본드(106)에 의해 확립된 전기적 접속들을 통해, 제 1 칩(102) 상에 제조된 양자 회로 소자들과 데이터를 송수신하는데 사용될 수 있다. 비록, 도 1에서는 하나의 구성요소도로 도시되었지만, 고전적인 회로 소자(112)는, 표준 CMOS 제조 분야에서 알려진 바와 같이, 서로 다른 물질들(예컨대, 반도체, 유전체 및 금속)의 층들을 사용하여 구성될 수 있다. 이러한 제조 방법들을 사용하는 것의 장점은, 비교적 복잡한 3D 구조로 배선(wiring)이 라우팅될 수 있게하며, 칩(102) 내의 큐비트들 사이에서 그리고 본드(106)를 통해 더 많은 개수의 연결들이 가능해진다는 점이다. 기판(114)은 가령, 단결정 실리콘, 실리콘 게르마늄 또는 갈륨비소 등을 포함할 수 있다.
일반적으로, 고전적 회로 소자는 양자 회로 소자와 동일 칩 상에 또는 동일한 칩 내에 형성되지 않는다. 이는 적어도 일부 구현예에서, 고전적인 회로 소자를 제조하는데 사용되는 유전체(예컨대, SiO2) 및/또는 비-초전도 금속이, 양자 회로 소자를 방해하고 양자 프로세서의 동작을 비효율적이고 신뢰할 수 없게 만드는 에너지 손실 및 디코히어런스(decoherence)의 원인이 되는 경향이 있기 때문이다. 하지만, 제 2 칩(104)을 초전도 범프 본드(106)로 제 1 칩(102)에 결합시킴으로써, 양자 회로 소자에 대한 고전적인 회로 소자들 및/또는 물질들의 디코히어런스 효과를 감소시키는 것이 가능하다. 초전도 범프 본드(106)로 사용하기에 적합한 초전도 물질은, 특히 얇은 금 층을 갖는 인듐, 납, 레니움, 팔라듐 또는 니오븀을 포함한다.
일반적으로, 범프 본드는 칩(102)의 회로 요소 및 칩(104)의 회로 요소에 전기적 접속을 제공하는 상호접속 패드(116) 상에 형성된다. 예를 들어, 일부 구현 예에서, 제 1 칩(102)의 상호접속 패드(116)들은 기판(110) 상에 및/또는 내에 형성된 상호접속부(118)를 통해 하나 이상의 제 1 회로 소자(108)들에 전기적으로 연결된다. 제 2 칩(104)의 상호접속 패드(116)들은 기판(114) 상에 및/또는 내에 형성된 상호접속부(118)를 통해 하나 이상의 제 2 회로 소자(112)들에 전기적으로 연결된다. 비록, 상호접속부(118) 및 회로 소자(112)들이 기판(110)을 통해 연장되는 것으로 도시되어 있지만, 상호접속부(118) 및 회로 소자(112)들은 기판 표면 상의 단일 금속화 층의 일부로서 형성 될 수 있다(예컨대, 패드(116)와 동일 평면 상으로). 상호접속 패드(116)가 양자 회로 소자를 포함하는 칩 상에 배치되는 경우, 상기 패드(116)는 디코히어런스 및 에너지 손실을 감소시키기 위해 초전도 물질로 형성될 수 있다. 유사하게, 칩(104) 상의 패드(116) 및 상호접속부(118)는 칩(104)으로부터 발생하는 열을 감소시키기 위해 초전도 물질로 형성될 수 있다. 예를 들어, 칩(102) 상의 상호접속 패드(116) 및 상호접속부(118)는, 양자 회로 소자를 제조하는데 사용되는 초전도 금속인 알루미늄으로 형성될 수 있다. 패드(116) 및 상호접속부(118)에 사용될 수 있는 다른 초전도 물질들은 예를 들어, 니오븀 또는 티타늄 질화물을 포함한다. 또한, 제 2 칩(104)의 상호접속부(118) 및 패드(116)는 알루미늄, 니오븀 또는 티타늄 질화물 등과 같은 초전도 물질로 형성될 수 있고, 또는 일부 구현예에서는, 비-초전도 전도성 물질로 형성될 수 있다.
하지만, 인듐과 알루미늄이 서로 접촉하도록 배치되는 경우, 인듐과 알루미늄 사이에서의 확산은, 디코히어런스 효과를 증가시키는 비-초전도 합금의 형성을 야기한다. 또한, 인듐 및 알루미늄의 내부-확산은, 디바이스의 기계적 결함 및 보이딩 및 핏팅(voiding and pitting)과 같은 문제점을 야기할 수 있다. 초전도 범프 본드(106)와 상호접속 패드(116)들 사이에서 합금이 형성되는 것을 방지하기 위해, 초전도 범프 본드(106)와 상호접속 패드(116) 사이에 장벽층(120)이 배치된다. 장벽층(120)은 전기 전도성 장벽으로서도 작용하는 초전도 물질을 포함하는바, 이는 범프 본드 물질의 상호접속 패드(116) 내로의 확산 및/또는 그 반대의 경우의 확산을 차단한다.
도 2는 도 1에 도시된 디바이스(100)와 같은 디바이스를 형성하기 위해 초전도 범프 본드를 이용하여 제 1 칩을 제 2 칩에 결합시키는 예시적인 프로세스(200)를 도시한 흐름도이다. 도 3a 내지 도 3e는 도 2에 도시된 제조 공정을 예시하는 개략도이다. 도 3a 내지 도 3e에 도시된 도면은, 층들이 페이지의 안밖으로 연장되는 제조 공정의 측면도에 대응한다. 도면들에 도시된 층들의 크기는 축척대로 의도된 것이 아니다.
프로세스 200에서, 제 1 기판(114)이 제공된다(202). 도 3a는 제 1 기판(114)의 일례를 도시하는 개략도이다. 제 1 기판(114)은 예를 들어 하나 이상의 회로 소자(112)들이 형성된 단결정 실리콘 웨이퍼를 포함할 수 있다. 대안적으로, 상기 기판(114) 및 회로 소자(112)들은 다이싱된 웨이퍼로부터 얻어진 다이에 상응할 수 있다. 본 명세서에 설명된 바와 같이, 회로 소자(112)들은 양자 회로 소자들 또는 고전적 회로 소자들을 포함할 수 있다. 본 실시예에서, 회로 소자(112)는 고전적인 회로 소자이고 기판(114)은 단결정 실리콘 기판인 것으로 가정한다. 회로 소자(112)는 상호접속부(118)를 통해 하나 이상의 상호접속 패드(116)에 전기적으로 접속될 수 있다. 상호접속부(118)는 예를 들어, 기판(114) 내에 개구부들을 정의하기 위한 포토리소그래피 공정의 조합 뿐만 아니라 개구부들을 상호접속 물질로 충전하기 위한 기상 증착 및 습식 혹은 건식 식각 등의 증착 및 제거 기법을 통해, 예컨대, 초전도 물질 또는 다른 전기 전도성 물질로부터 형성될 수 있다. 비록, 기판(114)의 몸체 내에 형성되는 것으로 도시되었지만, 상호접속부(118)는 기판(114)의 표면 상에 대신 형성될 수 있다. 또한, 상호접속 패드(116)는 포토리소그래피, 표준 증착공정 및 습식 또는 건식 식각 기술의 조합을 사용하여 증착 및 정의될 수 있다.
다음으로, 상호접속 패드(116)의 표면이 준비된다(204). 일부 구현예에서, 금속 상호접속 패드는 그 표면 상에 얇은 자연 산화물 층을 갖는다. 예를 들어, 알루미늄은 AlOx 층을 가질 수 있다. 이러한 얇은 자연 산화물 층은 절연체이며, 초전도 범프 본드에 대한 접속들의 전기 전도성을 감소시킨다. 자연 산화물을 제거하기 위해, 상호접속 패드(116)의 표면은 이온 밀링 공정(ion milling process)에 노출된다. 이온 밀링은, 물질이 표면으로부터 스퍼터링되도록, 소정 각도로 상호접속 패드(116)의 표면에 이온(예, Ar 이온)을 전달하는 것을 포함한다. 전형적으로, 이온 밀링 공정은 진공 조건 하에서 수행된다. 예를 들어, 이온 밀링은 3m Torr의 진공 압력 및 약 28 ℃의 온도에서 수행 될 수 있다.
자연 산화물이 제거되면, 상호접속 패드(116)의 준비된 표면 상에 장벽층(120)이 증착된다(206). 장벽층은 범프 본드 물질이 상호접속 패드(116) 내로 확산하는 것(및/또는 그 반대의 경우)을 차단하지만 초전도성을 유지하는 물질을 포함한다. 또한, 장벽층은 상호접속 패드(116) 또는 형성될 초전도 범프 본드와 함께 합금 그 자체를 형성하지 않는 것이 바람직하다. 장벽층에 의해서, 인접한 양자 회로 소자에 유도될 수 있는 디코히어런스를 감소시키기 위해, 장벽층 물질은 초전도체 물질로 형성될 수 있다. 예를 들어, 장벽층 물질은 티타늄 질화물(약 4.2K의 초전도 임계 온도를 가짐)으로 형성될 수 있다. 또는, 장벽층 물질은 가령, 백금 또는 텅스텐과 같은 근접 효과(proximity effect)를 통해 초전도성이 되는 금속을 포함할 수 있다. 장벽층의 증착은 예를 들어, 반응성 스퍼터링을 수행하는 것을 포함할 수 있다. 반응성 스퍼터링(Reactive Sputtering)은, 가스 또는 가스 혼합물(예컨대, Ar 이온 또는 N2 가스)의 존재하에서 하나의 화학 성분인 타겟이 스퍼터링되는 프로세스로서, 상기 가스 또는 가스 혼합물은 타겟 물질과 반응하여 다른 화학 성분의 코팅을 형성할 것이다. 대부분의 경우 아르곤이 메인 가스이며, 공정 챔버 내로 도입되는 반응 가스의 양이 제어되어, 완전히 반응된 화합물이 생성된다. 하나의 일례로서, 반응성 스퍼터링은, 대략 2*10-8 Torr의 베이스 압력, 대략 3 mTorr의 백그라운드 압력, 및 대략 28℃ 의 온도하에서 Ar과 N2의 혼합물을 사용하여 수행될 수 있다. 장벽층 물질의 증착 후에, 장벽층 물질은 상호접속 패드(116)의 표면만을 커버하도록 패터닝될 수 있고, 따라서 도 3B에 도시된 바와 같은 층들(120)을 형성할 수 있다. 장벽층 물질의 패터닝은 장벽층 물질이 제거될 영역에서 장벽층 물질의 습식 에칭 및/또는 건식 에칭에 후속되는 장벽층 물질이 남아있는 영역을 정의하기 위해, 예를 들어 포토리소그래피를 사용하는 것을 수반할 수 있다. 대안적으로, 리프트-오프 공정이 사용될 수 있는데, 리프트-오프 공정에서는 패터닝된 포토레지스트 층 위에 장벽층 물질이 증착된다. 장벽층 물질이 제거되어야만 하는 영역에서는, 용매가 사용되어 포토레지스트 및 장벽층 물질 코팅을 효과적으로 "리프트 오프(lift-off)" 시킨다. 어느 경우에서나, 장벽층 물질의 패터닝 이후에, 상기 칩은 O2 플라즈마에 노출되어, 칩의 표면에 남아있을 수 있는 포토레지스트 및/또는 다른 유기 물질이 제거된다.
장벽층의 증착 및 패터닝 후에, 장벽층(120)의 노출된 표면은 선택적으로 이온 밀링될 수 있다(208). 밀링은 장벽층 상의 자연 산화물의 트레이스들을 제거하여, 후속되는 초전도 결합부(superconducting joint)의 전도성 및 신뢰성을 향상시킨다. 다음으로, 초전도 범프 본드를 형성할 초전도 물질층이 장벽층의 표면 상에 증착된다(210). 예를 들어, 범프 본드를 형성할 초전도 물질는 인듐(대략 3.4K 의 초전도 임계 온도)을 포함할 수 있다. 초전도 물질은 예를 들어 진공(예를 들어, 약 1 × 10-6 Torr)에서 열 증발 증착(thermal evaporation deposition) 공정을 사용하여 증착될 수 있다. 장벽층(120)에서와 같이, 증착된 초전도 물질(106)은 포토리소그래피와 습식 또는 건식 에칭 기술의 조합을 사용하여 패터닝되어 도 3c에 도시된 바와 같은 범프 본드 영역(106)을 정의할 수 있다. 대안적으로, 범프 본드를 형성할 초전도 물질은 리프트 오프 공정을 사용하여 패터닝되며, 여기서 초전도 범프 본드 물질의 증착 전에 포토레지스트 층이 증착 및 패터닝된다. 다음으로, 초전도체 범프 본드 물질의 증착 후에, 레지스트 및 상기 레지스트 위에 있는 원하지 않는 초전도체 물질이 용매를 사용하여 제거된다.
도 3d의 일례에 도시된 바와 같이, 추가적인 기판(110)이 제공된다(212). 추가 기판(110)은 또한 다수의 회로 소자들(108)을 포함할 수 있다. 여기에 설명된 바와 같이, 회로 소자(108)는 큐비트와 같은 양자 회로 소자, 예를 들어, 초전도 공동 평면 도파관, 양자 LC 오실레이터, 플럭스 큐비트(flux qubits) 또는 SQUIDS 등을 포함할 수 있다. 상기 기판(110)은 사파이어 또는 단결정 실리콘과 같은 저손실 유전 물질로 형성될 수 있으며, 웨이퍼 형태 또는 다이싱된 칩 형태일 수 있다. 하나 이상의 회로 소자(108)는 기판(110) 내에 또는 그 위에 형성된 상호접속부(118)를 통해 하나 이상의 상호접속 패드(116)에 전기적으로 연결될 수 있다. 디코히어런스를 감소시키기 위하여, 상호접속부(118) 및 상호접속 패드(116)는 가령 알루미늄과 같은 초전도 물질로 형성된다.
도 3b 내지 도 3c와 관련하여 전술한 바와 같이, 상호접속 패드(116)를 준비하고, 장벽층(120)을 형성하는 동일한 공정이 추가적인 기판 상에서도 수행될 수 있다. 예를 들어, 상호접속 패드(116)의 표면은 예컨대, 이온 밀링을 이용하여 준비될 수 있고, 상호접속 패드(116)의 준비된 표면 상에 초전도 확산 배리어(120)가 증착 및 패터닝될 수 있으며, 장벽층의 노출된 표면은 또한 이온 밀링될 수 있다. 선택적으로는, 초전도 범프 본드를 형성할 초전도 물질층이 장벽층의 표면 상에 증착될 수 있다. 본 명세서에서 설명된 바와 같이, 범프 본드를 형성할 초전도 물질은 인듐을 포함할 수 있는바, 인듐은 예를 들어 열 증발 증착(thermal evaporation deposition) 공정을 사용하여 증착되고 포토리소그래피와 습식 또는 건식 에칭 기술의 조합을 사용하여 또는 리프트 오프 공정을 통해 패터닝된다.
다음으로, 하나 또는 2 개의 칩 상에 범프 본드(106)가 형성되는 물질의 표면들은, H2 플라즈마에 노출된다(214). 플라즈마는 인듐 표면으로부터 산화물을 제거하여 인듐이 순수한 인듐에 본딩되게 하며, 뿐만 아니라 후속 연결의 전기 전도성을 증가시키고 그리고 접착성을 향상시킨다. 초전도 범프 본드(106)들을 H2 플라즈마에 노출시킨 후, 도 3e에 도시된 바와 같이 2개의 칩들이 함께 서로 결합되어(216)(예를 들어, 범프 본더를 사용하여), 적층 디바이스를 형성한다. 열이 인가됨이 없이(예컨대, 실온에서) 압착 본딩이 수행될 수 있다. 본드를 형성하는데 사용되는 압력의 일례는, 6mm 정사각형 칩 내의 1000개의 범프들에 대하여, 25 뉴턴(Newtons)이다. 실온(예를 들어, 약 18℃ 내지 약 30℃ 의 범위)에서 본딩을 수행하는 장점 중 하나는, 물질 인터페이스들에서 힐록(hillock) 및 보이드(void)의 형성을 감소시킬 수 있다는 점이다. 그렇지 않은 경우, 이러한 힐록(hillock)과 보이드(void)는 2-레벨 시스템의 형성을 야기할 수 있는데, 2-레벨 시스템은 인근의 양자 회로 소자들의 동작을 방해하여, 디코히어런스 효과를 초래할 수 있다. 또한, 실온에서 본딩을 수행하는 것은, 서로 다른 물질들 간의 인터페이스들을 통한 물질 확산을 감소시킬 수 있는바, 이러한 물질 확산 역시도 양자 회로 소자에서 디코히어런스 효과를 발생시키는 것과 관련이 있다. 저온/실온 압착 본딩은 예를 들어 SETNA, LLC로부터 입수가능한 FC 150을 사용하여 수행될 수 있다. 일부 구현예에서, 웨이퍼들은 칩들이 결합되기 전에 별도의 칩으로 절단된다.
또한, 초전도 범프 본드(106)의 두께는 제 1 칩과 제 2 칩이 원하는 양만큼 서로 이격되도록 설정될 수 있다. 예를 들어, 제 1 칩의 표면과 이와 마주보고 있는 제 2 칩의 표면 사이의 거리(300)는 약 0.5㎛ 내지 약 100㎛ 로 설정될 수 있다(예를 들어, 약 0.5㎛ 내지 약 20㎛ 사이, 약 0.5㎛ 내지 약 15㎛ 사이, 약 0.5 ㎛ 내지 약 10 ㎛ 사이, 약 0.5 ㎛ 내지 약 5 ㎛ 사이, 또는 약 0.5 ㎛ 내지 약 2.5 ㎛ 사이). 양자 회로 소자들을 포함하는 제 1 칩이 양자 회로 소자들을 포함하는 제 2 칩에 결합(예를 들어, 본딩)되는 디바이스의 경우, 상기 거리(300)는 전술한 범위들의 하단에 있는 것이 바람직하다. 예를 들어, 상기 거리(300)는 약 0.5 ㎛ 내지 약 1 ㎛ 사이에 속할 수 있다. 더 낮은 범위가 바람직한데, 왜냐하면 이는 더 큰 전기적 커플링을 허용하기 때문이다(칩들 간의 거리가 감소할 수록 커플링이 강해지기 때문에). 또한, 2 개의 칩들 모두가 저손실 유전체를 갖기 때문에, 칩들 사이의 거리가 감소함에 따라, 유전체 유발 손실 및 양자 회로 소자들에서의 디코히어런스에 대한 염려가 감소한다. 대조적으로, 양자 회로 소자를 포함하는 칩이 고전적인 회로 소자를 포함하는 칩에 결합(예를 들어, 본딩)되는 경우, 고전적 회로 소자를 갖는 칩은 또한 손실성 물질들을 포함할 수 있으며, 이러한 물질들은 양자 회로 소자를 갖는 칩에서 손실 및 디코히어런스를 유발할 수 있다. 따라서, 이러한 경우들에서는, 더 큰 거리(300) 만큼 상기 칩들을 이격시키는 것이 바람직한데(2개의 칩들 모두가 양자 회로 소자를 포함하는 경우의 거리에 비해서), 이는 손실성 물질들이 양자 회로 소자들의 디코히어런스를 유발할 가능성을 감소시키기 위한 것이다. 예를 들어, 상기 거리(300)는 약 5㎛ 내지 약 10㎛ 내에 있을 수 있다. 대안적으로, 양자 회로 소자를 포함하는 칩이 고전적 회로 소자를 포함하는 칩에 결합되는 구현예들에서, 상기 거리(300)는 예를 들어 약 2.5㎛ 내지 약 15㎛, 약 5㎛ 내지 약 15㎛, 약 7.5㎛ 내지 약 15㎛이다. 물질을 증착 및/또는 제거하는데 사용되는 증착 기술의 정확도 및/또는 정밀도 한계 뿐만 아니라 두께가 측정되는 계측 기술(들)의 정확도 및/또는 정밀도 한계에 기초한 불확실성 내에 대략적인 두께가 존재할 수 있다. 비록 본 명세서에 제시된 일례들은 서로 결합된 오직 2개의 칩들만을 포함하는 적층 디바이스에 관한 것이지만, 본 발명의 원리 및 기술은 3개 이상의 칩들을 포함하는 칩 스택으로 확장될 수 있다. 예를 들어, 적층된 디바이스는 양자 회로 소자들을 갖는 2개의 칩들을 포함할 수 있으며, 여기서 각각의 칩은 본 명세서에 기술된 바와 같은 초전도 범프 본드를 사용하여 다른 하나에 결합되고, 2개의 칩들 중 하나는 예를 들어 본 명세서에 기술된 바와 같은 초전도 범프 본드를 이용하여, 양자 회로 소자 또는 고전적 회로 소자를 포함하는 제 3 칩에 또한 결합될 수 있다.
양자 관련 주제의 실시예들 및 본 명세서에 서술된 양자 연산들은 적절한 양자회로에서 구현될 수 있으며 또는, 보다 일반적으로는 본 명세서에 서술된 구조들 및 이들의 구조적 등가물들 또는 이들 중 하나 이상들의 조합들을 포함하는 양자 계산 시스템들(quantum computational systems)을 통해 구현될 수 있다. "양자 계산 시스템(quantum computational systems)"이라는 용어는 양자 컴퓨터, 양자 정보 처리 시스템, 양자 암호 시스템 또는 양자 시뮬레이터를 포함하지만 이에 국한되지는 않는다.
양자 정보 및 양자 데이터라는 용어는, 양자 시스템들에 의해 실행되거나, 보유 혹은 저장되는 정보 또는 데이터를 지칭하며, 여기서 가장 작은 비-자명 시스템(smallest non-trivial system)은 큐비트인바 즉, 양자 정보의 단위(unit)를 정의하는 시스템이다. 다음을 유의해야 하는바, "큐비트(qibit)" 라는 용어는 해당 문맥에서 2-레벨 시스템들로서 적절히 근사화될 수 있는 모든 양자 시스템들을 포괄한다. 이러한 양자 시스템은 예를 들어 2 이상의 레벨들 같은 다중 레벨 시스템을 포함할 수 있다. 일례로서, 이러한 시스템들은 원자, 전자, 광자, 이온 또는 초전도 큐비트를 포함할 수 있다. 많은 구현예에서, 계산 기저 상태(the computational basis states)들은 그라운드 및 제 1 여기 상태로 식별되지만, 계산 상태들이 보다 높은 레벨의 여기 상태들로 식별되는 다른 설정들도 가능함을 이해해야 한다. 다음을 유의해야 하는바, 양자 메모리는 높은 충실도와 효율성으로 오랜 시간 동안 양자 데이터를 저장할 수 있는 디바이스인바 예컨대, 광-물질 인터페이스들에서 광은 전송을 위해 이용되고 물질은 중첩 또는 양자 코히어런스와 같은 양자 데이터의 양자 피처들을 저장 및 보존하는데 이용된다.
본 명세서는 많은 특정한 구현들의 세부 사항을 포함하지만, 이들은 청구되는 발명의 범위에 대한 제한으로 해석되어서는 안되며, 오히려 특정 실시예별로 특정될 수 있는 피처들에 대한 설명들로 이해되어야 한다. 별도의 실시예들과 관련하여 본 명세서에서 설명되는 특정한 피처들은 또한, 단일 실시예에서 조합으로 구현될 수 있다. 반대로, 단일 실시예와 관련하여 설명된 다양한 피처들은 개별적인 또는 임의의 적절한 하위 조합의 다수의 실시예들에서 구현될 수 있다. 더욱이, 비록 피처들이 특정한 조합들에서 작용하는 것으로 앞서 서술되었고 심지어 처음에 그렇게 청구되었을지라도, 청구된 조합으로부터의 하나 이상의 피처들은 어떤 경우에는 그 조합으로부터 제거될 수 있고, 청구된 조합은 서브-조합 또는 서브-조합의 변형예에 관한 것일 수도 있다.
마찬가지로, 비록 동작들이 특정 순서대로 도면에 도시되었더라도, 이는 이러한 동작들이 도시된 특정 순서대로 또는 순차적으로 수행될 것을 요구하는 것으로 이해되어서는 안되며, 또는 바람직한 결과들을 획득하기 위하여 예시된 모든 동작들이 수행되어야 함을 의미하는 것으로 이해되어서는 안된다. 예를 들어, 청구항들에 기재된 동작들은 상이한 순서대로 수행될 수 있으며 여전히 바람직한 결과를 달성할 수 있다. 몇몇 경우들에서는, 멀티태스킹 및 병렬 프로세싱이 유리할 수도 있다. 또한, 전술한 실시예들에서 다양한 구성 요소들의 분리는, 모든 실시예들에서 이러한 분리를 요구하는 것으로 이해되어서는 안된다.
본 발명의 주제에 대한 특정 실시예들이 설명되었다. 다른 실시예들은 다음의 청구항들의 범위에 속한다.

Claims (29)

  1. 양자 컴퓨팅 디바이스로서,
    제 1 회로 소자, 상기 제 1 회로 소자와 전기적으로 접촉하는 제 1 상호접속 패드, 및 상기 제 1 상호접속 패드 상의 장벽층을 포함하는 제 1 칩, 상기 장벽층은 티타늄 질화물이며;
    상기 장벽층 상의 초전도 범프 본드; 및
    상기 초전도 범프 본드에 의해 상기 제 1 칩에 결합되는 제 2 칩
    을 포함하며,
    상기 제 2 칩은 제 1 양자 회로 소자를 포함하고, 상기 초전도 범프 본드는 상기 제 1 회로 소자와 상기 제 1 양자 회로 소자 사이의 전기적 연결을 제공하는 것을 특징으로 하는 양자 컴퓨팅 디바이스.
  2. 제1항에 있어서,
    상기 제 1 상호접속 패드는 알루미늄인 것을 특징으로 하는 양자 컴퓨팅 디바이스.
  3. 삭제
  4. 제1항에 있어서,
    상기 초전도 범프 본드는 인듐인 것을 특징으로 하는 양자 컴퓨팅 디바이스.
  5. 제1항에 있어서,
    상기 제 1 회로 소자는 고속 단일 플럭스 양자(rapid single flux quantum: RSFQ) 디바이스를 포함하는 것을 특징으로 하는 양자 컴퓨팅 디바이스.
  6. 제1항에 있어서,
    상기 제 1 회로 소자는 제 2 양자 회로 소자를 포함하는 것을 특징으로 하는 양자 컴퓨팅 디바이스.
  7. 제1항에 있어서,
    상기 제 1 칩과 제 2 칩 중 적어도 하나는 실리콘 기판을 포함하는 것을 특징으로 하는 양자 컴퓨팅 디바이스.
  8. 제1항에 있어서,
    상기 제 1 칩과 제 2 칩 중 적어도 하나는 사파이어 기판을 포함하는 것을 특징으로 하는 양자 컴퓨팅 디바이스.
  9. 제1항에 있어서,
    상기 제 1 칩의 제 1 표면은 마주보고 있는 상기 제 2 칩의 제 1 표면으로부터 이격되어 갭(gap)을 형성하는 것을 특징으로 하는 양자 컴퓨팅 디바이스.
  10. 제 1 칩을 제 2 칩에 결합하는 방법으로서,
    제 1 회로 소자를 포함하는 제 1 칩을 제공하는 단계;
    제 1 알루미늄 상호접속 패드가 상기 제 1 회로 소자에 전기적으로 연결되도록 상기 제 1 칩의 제 1 표면 상에 상기 제 1 알루미늄 상호접속 패드를 형성하는 단계;
    상기 제 1 알루미늄 상호접속 패드 상에 제 1 티타늄 질화물 장벽층을 형성하는 단계;
    제 2 회로 소자를 포함하는 제 2 칩을 제공하는 단계;
    인듐 범프 본드를 형성하는 단계; 및
    상기 제 1 회로 소자가 상기 제 2 회로 소자에 전기적으로 연결되도록 상기 인듐 범프 본드로 상기 제 1 칩을 상기 제 2 칩에 결합하는 단계
    를 포함하며,
    상기 제 1 칩을 상기 제 2 칩에 결합하는 단계는 실온(room temperature)에서 수행되는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  11. 제10항에 있어서,
    상기 실온은 18 ℃ 내지 30 ℃ 사이인 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  12. 제11항에 있어서,
    상기 제 1 티타늄 질화물 장벽층을 형성하기 이전에, 상기 제 1 알루미늄 상호접속 패드로부터 자연 산화물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  13. 제12항에 있어서,
    상기 자연 산화물을 제거하는 단계는,
    상기 제 1 알루미늄 상호접속 패드의 표면을 이온 밀링하는 단계를 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  14. 제11항에 있어서,
    상기 제 1 티타늄 질화물 장벽층을 형성하는 단계는,
    상기 제 1 알루미늄 상호접속 패드 상의 티타늄 질화물을 반응성 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  15. 제11항에 있어서,
    상기 제 1 칩을 상기 제 2 칩에 결합하기 전에, 상기 제 1 티타늄 질화물 장벽층의 표면을 이온 밀링하는 단계를 더 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  16. 제11항에 있어서,
    상기 인듐 범프 본드의 표면을 H2 플라즈마에 노출시키는 단계를 더 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  17. 제11항에 있어서,
    제 2 알루미늄 상호접속 패드가 상기 제 2 회로 소자에 전기적으로 연결되도록 상기 제 2 칩의 제 1 표면 상에 상기 제 2 알루미늄 상호접속 패드를 형성하는 단계; 및
    상기 제 2 칩의 상기 제 2 알루미늄 상호접속 패드 상에 제 2 티타늄 질화물 장벽층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  18. 제17항에 있어서,
    상기 제 2 티타늄 질화물 장벽층을 형성하기 전에, 상기 제 2 칩의 상기 제 2 알루미늄 상호접속 패드로부터 자연 산화물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  19. 제18항에 있어서,
    상기 제 2 알루미늄 상호접속 패드로부터 자연 산화물을 제거하는 단계는 상기 제 2 알루미늄 상호접속 패드의 표면을 이온 밀링하는 단계를 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  20. 제17항에 있어서,
    상기 제 2 알루미늄 상호접속 패드 상에 제 2 티타늄 질화물 장벽층을 형성하는 단계는 상기 제 2 알루미늄 상호접속 패드 상에서 티타늄 질화물을 반응성 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  21. 제17항에 있어서,
    상기 제 1 칩을 상기 제 2 칩에 결합하기 전에, 상기 제 2 티타늄 질화물 장벽층의 표면을 이온 밀링하는 단계를 더 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  22. 제17항에 있어서,
    인듐 범프 본드를 형성하는 단계는 상기 제 1 티타늄 질화물 장벽층 상에, 상기 제 2 티타늄 질화물 장벽층 상에, 또는 상기 제 1 및 제 2 티타늄 질화물 장벽층들 상에 인듐을 증착하는 단계를 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  23. 제11항에 있어서,
    상기 제 1 회로 소자는 고속 단일 플럭스 양자(rapid single flux quantum: RSFQ) 디바이스를 포함하고, 상기 제 2 회로 소자는 양자 회로 소자를 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  24. 제11항에 있어서,
    상기 제 1 회로 소자는 제 1 양자 회로 소자를 포함하고, 상기 제 2 회로 소자는 제 2 양자 회로 소자를 포함하는 것을 특징으로 하는 제 1 칩을 제 2 칩에 결합하는 방법.
  25. 제 1 칩과 제 2 칩 사이의 데이터 전송 방법으로서,
    제 1 칩과 제 2 칩 사이에서, 상기 제 1 칩을 상기 제 2 칩에 결합시키는 초전도 범프 본드를 통해 데이터를 전송하는 단계를 포함하고,
    상기 초전도 범프 본드는 티타늄 질화물 장벽층 상에 형성되고, 상기 티타늄 질화물 장벽층은 제 1 상호접속 패드로부터 상기 초전도 범프 본드를 분리시키며,
    상기 제 1 칩은 제 1 양자 회로 소자를 포함하고, 상기 제 2 칩은 제 1 회로 소자를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  26. 제25항에 있어서,
    데이터를 생성하도록 상기 제 1 양자 회로 소자를 동작시키는 단계를 더 포함하며,
    상기 데이터를 전송하는 단계는, 상기 제 1 칩의 제 1 양자 회로 소자로부터 상기 제 2 칩의 제 1 회로 소자로 데이터를 전송하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  27. 제26항에 있어서,
    상기 제 1 회로 소자는 제 2 양자 회로 소자 또는 고전적인(calssical) 회로 소자를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  28. 제25항에 있어서,
    데이터를 생성하도록 상기 제 1 회로 소자를 동작시키는 단계를 더 포함하며,
    상기 데이터를 전송하는 단계는, 상기 제 2 칩의 제 1 회로 소자로부터 상기 제 1 칩의 제 1 양자 회로 소자로 데이터를 전송하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  29. 제28항에 있어서,
    상기 제 1 회로 소자는 제 2 양자 회로 소자 또는 고전적인 회로 소자를 포함하는 것을 특징으로 하는 데이터 전송 방법.
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