JP2012038766A - 検出装置、受光素子アレイ、半導体チップ、これらの製造方法、および光学センサ装置 - Google Patents

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bumps
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bump
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Yoichi Nagai
陽一 永井
Daiki Mori
大樹 森
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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Abstract

【課題】小型および低コストを確保しながら、熱膨張率の差に起因して起こる、バンプの接合不良や、絶縁不良を防止することができる、検出装置、受光素子アレイ、これらの製造方法および光学センサ装置、を提供する。
【解決手段】受光素子アレイ５０と、ＣＭＯＳ７０とが、バンプ９，３９同士接合され、少なくとも受光素子アレイおよび読み出し回路の一方において、相手側に対面する表面が凹状曲面であり、かつ接合されたバンプ９，３９について、配列された領域の、外周寄り範囲Ｋに位置する接合されたバンプは、中央範囲Ｃに位置する接合されたバンプに比べて、太径で、高さが低いことを特徴とする。
【選択図】 図２

Description

本発明は、画素等の電極が配列された受光素子アレイと、その電極から電荷を読み出す読み出し電極が配列された読み出し回路とが結合された検出装置、受光素子アレイ、半導体チップおよび光学センサ装置、並びに、検出装置、受光素子アレイおよび読み出し回路の製造方法に関するものである。
近赤外域は、動植物などの生体や環境に関連した吸収スペクトル域に対応するため、受光層にＩＩＩ−Ｖ族化合物半導体を用いた近赤外光の検出器の開発が盛んに行われている。検出器にはシリコンに形成されたＣＭＯＳ等の読み出し回路（ＲＯＩＣ:Read-out IC）が用いられ、シリコンと化合物半導体とが組み合わされることから、ハイブリッド型検出装置と呼ばれる。従来、受光素子アレイと読み出し回路の電極同士を、バンプを介在させて熱圧着するとき、つぎの問題を生じていた。モジュール基板にバンプを形成する時、またマザー基板への実装時に、シリコンと化合物半導体との熱膨張率の相違に起因して変形し、バンプの接合不良や、絶縁不良を引き起こしていた。とくに画素が二次元に配列された場合、外側の画素ほど大きな熱応力がかかり、上記の問題が顕著に発生していた。
この問題を解決するために多くの提案がなされてきた。たとえばＨｇＣｄＴｅ（受光素子アレイセンサ）とシリコン（ＲＯＩＣ）とのハイブリッド撮像装置において、熱膨張を合わせるために、シリコン基板の背後にゲルマニウムのダミー基板を配置する構造が提案された（特許文献１）。また、やはりハイブリッド撮像装置において、二次元矩形配列の画素のコーナー（熱応力が集中的にかかる）の外側に、強度補強のための補強バンプを配置する構造が提案された（特許文献２）。また、ハイブリッド型検出装置ではないが、プリント配線基板の反りを防止するために、ランドは外側ほど大きくして、バンプは逆に外側ほど小さくする構造が提案されている（特許文献３）。
特開平８−２５５８８７号公報 特開平８−１３９２９９号公報 特開２００７−１０９９３３号公報
上記の構造によれば、熱膨張差に起因する応力が集中的に大きく生じる箇所を除くことはできるかもしれない。しかし、たとえばダミー基板を準備し、装入し、固定するのにコストがかさむ。しかも、センサ側をＩｎＰ系半導体としたとき、ダミー基板となりうる熱膨張率が適正な材料の選択が難しい。さらに、シリコンの膨張収縮を抑えるため、ＩＣ回路の性能劣化を生じる。ダミー基板の材料によっては、シリコンＩＣからパッケージへの放熱を妨げる。
コーナー等に補強バンプを配置する構造では、余分なスペースを必要とするので、チップ全体が大きくなる。チップのサイズ拡大に合わせて、ＲＯＩＣ、パッケージ、ペルチエ素子などの周辺の装置も大きくしなければならず、コスト増を招く。さらに、接合バンプと同じ寸法の補強バンプを複数個設けることによる補強では補強度は小さいが、むやみに個数を増やすことは商品価値を低下させるので、現実的でない。
ハイブリッド型検出装置では、センサ感度を均一にするために画素の大きさを一定にする必要がある。さらに、画素の大きさに合わせて、画素間で干渉が生じない限度まで、画素ピッチを小さくしている。このような装置において、バンプの大きさを変えることは、プリント基板と異なり、大きな制約を受ける。装置全体の大きさを大きくすれば制約は緩和されるが、装置のサイズが大きくなり、かつコスト増をもたらす。
本発明は、小型および低コストを確保しながら、熱膨張率の差に起因して生じる、バンプの接合不良や、絶縁不良を防止することができる、検出装置、受光素子アレイ、半導体チップ、これらの製造方法および光学センサ装置、を提供することを目的とする。
本発明の検出装置は、配列された画素電極上にバンプが位置する受光素子アレイと、配列された読み出し電極上にバンプが位置する読み出し回路（ＲＯＩＣ:Read-Out IC）とが、バンプ同士接合されている。この検出装置は、少なくとも受光素子アレイおよび読み出し回路の一方において、相手側に対面する表面が凹状曲面であり、かつ前記接合されたバンプについて、配列された領域の、外周寄り範囲に位置する接合されたバンプは、中央範囲に位置する接合されたバンプに比べて、太径で、高さが低いことを特徴とする。
上記の構成によって、大きな熱応力が発生する外周寄り範囲のバンプを、中央範囲のバンプよりも、太径で短尺とすることで、高い荷重を負担しても変形を生じにくい。このため、バンプ間の接合不良や絶縁不良を防ぐことができる。この結果、高品位の検出装置を得ることができる。なお、上記「外周寄り範囲に位置する接合されたバンプは、中央範囲に位置する接合されたバンプに比べて、頂面が太径で、高さが低い」形態は、典型的に、「接合されたバンプが、中央範囲から外周寄り範囲にゆくほど、太径になり、高さが低くなる」という形態を含むが、その他の多くの形態を含むことができる。
上記の検出装置では、受光素子アレイおよび読み出し回路の、どちらか一方で、バンプの形態が上記のようになっていればよい。また、受光素子アレイおよび読み出し回路の、両方において、バンプの形態が上記のようになっていてもよく、この場合、より一層、外周寄り範囲のバンプの荷重負担力を増強することができる。
ここで、接合されたバンプの高さは、画素電極面と読み出し電極面との間の平均距離である。このあと出てくる、接合前におけるバンプの高さは、そのバンプが位置する電極表面から頂面までの距離である。接合されたバンプは、電極面に対して傾くものがある（特に外周寄り範囲）ので、バンプの周に反って、上記の距離を平均した値とする。たとえば、最も大きな高さと、最も小さい高さの平均値とすることができる。また、高さが小さいことを、短尺の用語で表現する場合がある。また、太さまたは直径についても、１つの接合されたバンプについて直径を複数位置で測定することとする。中央範囲、外周寄り範囲などについても、同等の対応する範囲で複数のバンプについて測定し、上記１つのバンプにおける平均値から複数のバンプの平均値を出すこととする。
受光素子アレイは、半導体基板と、該半導体基板上に形成された受光層を含むエピタキシャル積層体とを備え、画素電極がオーミック接触する画素領域は、不純物をエピタキシャル積層体の表面から選択拡散することで形成されて該画素ごとにｐｎ接合を有し、受光層は半導体基板と格子整合条件、｜ａ−ａｏ｜／ａｏ≦０．００２（ただし、ａ：受光層の格子定数、ａｏ：半導体基板の格子定数）、を満たすことができる。これによって、暗電流が低い受光素子アレイを用いて、とくに外周寄り範囲において画素不良が抑制された、近赤外用の検出装置を得ることができる。
受光層が、多重量子井戸構造（ＭＱＷ：Multi-Quantum Well）によって構成され、受光層の画素電極側の面に接して拡散濃度分布調整層が位置しており、該拡散濃度分布調整層のバンドギャップは半導体基板よりも小さい材料で形成されており、不純物元素は、拡散濃度分布調整層内において、画素電極側の厚み領域における濃度範囲から半導体基板側の厚み領域における低い濃度範囲へとステップ状に低下している構成をとることができる。これによって、結晶性の良好なＭＱＷを用いて、当該ＭＱＷに特有の波長域、たとえば近赤外の長波長域に受光感度を持ち暗電流が抑制された受光素子アレイを用いて、画素不良が少ない高品位の検出装置を得ることができる。
半導体基板をＩｎＰ基板とし、多重量子井戸構造をタイプ２の、ＧａＡｓＳｂ／ＩｎＧａＡｓ、ＧａＡｓＳｂ／ＩｎＧａＡｓＮ、ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ、およびＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ、のいずれか１つとし、サブバンドを含めバンドギャップ波長が１．６５μｍ以上３μｍ以下にあり、不純物を亜鉛（Ｚｎ）とし、拡散濃度分布調整層をＩｎＧａＡｓで形成して、受光層の不純物濃度を５ｅ１６ｃｍ−３以下とし、拡散濃度分布調整層内で、画素電極側の領域における１ｅ１８ｃｍ−３以上９．９ｅ１８ｃｍ−３以下からＩｎＰ基板側の領域における５ｅ１６ｃｍ−３以下へと低下する構成をとることができる。これによって、近赤外の長波長域に受光感度を持ち、暗電流の低い受光素子アレイを用いて、画素不良がない、高品位の検出装置を得ることができる。この波長域には、生体、環境雰囲気等を始めとする様々な物質の吸収スペクトルが位置しており、この受光素子を監視暗視装置、生体成分検査装置、水分検査装置、および食品品質検査装置、環境モニター装置などとして用いることで様々な分野で重要なデータの検出を行うことができる。
本発明の受光素子アレイでは、配列された画素電極上にバンプが位置する。この受光素子アレイでは、画素電極が配列されたエピタキシャル層の表面が凹状曲面であり、バンプは頂面が１つの平面に揃っており、かつ、配列された領域の、外周寄り範囲に位置するバンプは、中央範囲に位置するバンプに比べて、頂面が太径で、高さが低いことを特徴とする。
上記の構成によって、検出装置に組み上げたとき、とくに外周寄り範囲で発生し易い画素不良を少なくすることができる。
ここで、頂面の径は、ほぼ円とみなせる場合は平均直径を、また円とみなせない場合は、長径と短径との平均値をとる。形状が不規則な場合は、楕円等で近似して当て嵌めて、その長径と短径の平均値とする。また、頂面が１つの平面に揃っているとは、すべての頂面が１つの平面を形成するように、当該１つの平面に載っていることをいう。
バンプの高さは、電極表面から相手のバンプと接合している頂面までの距離である。バンプの頂面は接合前に電極面に対して傾くものがある（特に外周寄りの範囲）ので、バンプの周に反って、上記の距離を平均した値とする。たとえば、最も大きな高さと、最も小さい高さの平均値とすることができる。高さが小さいことを、短尺の用語で表現する場合がある。
なお、上記のバンプは接合前のバンプであるが、接合されたバンプと同類の形態をとる。すなわち、「外周寄り範囲に位置するバンプは、中央範囲に位置するバンプに比べて、頂面が太径で、高さが低い」形態は、典型的に、「バンプが、中央範囲から外周寄り範囲にゆくほど、太径になり、高さが低くなる」という形態を含むが、その他の多くの形態を含むことができる。
受光素子アレイは、半導体基板と、該半導体基板上に形成された受光層を含むエピタキシャル積層体とを備え、画素電極がオーミック接触する画素領域は、不純物をエピタキシャル積層体の表面から選択拡散することで形成されて該画素ごとにｐｎ接合を有し、受光層は前記半導体基板と格子整合条件、｜ａ−ａｏ｜／ａｏ≦０．００２（ただし、ａ：受光層の格子定数、ａｏ：半導体基板の格子定数）、を満たすことができる。
これによって、暗電流が低い受光素子アレイを用いることができる。この受光素子アレイを用いることで、外周寄り範囲において画素不良が抑制された、高品位の検出装置を得ることができる。
受光層がＭＱＷによって構成され、受光層の画素電極側の面に接して拡散濃度分布調整層が位置しており、該拡散濃度分布調整層のバンドギャップは半導体基板よりも小さい材料で形成されており、不純物元素は、拡散濃度分布調整層内において、画素電極側の厚み領域における濃度範囲から半導体基板側の厚み領域における低い濃度範囲へとステップ状に低下している構成をとることができる。
これによって、結晶性の良好で、暗電流の低いＭＱＷで形成された受光素子アレイを得ることができる。この受光素子アレイを用いることで、当該ＭＱＷに特有の波長域に感度を持つ、画素接続不良が抑制された高品位の検出装置を得ることができる。
半導体基板をＩｎＰ基板とし、ＭＱＷをタイプ２の、ＧａＡｓＳｂ／ＩｎＧａＡｓ、ＧａＡｓＳｂ／ＩｎＧａＡｓＮ、ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ、およびＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ、のいずれか１つとし、サブバンドを含めバンドギャップ波長が１．６５μｍ以上３μｍ以下にあり、不純物を亜鉛（Ｚｎ）とし、拡散濃度分布調整層をＩｎＧａＡｓで形成して、受光層の不純物濃度を５ｅ１６ｃｍ−３以下とし、拡散濃度分布調整層内で、画素電極側の領域における１ｅ１８ｃｍ−３以上９．９ｅ１８ｃｍ−３以下からＩｎＰ基板側の領域における５ｅ１６ｃｍ−３以下へと低下する構成をとることができる。
これによって、近赤外の長波長域に受光感度を持ち、暗電流の低い受光素子アレイを得ることができる。この結果、画素の接続不良がない、高品位の検出装置を得ることができる。
本発明の半導体チップでは、配列された電極上にバンプが位置する。この半導体チップでは、電極が配列されたエピタキシャル層の表面が凹状曲面であり、かつ電極に設けられたバンプは頂面が平坦であり、かつ、配列された領域の、外周寄り範囲に位置するバンプは、中央範囲に位置するバンプに比べて、頂面が大径で、高さが低いことを特徴とする。
上記の構成によって、短ピッチで配列された電極同士を当該電極上のバンプ同士で導電接続した（検出）装置において、熱応力に起因する接続不良等を防ぐことができる。このため電極に対応する点について欠落のない高品位の信号授受を行うことができる。上記本発明の半導体チップは、このあと説明するように、読み出し回路、受光素子アレイなど何でもよい。ただし、とくに具体的な装置に言及しない場合は、読み出し回路を想定している。
前記半導体チップを読み出し回路（ＲＯＩＣ：Read-Out IC）とし、電極を読み出し電極とすることができる。これにより受光素子アレイと組み合わせて接続不良が少ない良好な検出装置を提供できる。
本発明の光学センサ装置は、上記のいずれかの検出装置、いずれかの受光素子アレイ、またはいずれかの半導体チップ、を用いたことを特徴とする。
これによって、回折格子などの光学素子と組み合わせることで、近赤外域に高い感度を有する光学センサ装置を得ることができる。
上記の光学センサ装置は、光学素子、たとえば分光器、レンズ等の光学系と組み合わせたものであり、波長分布測定を遂行したり、撮像装置として用いたり、多くの有用な実用製品を得ることができる。上記の光学センサ装置の具体例としては、（ｉ）視界支援もしくは監視をするための撮像装置、（ｉｉ）生体成分検査装置、水分検査装置、食品品質検査装置、などの検査装置、（ｉｉｉ）燃焼ガスの成分把握などのための環境モニタリング装置、などを挙げることができる。要は、上記の受光素子、受光素子アレイ、もしくはハイブリッド型検出装置と、レンズ、フィルタ、光ファイバ、回折格子、分光レンズなどの光学素子とを組み合わせた装置であれば何でもよい。画面表示や判定をする場合は、さらにマイコンや画面表示装置が加わる。
本発明の受光素子アレイの製造方法では、画素電極が配列された受光素子アレイを製造する。この製造方法は、半導体ウエハ上に、温度４５０℃以上６５０℃以下でエピタキシャル積層体を成長し、その後、冷却することで、該エピタキシャル積層体の表面凹に、半導体ウエハを反らせる工程と、エピタキシャル積層体の表面に画素電極を形成する工程と、画素電極にバンプを形成するために、画素電極ごとにバンプの材料を、同一形状、同一重量で、配設する工程と、半導体ウエハを個片化して、チップ状の受光素子アレイを形成する工程と、受光素子アレイのバンプに平板を当て、該バンプの頂面が、該平板の面に揃うように、圧力をかけて押すことを特徴とする。
上記の方法によって、簡単に、受光素子アレイチップにおいて電極配列の外周寄り範囲のバンプを、中央範囲のバンプよりも、太径で短尺とすることができる。また、バンプの頂面が１つの平面を形成するので、短ピッチで高密度に配列されたバンプ（電極）同士を、相手と食い違い（すれ違い）なく、確実に接続しやすくなる。バンプの頂部が凸状に突き出ていると、先端での少しの位置ずれでも食い違いを生じて、接続不良を生じやすい。頂面が平板で押されていると、平面状になり、少しの位置ずれがあっても相手と接続を形成しやすい。
本発明の検出装置の製造方法は、上記の製造方法で製造された受光素子アレイを用いた検出装置を製造する。この製造方法では、その受光素子アレイの画素電極に適合する読み出し電極を有する読み出し回路（ＲＯＩＣ）を準備して、該読み出し電極にバンプを形成し、受光素子アレイの画素電極のバンプと、読み出し回路の読み出し電極のバンプとを当てて、圧着または加熱溶融により接合することを特徴とする。
画素電極に適合する読み出し電極とは、配列された両方の電極の位置が合っていることをいう。
これによって、少なくとも受光素子アレイの電極配列の外周寄り範囲のバンプは、中央範囲のバンプよりも、太径、短尺である。このため、バンプ同士を接合した検出装置では、外周寄り範囲に大きな熱応力が生じても、その荷重を受けても、変形等は小さく抑制でき、この結果、接続不良を抑制することができる。
上記の検出装置の製造方法では、読み出し回路の読み出し電極にバンプを形成した後、読み出し回路を凹状曲面の支台に載せ、読み出し電極上のバンプに平板を当てて圧力をかけて押し、その後、受光素子アレイの画素電極のバンプと、読み出し回路の読み出し電極のバンプとを接合することができる。
これによって、受光素子アレイおよび読み出し回路の両方とも、外周寄り範囲のバンプを、中央範囲のバンプよりも、太径、短尺とすることができる。この結果、熱応力に対する耐性をより高めることができ、欠落のない高品位な画素情報を得ることができる。
支台の凹状曲面は、中央から外側に放射状に１０ｍｍ当たり２μｍ〜１０μｍｍ上り、外側ほど大きく上る構成をとることができる。これによって、シリコンを用いた読み出し回路を凹状に反らしながら、バンプの配列形態を外周寄りほど太径、短尺にすることができる。これは受光素子アレイの反りおよびバンプ形態に類似しており、受光素子アレイおよび読み出し回路の両方とも、熱応力にそなえており、応力に対してより耐性の高い検出装置を得ることができる。
本発明の読み出し回路の製造方法は、半導体基板上に形成され、読み出し電極が配列された読み出し回路を製造する。この製造方法は、読み出し回路の読み出し電極ごとにバンプを形成する工程と、凹状曲面の表面を有する支台を準備する工程と、バンプが形成された読み出し回路を支台に配置して、バンプに平板を当てて圧力をかけて押す工程とを備えることを特徴とする。
これによって、シリコンを用いた読み出し回路を凹状に反らしながら、バンプの配列形態を外周寄りほど太径、短尺にすることができる。これは受光素子アレイの反りおよびバンプ形態に類似しており、少なくとも読み出し回路を、熱応力にそなえたものにすることができる。
本発明のさらに別の検出装置の製造方法では、上記読み出し回路の製造方法で製造された凹状に反った読み出し回路を用いた検出装置を製造する。この製造方法では、読み出し回路の読み出し電極に適合する画素電極を有する受光素子アレイを準備して、該画素電極にバンプを形成し、読み出し回路の読み出し電極のバンプと、受光素子アレイの画素電極のバンプとを当てて、圧着または加熱融合により接合することができる。
これによって、少なくとも熱応力にそなえた読み出し回路を用いて、検出装置を製造することができる。受光素子アレイは、類似の熱応力に耐性を有するバンプ形態を有していてもよいし、そうでなくてもよい。
本発明の検出装置等によれば、小型および低コストを確保しながら、熱膨張率の差に起因して起こる、バンプの接合不良や、絶縁不良を防止することができ、欠落等がない高品位の画素信号の授受が可能となる。
本発明の実施の形態１における受光素子アレイを示す図である。 （ａ）は、図１に示した受光素子アレイと、シリコン基板に形成された読み出し回路とを組み合わせて製造した検出装置、（ｂ）はその読み出し回路、を示す図である。 検出装置の具体的な構造を示し、（ａ）はグランド電極どうしを配線回路で接続するタイプ、（ｂ）はグランド電極どうしを対面させてバンプで接合するタイプ、を示す図である。 検出装置の製造方法において、（ａ）はエピタキシャル積層体を成長した状態を示し、（ｂ）は冷却して反らせた状態を示す。 ＩｎＰ基板の裏面に研磨処理を施した場合において、不純物を選択拡散し、電極を形成したあと、バンプを配置した状態を示す図である。 ＩｎＰ基板に研磨処理を施さず、支持部材で適合して水平姿勢を保たせた場合において、不純物を選択拡散し、電極を形成したあと、バンプを配置した状態を示す図である。 エピタキシャルウエハを示す図である。 個片化したチップ状の受光素子アレイを示す図である。 反りの測定結果を示し、（ａ）は反りが外周で２μｍ（Ｍａｘ］）の事例、（ｂ）は反りが外周で５μｍ（Ｍａｘ）の事例、の図である。 受光素子アレイのバンプに平坦化処理を行う状態を示す図である。 平坦化後の、バンプの高さ（平坦化後）と、バンプ直径および隣接隙間との関係を示すシミュレーション結果の図である。 接合装置によって、読み出し回路のバンプと受光素子アレイのバンプとを接合しようとする状態の図である。 本発明の実施の形態２における、シリコンに形成された読み出し回路（ＣＭＯＳ）を示し、（ａ）は、全体が表面凹に椀状に反ったままの場合、また（ｂ）は、全体の反りがなくなり平坦性を復元する場合、を示す図である。 受光素子アレイと、図１３に示すＣＭＯＳとを組み合わせた検出装置を示す図である。 図１３に示した読み出し回路を製造する方法を示す図である。 本発明の実施の形態３における検出装置を示す図である。 接合装置を用いて本実施の形態の検出装置を製造する方法を示す図である。
（実施の形態１）
図１は、本発明の実施の形態１における受光素子アレイ（センサチップ）５０を示す図である。この受光素子アレイ５０は、ＩｎＰ基板１上に、図示しない受光層を含むＩｎＰ系エピタキシャル積層体７が形成されている。ＩｎＰエピタキシャル積層体７の表面からは、ｐ型不純物の亜鉛（Ｚｎ）が選択拡散によって離散的に導入されてｐ型領域６が形成されている。各ｐ型領域６が画素の中核となる。ｐ型領域６には、図示しない画素電極（ｐ側電極）がオーミック接触するように形成されていて、その画素電極上にバンプ９が設けられている。本実施の形態における受光素子アレイ５０の特徴は、次のとおりである。
（１）エピタキシャル積層体７の表面が、上（外）に対して凹状曲面となっている。
（２）外周寄り範囲Ｋのバンプ９は、中央範囲Ｃのバンプ９よりも、径が太く、高さが低い。高さは、電極面からバンプ頂面９ｓまでの距離である。
（３）バンプ９の頂面９ｓは、平面であり、すべてが１つの平面Ｈに揃っている。すなわちすべてのバンプ９の頂面９ｓは、１つの平面Ｈに載っている。
また、ＩｎＰ基板１は、研磨によって平坦化されているが、平坦化しないで、離散配置した支持部材等によって水平になるように支えて、裏面における反りが水平支持等に影響しないようにしてもよい。
図２（ａ）は、図１に示した受光素子アレイ５０と、シリコン基板に形成された読み出し回路であるＣＭＯＳ７０とを組み合わせて製造した検出装置１０を示す図である。ＣＭＯＳ７０は、図２（ｂ）に示すものを用いている。ＣＭＯＳ７０におけるバンプ３９は、すべて同じ形状、同じ材質のバンプであるが、相手の受光素子アレイ５０のバンプ９が、図１に示す形態をとるため、バンプ９，３９同士が圧着または加熱溶融によって接合されると、接合されたバンプ９，３９についても、外周寄り範囲Ｋの接合されたバンプ９，３９のほうが、中央範囲Ｃの接合されたバンプ９，３９よりも、太径、短尺となる。このため、次の利点を得ることができる。
（Ｅ１）シリコンとＩｎＰの熱膨張係数差によって生じる熱応力が生じても、大きく現れる外周寄り範囲Ｋの接合されたバンプ９，３９が太径で短尺であるため、変形なしに、または変形を抑制して、負担することができる。このため、熱応力起因の変形による接続不良、絶縁不良等を防ぐことができる。
（Ｅ２）受光素子アレイ５０のバンプ９の頂面９ｓが平坦化されているので、相手（ＣＭＯＳ７０）のバンプ３９と、食い違いまたはすれ違いを生じにくい。たとえば、ともに先端側に細くなるバンプを圧着する場合、少しのずれがあるとすれ違いが生じて接続不良や、絶縁不良（隣のバンプとの接触）を生じる。上記受光素子アレイ５０のバンプ９の頂面９ｓは平坦化されているので、上記のようなすれ違いを防止することができる。
図３（ａ），（ｂ）は、図２（ａ）に示した検出装置１０を構成する受光素子アレイ５０などを具体的に示す図である。図３（ａ）において、受光素子アレイ５０は、ｎ型ＩｎＰ基板１／ｎ型ＩｎＰバッファ層またはｎ型ＩｎＧａＡｓバッファ層２／受光層（光吸収層）３／ＩｎＰキャップ層４、のエピタキシャル積層体７に形成されている。画素Ｐには、ＩｎＰキャップ層４からｐ型不純物の亜鉛（Ｚｎ）が選択拡散されて受光層３に届くｐ型領域６が形成され、ｐ型領域６の先端部にｐｎ接合１５が形成されている。ｐ型領域６は受光層３にまで届き、ｐｎ接合１５は受光層３内に位置している。画素Ｐを構成する受光素子の主体をなすｐ型領域６は、隣り合うｐ型領域とは選択拡散されていない領域によって隔てられている。このためメサ構造などを形成することなく簡単な構造により、暗電流の低い受光素子アレイ５０を得ることができる。
ｐ型領域６には、ｐ側電極１１すなわち画素電極１１がオーミック接触しており、画素電極１１と接合バンプ９とは導電接続している。画素電極１１は、ＩｎＰキャップ層４にオーミック接触する電極部１１ａとそれを被覆する被覆金属１１ｂとで構成される。バンプ９は被覆金属１１ｂ上に形成される。ｐ型領域６／画素電極１１を含む領域からなる単位の受光素子が、画素Ｐに対応する部分である。画素電極１１に対して共通のグランド（接地）電位を与えるｎ側電極１２は、ｎ型ＩｎＰ基板１の裏面にオーミック接触されている。
光が入射される入射面となるＩｎＰ基板１の裏面にはＳｉＯＮ膜の反射防止膜３５が配置されている。また、ｐ型領域６を形成する選択拡散に用いられたＳｉＮの選択拡散マスクパターン３６は、そのまま残されている。その選択拡散マスクパターン３６の開口部またはＩｎＰキャップ層４の表面、および当該選択拡散マスクパターン３６を被覆するパッシベーション膜４３が設けられている。
一方、ＲＯＩＣを構成するＣＭＯＳ７０では、画素電極１１に対応する位置に、パッド７１ａと被覆金属７１ｂとで構成される読み出し電極７１が形成されている。画素電極１１上のバンプ９と、読み出し電極７１上のバンプ３９とが、圧着されることで、接合されたバンプ９，３９が形成される。
図３（ａ）において、受光素子アレイ５０の受光層３は波長１μｍ〜３μｍのいずれかの波長域に受光感度を持てば、どのような受光層でもよい。たとえばＩｎＧａＡｓＮＰ、ＩｎＧａＡｓＮＳｂ、およびＩｎＧａＡｓＮのうちのいずれかとすることができる。
また、とくに上記の波長域の長波長側に感度を持たせる場合は、受光層３をタイプ２のＭＱＷで構成するのがよい。受光層３がタイプ２のＭＱＷの場合には、ｐ型不純物である亜鉛（Ｚｎ）を拡散するとき、良好な結晶性を確保するためＭＱＷにおけるＺｎ濃度を所定レベル以下に抑制するのがよい。このために、図示しない拡散濃度分布調整層をＩｎＰキャップ層４の側に設ける。図３（ａ）において、受光層３をＭＱＷとする場合には、拡散濃度分布調整層が受光層３内のＩｎＰキャップ層４の側に含まれていると考えるのがよい。受光層３とキャップ層４との間に、図示しない拡散濃度分布調整層を挿入する場合、拡散濃度分布調整層はバンドギャップエネルギが比較的低いために不純物濃度が低い厚み部分（受光層側の所定厚み部分）があっても電気抵抗が大きくなりにくいＩｎＧａＡｓで形成するのがよい。この拡散濃度分布調整層の挿入によって、結晶性に優れたタイプ２ＭＱＷを得ることができる。ＭＱＷには、ＧａＡｓＳｂ／ＩｎＧａＡｓ、ＧａＡｓＳｂ／ＩｎＧａＡｓＮ、ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ、ＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ、などを用いるのがよい。これらのタイプ２ＭＱＷは、サブバンドを含めバンドギャップ波長が１．６５μｍ以上３μｍ以下にあり、上記の長波長域に受光感度を持つ。
受光のときは、上記の画素電極１１およびグランド電極１２間に逆バイアス電圧を印加する。逆バイアス電圧の印加によって、ｎ型不純物濃度が低い側（ｎ型不純物バックグラウンド）により広く空乏層が生じる。ＭＱＷの受光層３における不純物のバックグラウンドは、ｎ型不純物濃度（キャリア濃度）で５ｅ１６ｃｍ−３程度またはそれ以下とするのがよい。そして、ｐｎ接合の位置１５は、ＭＱＷの受光層３のバックグラウンド（ｎ型キャリア濃度）と、ｐ型不純物のＺｎの濃度プロファイルとの交点で決まる。ＩｎＰキャップ層４の表面から選択拡散された不純物（Ｚｎ）は、キャリア濃度で、拡散濃度分布調整層内で、ＩｎＰキャップ層側の領域における１ｅ１８ｃｍ−３〜９．９ｅ１８ｃｍ−３からＩｎＰ基板側の領域における５ｅ１６ｃｍ−３以下へと急峻に低下する分布を持たせるのがよい。これによって、画素電極１１とｐ型領域６表面とはオーミック接触をとりやすく、かつＩｎＧａＡｓに特有の低バンドギャップエネルギとも合わせて画素電極直下の領域で良好な導電性を確保しながら、ＭＱＷの良好な結晶性を維持することができる。
画素Ｐの密度としては、たとえば３２０×２５６個（約８．２万画素）、ピッチ３０μｍとすることができる。
図３（ｂ）に示す検出装置１０は、基本的に図３（ａ）のものと同じである。相違点は、グランド電極１２の構造だけである。図３（ｂ）の検出装置１０では、受光素子アレイ５０のグランド電極（ｎ側電極）１２と、ＲＯＩＣのＣＭＯＳ７０のグランド電極７２とが対面していて、接合されたバンプ９，３９で導電接続されている。受光素子アレイ５０では、電極部１２ａと配線電極１２ｂとで、グランド電極１２が形成され、ｐ型不純物が選択拡散されていない領域に設けられた電極構造に導電接続され、その電極構造にバンプ９が設けられている。グランド電極１２は、当然、外周寄り側の範囲Ｋに位置するので、グランド電極１２のバンプ９も、図示しない中央範囲のバンプに比べて、太径で短尺となる。図３（ａ），（ｂ）は、外周寄り範囲Ｋにおける検出装置１０を示している。
次に製造方法について説明する。まず、図４（ａ）に示すように、ＩｎＰウエハ（エピタキシャルウエハ）１ａに受光層を含むエピタキシャル積層体７を４５０℃〜６５０℃の範囲で成長する。ＩｎＰウエハ１ａには、たとえば直径２インチのものを使用する。
受光層３をタイプ２ＭＱＷで構成する場合、受光素子アレイ５０は、次の工程で製造される。
まず、図４（ａ）に示すように、ＩｎＰウエハ１ａ上に、たとえば２μｍ厚みのｎ型ＩｎＧａＡｓバッファ層２（またはｎ型ＩｎＰバッファ層２）を成長する。次いで、（ＩｎＧａＡｓ／ＧａＡｓＳｂ）、（ＩｎＧａＡｓＮ／ＧａＡｓＳｂ）、（ＩｎＧａＡｓＮＰ／ＧａＡｓＳｂ、）、または（ＩｎＧａＡｓＮＳｂ／ＧａＡｓＳｂ）のタイプ２ＭＱＷの受光層３を形成する。成長方法はとくに限定しないが、たとえばＭＢＥ(Molecular Beam Epitaxy)法やＭＯＶＰＥ(Metal-organic Vapor Phase Epitaxy)法などを用いることができる。
以後は（ＩｎＧａＡｓ／ＧａＡｓＳｂ）の場合を説明するが、他のものでも同じである。ＩｎＰウエハ１ａは、（１００）から［１１１］方向または［１１−１］方向に５度〜２０度傾斜したオフアングル基板とするのがよい。より望ましくは、（１００）から［１１１］方向または［１１−１］方向に１０度〜１５度傾斜させる。このような大きなオフ角基板を用いることにより、欠陥密度が小さく結晶性に優れたエピタキシャル積層体７を得ることができる。
ＩｎＰと格子整合するようＩｎＧａＡｓの組成はＩｎ０．５３Ｇａ０．４７Ａｓとし、ＧａＡｓＳｂの組成はＧａＡｓ０．５２Ｓｂ０．４８とする。これにより格子整合度（｜Δａ／ａｏ｜：ただし、ａは格子定数、ａｏはＩｎＰの格子定数、ΔａはＩｎＰとの格子定数差）を０．００２以下とすることができる。
ＩｎＧａＡｓ層の厚みは５ｎｍ、またＧａＡｓＳｂ層の厚みは５ｎｍであり、ペア数）はたとえば２５０とするのがよい。次いで、受光層３の上に、Ｚｎ選択拡散のための拡散濃度分布調整層として、たとえば厚み１μｍのＩｎＧａＡｓ層をエピタキシャル成長し、次いで、最後にたとえば厚み１μｍのＩｎＰキャップ層４をエピタキシャル成長する。
このあと説明するように、ＩｎＰ基板１にグランド電極１２を形成する場合、ＩｎＰ基板１は、オーミック接触させるために、Ｓｉ等のｎ型不純物を所定レベル以上含むものを用いる。たとえばＳｉなどｎ型ドーパントを１ｅ１７ｃｍ−３程度またはそれ以上含むものがよい。
ＩｎＧａＡｓ／ＧａＡｓＳｂのタイプ２ＭＱＷの受光層３、ＩｎＧａＡｓの拡散濃度分布調整層、およびＩｎＰキャップ層４は、ノンドープが望ましいが、Ｓｉなどｎ型ドーパントを極微量（たとえば２ｅ１５ｃｍ−３程度）ドーピングしてもよい。
このあと、エピタキシャルウエハ１ａ，７を室温に冷却する。すなわちエピタキシャル積層体７を成長した成長室（チャンバ）から、エピタキシャルウエハを取り出す。このとき、図４（ｂ）に示すように、エピタキシャル積層体７の表面が凹状または椀状になるように、当該エピタキシャルウエハ１ａ，７全体が反る。この反りの程度はＩｎＰ基板と受光層との格子整合度にもよるが、図４（ｂ）に示すエピタキシャルウエハ１ａのδ＝数μｍ〜１００μｍ程度である。
次いで、ＳｉＮ選択拡散マスクパターン３６を形成して選択拡散により、受光素子の周縁部より内側に、平面的に周囲限定してｐ型不純物を拡散導入して、ｐ型領域６を形成する（図５、図６参照）。選択拡散では、ｐ型領域６がｎＧａＡｓ／ＧａＡｓＳｂのタイプ２ＭＱＷの受光層３内に届くようにする。ｐ型領域６のフロント先端部がｐｎ接合１５を形成する。そして、ｐｎ接合１５の近傍におけるＺｎ濃度分布は、傾斜型接合を示すような分布になっている。
ｐｎ接合１５は、次のように、広く解釈されるべきである。受光層３内において、ｐ型不純物元素Ｚｎが選択拡散で導入される側と反対の面側の領域の不純物濃度が、真性半導体とみなせるほど低い不純物領域（ｉ領域と呼ばれる）であり、上記拡散導入されたｐ型領域６と当該ｉ領域との間に形成される接合をも含むものである。すなわち上記のｐｎ接合は、ｐｉ接合などであってもよく、さらに、これらｐｉ接合におけるｐ濃度が非常に低い場合も含むものである。
上記のｐｎ接合１５は受光素子の端面に露出しない。画素Ｐの内側にｐ型領域６が限定され、画素Ｐは、複数個、素子分離溝なしに配列され、隣接する画素Ｐとは、確実に区分けされる（図３（ａ），（ｂ）参照）。この結果、光電流のリークは抑制される。
次いで、ｐ型領域６の表面（ＩｎＰキャップ層４）に、いずれも図示していない、画素電極１１（ｐ側電極）およびＩｎＰ基板裏面のグランド電極１２を形成する。なお、グランド電極１２は、エピタキシャルウエハ１ａ，７の周縁部だけでなく、このあと説明する個片化された各受光素子アレイチップに、設けられるが、詳細な表示を省略している。画素電極１１は、ｐ型領域６とオーミック接触を形成しやすい、Ｔｉ／Ｐｔ／Ａｕ、Ａｕ／Ｚｎ／Ａｕ／Ｔｉ／Ａｕなどで形成するのがよい。また、グランド電極１２（電極部１２ａ）は、ＡｕＧｅＮｉ／Ｔｉ／Ａｕなどで形成するのがよい。
このあと、図５または図６に示すようにバンプ９を形成する。図５は、上記のように反ったエピタキシャルウエハ１ａ，７について、ＩｎＰウエハ１ａ裏面を研磨処理して平坦化した場合を示す。また、図６は、平坦化をしないで、図示しない離散配置した支持部の高さを調整することで、水平姿勢をとるようにした場合を示す。
図５および図６の場合ともに、バンプ９は図示しない画素電極上に、同じ重量、同じ形状になるように、自動化装置によってノズルから配設される。すなわち、この段階では、バンプ９はすべて同じ形状を有している。
バンプ９は、圧着しやすい金属であれば、単相金属、合金を問わずナノでもよい。たとえばインジウム（Ｉｎ）、錫（Ｓｎ）、インジウム合金、錫合金によって形成することができる。
図７は、ここまで形成したエピタキシャルウエハ１ａを示す図である。このあと個片化して、受光素子アレイ（チップ）５０を作製する。図７に示す事例については、２インチ径のウエハから１１個の受光素子アレイ５０を得ることができる。ＩｎＰウエハ１ａは、２インチ径に限られず、どのようなサイズでもよい。個片化は、常用されている方法によって行うことができる。
図８は、個片化された受光素子アレイ（チップ）５０を示す図である。個片化しても、エピタキシャルウエハ１ａにおける反りは引き継がれている。その反りの表面における椀状の曲面の程度の事例を、図９（ａ）、（ｂ）に示す。個片化されて、縦８．５μｍ×横１０μｍの矩形の場合の反りである。反りが大きい場合と小さい場合である。図９（ａ）、（ｂ）では、エピタキシャル積層体の表面を、中央部を底にして０．５μｍピッチの等高線を示している。図９（ａ）では、等高線は全部で４本（４本目はコーナーにわずかに見える）、描かれており、コーナーにおける高さは約２μｍだけ中央より高い。また、図９（ｂ）では、１０本の等高線が認められ、コーナーにおける高さは、中央部より５μｍだけ高い。
図１０は、平坦化装置６０を用いて、下側ステージ６５に配置された受光素子アレイ５０のバンプ９に平板６１を当てようとする状態を示す図である。平板６１の押し下げ荷重は、たとえば２００Ｎとする。このバンプ９の平坦化押し込みによって、図１に示す受光素子アレイ５０を得ることができる。この受光素子アレイ５０は、次の特徴を有していた。
（１）エピタキシャル積層体７の表面が、上（外）に対して凹状曲面となっている。
（２）外周寄り範囲Ｋのバンプ９は、中央範囲Ｃのバンプよりも、径が太く、短尺である。
（３）バンプ９の頂面９ｓは、平面であり、すべてが１つの平面Ｈに揃っている。すなわちすべてのバンプ９の頂面９ｓは、平板の面で規定される平面に載っている。
図１１は、平坦化押し込みによって変形した結果の、バンプ９の高さ（横軸）と、直径および隣接隙間（縦軸）との関係（シミュレーション）を示す図である。図１１における平坦化前の関係から、変形が始まる。押し込まれて、バンプ９の高さが減少するにつれて、バンプの直径は増大し、隣接隙間は減少する。外周寄り範囲Ｋの外周に近いバンプ９ほど、押し込まれる長さは大きく、従って、バンプ高さは小さくなる。逆に、中央範囲Ｃにおけるバンプ９は、平坦化前の高さからほとんど変わらないか、少ししか短くされない。この結果、中央から外周にかけて、外周に近いバンプ９ほど、大きく押し込まれて高さが低くなり、その結果、直径が大きくなり隣接隙間が小さくなる。たとえば、図９（ａ），（ｂ）の反りが平均３．５μｍの場合、中央のバンプ高さに外周のバンプ高さを揃えるとして、３．５μｍ強だけ押し込むことになる。図１１によれば、少なくとも３．５μｍの押し込みによって、外周のバンプ９は、直径が１２μｍ程度から少なくとも１７μｍへと増大する。この直径の増大および短尺化は、荷重の負担という観点からみれば、非常に大きい。
図１２は、接合装置８０を用いて、受光素子アレイ５０のバンプ９と、ＣＭＯＳ７０のバンプ３９とを接合しようとする状態を示す図である。ＣＭＯＳ７０は平坦な下側ステージ８５に固定され、受光素子アレイ５０は上側ステージ８１に固定されている。両者の距離を制御する接合距離制御によって、接合が行われる。接合は、通常、１８０℃〜２５０℃に加熱して、バンプを溶融させて接合する。常温で圧着させてもよい。これによって、図２（ａ）に示した検出装置１０を得ることができる。
（実施の形態２）
図１３は、本発明の実施の形態２における、シリコンに形成された読み出し回路７０を示す図である。図１３（ａ）は、全体が表面凹に椀状に反ったままの場合を、また（ｂ）は、全体の反りがなくなり平坦性を復元する場合を示す図である。図１３（ａ），（ｂ）ともに、ＣＭＯＳ７０は、図示しない読み出し電極を備えるＣＭＯＳ本体７０ａと、読み出し電極上に設けられたバンプ３９とで構成される。
図１３（ａ）では、バンプ３９の頂面３９ｓは同じ高さを形成している。これに対して、図１３（ｂ）では、中央範囲Ｃのバンプ３９の頂面３９ｓは、外周寄り範囲Ｋのバンプ３９の頂面よりも高さが高い（ＣＭＯＳ本体部７０ａの表面から遠くに位置する）。スプリングバック（復元）が生じた結果である。
ただし、外周寄り範囲Ｋのバンプ３９が、中央範囲Ｃのバンプ３９よりも、太径で、かつ短尺である点では、両方とも共通している。また、頂面３９ｓは、両方とも、平面である。
図１４は、図１３に示すＣＭＯＳ７０と、受光素子アレイ５０とを組み合わせた検出装置１０を示す図である。ＣＭＯＳ７０のバンプ３９の形態は、実施の形態１における受光素子アレイ５０のバンプ９の形態に類似しており、反りが図２（ａ）と上下逆になっている。接合されたバンプ３９，９は、外周寄り範囲Ｋの接合されたバンプ３９，９が、中央範囲Ｃの接合されたバンプ３９，９よりも、太径で、かつ短尺である。このため、熱応力が生じても変形が抑制され、接続不良を防止でき、欠落点などのない高品位の検出装置を得ることができる。
また、ＣＭＯＳ７０のバンプ３９の頂面３９ｓは押し込まれて形成された平面なので、相手のバンプ９の形状いかんによらず、食い違いまたはすれ違いが生じにくく、安定した接合が可能となる。
図１５は、図１３に示した読み出し回路であるＣＭＯＳ７０を製造する方法を示す図である。図１５（ａ）において、平坦化装置６０は、表面凹の椀状曲面を持つ下側ステージ６５と、上側に平板６１を有する押圧部とを備え、ＣＭＯＳ７０を、その間に装入する。押圧は、たとえば２００Ｎの荷重をかけて室温で行う。ＣＭＯＳ７０を椀状曲面の下側ステージ６５で支持しながら、平板６１をバンプ３９に当てて押し込む。これによって、シリコン上に形成された回路全体の復元性に応じて、図１３（ａ）または（ｂ）のＣＭＯＳ７０を得ることができる。
（実施の形態３）
図１６は、本発明の実施の形態３における検出装置を示す図である。本実施の形態では、実施の形態１における受光素子アレイ５０（図１参照）と、実施の形態２におけるＣＭＯＳ７０（図１３（ａ），（ｂ）参照）を用いた点に特徴がある。すなわち、図１６に示す検出装置１０では、受光素子アレイ５０およびＣＭＯＳ７０の両方ともに、相手側に対して凹状に凹んだ曲面の表面を有している。そして、外周寄り範囲Ｋの接合されたバンプ９，３９は、中央範囲Ｃの接合されたバンプ９，３９よりも径が太く、短尺である。より詳しく見ると、厳密に線形といえないが、また多少のばらつきはあるが、中央から外周にかけて、外周に近い接合されたバンプ９，３９ほど径が太く、短尺となっている。接合されたバンプ９，３９の形態に、上記のバイアスがかかっている。とくに、本実施の形態では、受光素子アレイ５０もＣＭＯＳ７０も、上記のバンプ９，３９の形態をとるので、接合されたバンプ９，３９は外周に近いものほど、太径で短尺というバイアス傾向が強く現れる。
このため、外周寄り範囲のバンプ９および３９に大きな熱荷重がかかっても、応力的には大きくなりにくい。このため接合されたバンプ９，３９は変形することはなく、または変形が生じたとしても実施の形態１，２におけるよりも小さい。このため、より安定的に接合不良を生じず、高品位の検出装置を得ることができる。
図１７は、接合装置８０を用いて本実施の形態の検出装置１０を製造する方法を示す図である。ＣＭＯＳ７０を支持する下側ステージ８５は、ＣＭＯＳ７０の反りに合わせて椀状曲面の表面を有する。この下側ステージ８５にＣＭＯＳ７０を配置して、上側ステージ８１に固定した受光素子アレイ５０と、画素電極上のバンプ９と読み出し電極上のバンプ３９とを位置合わせして、押し当て加熱して接合する。加熱温度は、バンプ９，３９の材料（インジウムなど）の溶融温度に合わせて１８０℃〜２５０℃程度とするのがよい。
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
本発明の検出装置等によれば、小型および低コストを確保しながら、熱膨張率の差に起因して起こる、バンプの接合不良や、絶縁不良を防止することができる。とくに近赤外の長波長域に受光感度をもつ検出装置等を対象にしており、生体、水、食料、環境雰囲気等の検査において、高精度、高品位の情報を提供することができる。
１ ＩｎＰ基板、１ａ ＩｎＰウエハ、２ バッファ層、３ 受光層、４ キャップ層、６ ｐ型領域、７ エピタキシャル積層体、９ 受光素子アレイのバンプ、９ｓ バンプの頂面、１０ 検出装置、１１ 画素電極（ｐ側電極）、１１ａ 電極部、１１ｂ 被覆金属、１２ グランド電極（ｎ側電極）、１２ａ 電極部、１２ｂ 配線電極、１５ ｐｎ接合、３５ 反射防止膜、３６ 選択拡散マスクパターン、３９ 読み出し回路のバンプ、３９ｓ バンプの頂面、４３ ポリイミド保護膜、５０ 受光素子アレイ、６０ 平坦化装置、６１ 平板、６５ 下側ステージ、７０ 読み出し回路（ＣＭＯＳ）、７０ａ ＣＭＯＳ本体部、７１ 読み出し電極、７１ａ パッド、７１ｂ 被覆金属、７２ グランド電極、７２ａ パッド、７２ｂ 被覆金属、８０ 接合装置、８１ 上側ステージ、８５ 下側ステージ、Ｃ 中央範囲、Ｋ 外周寄り範囲、Ｐ 画素。

Claims (17)

  1. 配列された画素電極上にバンプが位置する受光素子アレイと、配列された読み出し電極上にバンプが位置する読み出し回路（ＲＯＩＣ:Read-Out IC）とが、バンプ同士を接合された検出装置であって、
    少なくとも前記受光素子アレイおよび読み出し回路の一方において、相手側に対面する表面が凹状曲面であり、かつ前記接合されたバンプについて、配列された領域の、外周寄り範囲に位置する接合されたバンプは、中央範囲に位置する接合されたバンプに比べて、太径で、高さが低いことを特徴とする、検出装置。
  2. 前記受光素子アレイは、半導体基板と、該半導体基板上に形成された受光層を含むエピタキシャル積層体とを備え、前記画素電極がオーミック接触する画素領域は、不純物を前記エピタキシャル積層体の表面から選択拡散することで形成されて該画素ごとにｐｎ接合を有し、前記受光層は前記半導体基板と格子整合条件、｜ａ−ａｏ｜／ａｏ≦０．００２（ただし、ａ：受光層の格子定数、ａｏ：半導体基板の格子定数）、を満たすことを特徴とする、請求項１に記載の検出装置。
  3. 前記受光層が、多重量子井戸構造（ＭＱＷ：Multi-Quantum Well）によって構成され、前記受光層の前記画素電極側の面に接して拡散濃度分布調整層が位置しており、該拡散濃度分布調整層のバンドギャップは半導体基板よりも小さい材料で形成されており、前記不純物元素は、前記拡散濃度分布調整層内で、前記画素電極側の領域における濃度範囲から前記半導体基板側の領域における低い濃度範囲へとステップ状に低下していることを特徴とする、請求項２に記載の検出装置。
  4. 前記半導体基板がＩｎＰ基板であり、前記多重量子井戸構造が、タイプ２の、ＧａＡｓＳｂ／ＩｎＧａＡｓ、ＧａＡｓＳｂ／ＩｎＧａＡｓＮ、ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ、およびＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ、のいずれか１つであり、サブバンドを含めバンドギャップ波長が１．６５μｍ以上３μｍ以下にあり、前記不純物が亜鉛（Ｚｎ）であり、前記拡散濃度分布調整層がＩｎＧａＡｓで形成されており、前記受光層の不純物濃度が５ｅ１６ｃｍ−３以下であり、前記拡散濃度分布調整層内で、前記画素電極側の領域における１ｅ１８ｃｍ−３以上９．９ｅ１８ｃｍ−３以下から前記ＩｎＰ基板側の領域における５ｅ１６ｃｍ−３以下へと低下していることを特徴とする、請求項３に記載の検出装置。
  5. 配列された画素電極上にバンプが位置する受光素子アレイであって、前記画素電極が配列されたエピタキシャル層の表面が凹状曲面であり、かつ前記バンプは頂面が１つの平面に揃っており、かつ、配列された領域の、外周寄り範囲に位置するバンプは、中央範囲に位置するバンプに比べて、頂面が太径で、高さが低いことを特徴とする、受光素子アレイ。
  6. 前記受光素子アレイは、半導体基板上と、該半導体基板上に形成された受光層を含むエピタキシャル積層体とを備え、前記画素電極がオーミック接触する画素領域は、不純物を前記エピタキシャル積層体の表面から選択拡散することで形成されて該画素ごとにｐｎ接合を有し、前記受光層は前記半導体基板と格子整合条件、｜ａ−ａｏ｜／ａｏ≦０．００２（ただし、ａ：受光層の格子定数、ａｏ：半導体基板の格子定数）、を満たすことを特徴とする、請求項５に記載の受光素子アレイ。
  7. 前記受光層が、多重量子井戸構造（ＭＱＷ：Multi-Quantum Well）によって構成され、前記受光層の前記画素電極側の面に接して拡散濃度分布調整層が位置しており、該拡散濃度分布調整層のバンドギャップは半導体基板よりも小さい材料で形成されており、前記不純物元素は、前記拡散濃度分布調整層内で、前記画素電極側の領域における濃度範囲から前記半導体基板側の領域における低い濃度範囲へとステップ状に低下していることを特徴とする、請求項６に記載の受光素子アレイ。
  8. 前記半導体基板がＩｎＰ基板であり、前記多重量子井戸構造が、タイプ２の、ＧａＡｓＳｂ／ＩｎＧａＡｓ、ＧａＡｓＳｂ／ＩｎＧａＡｓＮ、ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ、およびＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ、のいずれか１つであり、サブバンドを含めバンドギャップ波長が１．６５μｍ以上３μｍ以下にあり、前記不純物が亜鉛（Ｚｎ）であり、前記拡散濃度分布調整層がＩｎＧａＡｓで形成されており、前記受光層の不純物濃度が５ｅ１６ｃｍ−３以下であり、前記拡散濃度分布調整層内で、前記画素電極側の領域における１ｅ１８ｃｍ−３以上９．９ｅ１８ｃｍ−３以下から前記ＩｎＰ基板側の領域における５ｅ１６ｃｍ−３以下へと低下していることを特徴とする、請求項７に記載の受光素子アレイ。
  9. 配列された電極上にバンプが位置する半導体チップであって、
    前記電極が配列されたエピタキシャル層の表面が凹状に反っており、かつ前記電極に設けられたバンプは頂面が平坦であり、かつ、配列された領域の、外周寄り範囲に位置するバンプは、中央範囲に位置するバンプに比べて、頂面が太径で、高さが低いことを特徴とする、半導体チップ。
  10. 前記半導体チップが読み出し回路（ＲＯＩＣ：Read-Out IC）であり、前記電極が読み出し電極であることを特徴とする、請求項９に記載の半導体チップ。
  11. 請求項１〜４のいずれか１項に記載の検出装置、請求項５〜８の受光素子アレイ、または請求項９〜１０のいずれか１項に記載の半導体チップ、を用いたことを特徴とする光学センサ装置。
  12. 画素電極が配列された受光素子アレイの製造方法であって、
    半導体ウエハ上に、温度４５０℃以上６５０℃以下でエピタキシャル積層体を成長し、その後、冷却することで、前記エピタキシャル積層体の表面凹に、前記半導体ウエハを反らせる工程と、
    前記エピタキシャル積層体の表面に前記画素電極を形成する工程と、
    前記画素電極にバンプを形成するために、前記画素電極ごとに前記バンプの材料を、同一形状、同一重量で、配設する工程と、
    前記半導体ウエハを個片化して、チップ状の受光素子アレイを形成する工程と、
    前記受光素子アレイのバンプに平板を当て、該バンプの頂面が該平板の面に揃うように、圧力をかけて押す工程とを備えることを特徴とする、受光素子アレイの製造方法。
  13. 請求項１２に記載の製造方法で製造された受光素子アレイを用いた検出装置の製造方法であって、前記受光素子アレイの画素電極に適合する読み出し電極を有する読み出し回路（ＲＯＩＣ）を準備して、該読み出し電極にバンプを形成し、前記受光素子アレイの画素電極のバンプと、前記読み出し回路の読み出し電極のバンプとを当てて、圧着または加熱溶融により接合することを特徴とする、検出装置の製造方法。
  14. 前記読み出し回路の読み出し電極にバンプを形成した後、前記読み出し回路を凹状曲面の支台に載せ、前記読み出し電極上のバンプに平板を当てて圧力をかけて押し、その後、前記受光素子アレイの画素電極のバンプと、前記読み出し回路の読み出し電極のバンプとを接合することを特徴とする、請求項１３に記載の検出装置の製造方法。
  15. 前記支台の凹状曲面は、中央から外側に放射状に１０ｍｍ当たり２μｍ〜１０μｍｍ上り、外側ほど大きく上ることを特徴とする、請求項１４に記載の検出装置の製造方法。
  16. 半導体基板上に形成され、読み出し電極が配列された読み出し回路の製造方法であって、
    前記読み出し回路の読み出し電極ごとにバンプを形成する工程と、
    凹状曲面の表面を有する支台を準備する工程と、
    前記バンプが形成された読み出し回路を、前記支台に配置して、
    前記バンプに平板を当てて圧力をかけて押す工程とを備えることを特徴とする、読み出し回路の製造方法。
  17. 請求項１６に記載の製造された読み出し回路を用いた検出装置の製造方法であって、前記読み出し回路の読み出し電極に適合する画素電極を有する受光素子アレイを準備して、該画素電極にバンプを形成し、前記読み出し回路の読み出し電極のバンプと、前記受光素子アレイの画素電極のバンプとを当てて、圧着または加熱融合により接合することを特徴とする、検出装置の製造方法。
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