WO2015118926A1 - 半導体積層体、半導体積層体の製造方法および半導体装置の製造方法 - Google Patents

半導体積層体、半導体積層体の製造方法および半導体装置の製造方法 Download PDF

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semiconductor
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秋田　勝史
慧 藤井
孝史 京野
幸司 西塚
馨 柴田
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住友電気工業株式会社
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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a semiconductor laminate, a method for producing a semiconductor laminate, and a method for producing a semiconductor device, and more specifically, a semiconductor laminate comprising a substrate made of a III-V group compound semiconductor, a buffer layer, and a quantum well layer,
  • the present invention relates to a method for manufacturing a semiconductor stacked body and a method for manufacturing a semiconductor device.
  • the reduction in manufacturing cost can be achieved by efficiently manufacturing a semiconductor device using a substrate having a large diameter exceeding 2 inches (about 50 mm), for example.
  • a semiconductor stacked body capable of improving yield in a manufacturing process of a semiconductor device including a substrate made of a III-V group compound semiconductor, a buffer layer, and a quantum well layer, a manufacturing method of the semiconductor stacked body, and manufacturing of the semiconductor device
  • One object is to provide a method.
  • a semiconductor laminate according to the present invention is arranged in contact with a substrate made of a III-V compound semiconductor, a buffer layer made of a III-V compound semiconductor, and in contact with the buffer layer. And a quantum well layer composed of a plurality of element layers made of a III-V group compound semiconductor.
  • the diameter of the substrate is 55 mm or more.
  • At least one of the plurality of element layers is made of a mixed crystal composed of three or more elements.
  • the lattice constant of the compound semiconductor composing the substrate is d 1
  • the lattice constant of the compound semiconductor composing the buffer layer is d 2
  • the average lattice constant of the compound semiconductor composing the quantum well layer is d 3
  • d 2 -d 1 / value of d 1 is at 3 ⁇ 10 -3 or less -3 ⁇ 10 -3 or more
  • (d 3 -d 1) / value of d 1 is -3 ⁇ 10 -3 or more 3 ⁇ 10 ⁇ 3 or less.
  • the method for manufacturing a semiconductor stacked body according to the present invention includes a step of preparing a substrate made of a group III-V compound semiconductor, and a step of growing a buffer layer made of a group III-V compound semiconductor so as to be in contact with the substrate. And a step of growing a quantum well layer composed of a plurality of element layers made of a group III-V compound semiconductor so as to be in contact with the buffer layer.
  • the substrate has a diameter of 55 mm or more. At least one of the plurality of element layers is made of a mixed crystal composed of three or more elements.
  • the lattice constant of the compound semiconductor composing the substrate is d 1
  • the lattice constant of the compound semiconductor composing the buffer layer is d 2
  • the average lattice constant of the compound semiconductor composing the quantum well layer is d 3
  • d 2 -d 1 / value of d 1 is at 3 ⁇ 10 -3 or less -3 ⁇ 10 -3 or more
  • (d 3 -d 1) / value of d 1 is -3 ⁇ 10 -3 or more 3 ⁇ 10 ⁇ 3 or less.
  • the semiconductor laminate and the method for producing a semiconductor laminate capable of improving the yield in the production process of a semiconductor device including a substrate made of a III-V compound semiconductor, a buffer layer, and a quantum well layer.
  • the manufacturing method of a body and a semiconductor laminated body can be provided.
  • the semiconductor laminated body of the present application is arranged in contact with a substrate made of a III-V compound semiconductor, a buffer layer made of a III-V compound semiconductor, and in contact with the buffer layer. And a quantum well layer composed of a plurality of element layers made of a group V compound semiconductor.
  • the diameter of the substrate is 55 mm or more. At least one of the plurality of element layers is made of a mixed crystal composed of three or more elements.
  • the lattice constant of the compound semiconductor composing the substrate is d 1
  • the lattice constant of the compound semiconductor composing the buffer layer is d 2
  • the average lattice constant of the compound semiconductor composing the quantum well layer is d 3
  • d 2 -d 1 / value of d 1 is at 3 ⁇ 10 -3 or less -3 ⁇ 10 -3 or more
  • (d 3 -d 1) / value of d 1 is -3 ⁇ 10 -3 or more 3 ⁇ 10 ⁇ 3 or less.
  • a buffer layer made of a crystal that buffers the difference between the lattice constant of the crystal constituting the substrate and the lattice constant of the crystal constituting the quantum well layer may be disposed between the substrate and the quantum well layer. . That is, in order to manufacture a semiconductor device including a quantum well layer having good crystallinity, a measure for reducing the difference in lattice constant between adjacent layers may be employed.
  • the semiconductor laminated body of the present application it is possible to suppress the occurrence of cracks in the manufacturing process of the semiconductor device and achieve an improvement in yield.
  • the lattice constant d 1 of the compound semiconductor constituting the substrate, the lattice constant d 2 of the compound semiconductor constituting the buffer layer, and the average lattice constant d 3 of the compound semiconductor constituting the quantum well layer are, for example, X-ray diffraction It can be easily measured by the method.
  • the substrate may have a diameter of 80 mm or more. By doing in this way, a semiconductor device can be manufactured efficiently. In order to manufacture a more efficient semiconductor device, the diameter of the substrate may be 105 mm or more, or 130 mm or more.
  • the warp may be 100 ⁇ m or less. By doing in this way, generation
  • the “warp” of the semiconductor stacked body refers to the horizontal plane when the semiconductor stacked body is placed on a horizontal plane, and the portion of the main surface of the semiconductor stacked body facing the horizontal plane that is farthest from the horizontal plane. And the distance.
  • the thickness of the quantum well layer may be 1 ⁇ m or more.
  • the group III-V compound semiconductor constituting the substrate is GaAs (gallium arsenide), GaP (gallium phosphide), GaSb (gallium antimony), InP (indium phosphide), InAs (indium arsenide), InSb ( It may be indium antimony), AlSb (aluminum antimony), or AlAs (aluminum arsenic).
  • a semiconductor laminated body provided with a substrate made of these III-V group compound semiconductors is suitable as a semiconductor laminated body for manufacturing a light receiving element for infrared rays.
  • At least one of the plurality of element layers may contain Sb (antimony).
  • the quantum well layer may have a structure in which InGaAs (indium gallium arsenide) layers and GaAsSb (gallium arsenide antimony) layers which are element layers are alternately stacked.
  • a quantum well layer having a structure in which InGaAs layers and GaAsSb layers are alternately stacked is suitable as an infrared light receiving layer having a wavelength of 1.7 ⁇ m or more. Therefore, by doing in this way, it is possible to obtain a semiconductor laminate suitable for manufacturing an infrared light receiving element having a wavelength of 1.7 ⁇ m or more.
  • the method for producing a semiconductor laminate of the present application includes a step of preparing a substrate made of a III-V compound semiconductor, a step of growing a buffer layer made of a III-V compound semiconductor so as to be in contact with the substrate, and a buffer layer And a step of growing a quantum well layer composed of a plurality of element layers made of a group III-V compound semiconductor so as to be in contact with each other.
  • the substrate has a diameter of 55 mm or more. At least one of the plurality of element layers is made of a mixed crystal composed of three or more elements.
  • the lattice constant of the compound semiconductor composing the substrate is d 1
  • the lattice constant of the compound semiconductor composing the buffer layer is d 2
  • the average lattice constant of the compound semiconductor composing the quantum well layer is d 3
  • d 2 -d 1 / value of d 1 is at 3 ⁇ 10 -3 or less -3 ⁇ 10 -3 or more
  • (d 3 -d 1) / value of d 1 is -3 ⁇ 10 -3 or more 3 ⁇ 10 ⁇ 3 or less.
  • the value of (d 2 ⁇ d 1 ) / d 1 is not only set to ⁇ 3 ⁇ 10 ⁇ 3 to 3 ⁇ 10 ⁇ 3 but also (d 3 ⁇ d 1 ) / D 1 is set to ⁇ 3 ⁇ 10 ⁇ 3 or more and 3 ⁇ 10 ⁇ 3 or less.
  • the buffer layer and the quantum well layer may be grown by metal organic vapor phase epitaxy. Thereby, the production efficiency of a semiconductor laminated body can be improved.
  • the manufacturing method of a semiconductor device of the present application includes a step of preparing a semiconductor stacked body manufactured by the method of manufacturing a semiconductor stacked body and a step of forming an electrode on the semiconductor stacked body.
  • the generation of a crack in the manufacturing process of the semiconductor device is suppressed by preparing the semiconductor stack manufactured by the method for manufacturing a semiconductor stack. Therefore, according to the method for manufacturing a semiconductor device of the present application, the semiconductor device can be manufactured while ensuring a high yield.
  • a semiconductor stacked body 10 in the present embodiment includes a substrate 20, a buffer layer 30, a quantum well layer 40, and a contact layer 50.
  • the substrate 20 is made of a III-V group compound semiconductor. Moreover, the diameter of the board
  • the group III-V compound semiconductor constituting the substrate 20 for example, GaAs, GaP, GaSb, InP, InAs, InSb, AlSb, AlAs or the like can be employed.
  • the semiconductor laminate 10 can be made suitable for manufacturing a light receiving element for infrared rays.
  • the diameter of the substrate 20 can be set to 80 mm or more (for example, 4 inches), 105 mm or more (for example, 5 inches), and further to 130 mm for the purpose of improving the production efficiency and yield of the semiconductor device using the semiconductor laminate 10. It can be set to the above (for example, 6 inches).
  • the buffer layer 30 is disposed so as to be in contact with one main surface 20 ⁇ / b> A of the substrate 20.
  • the buffer layer 30 is made of a III-V group compound semiconductor.
  • the III-V group compound semiconductor constituting the buffer layer 30 include GaAs, GaP, GaSb, InP, InAs, InSb, AlSb, AlAs, AlGaAs (aluminum gallium arsenide), InGaAs (indium gallium arsenide), and InGaP (indium gallium). Phosphorus) can be employed.
  • the compound semiconductor constituting the buffer layer 30 is selected.
  • InGaAs (n-InGaAs) whose conductivity type is n-type, in which the ratio of In and Ga is adjusted so as to satisfy the relationship between d 1 and d 2 , constitutes the buffer layer 30.
  • the n-type impurity contained in the buffer layer 30 for example, Si (silicon) can be employed.
  • the quantum well layer 40 is disposed so as to be in contact with the main surface 30A of the buffer layer 30 opposite to the side facing the substrate 20.
  • the quantum well layer 40 has a structure in which two element layers made of a group III-V compound semiconductor are alternately stacked. More specifically, the quantum well layer 40 has a structure in which first element layers 41 and second element layers 42 are alternately stacked. At least one of the first element layer 41 and the second element layer 42 is made of a mixed crystal composed of three or more elements.
  • the thickness of the quantum well layer 40 is preferably 1 ⁇ m or more. Thereby, the light reception sensitivity of the light receiving element manufactured using the semiconductor laminated body 10 can be improved. Moreover, when using the semiconductor laminated body 10 for manufacture of the light receiving element for infrared rays with a wavelength of 1.7 micrometers or more, it is preferable that at least 1 of the said element layers contains Sb.
  • the value of (d 3 -d 1 ) / d 1 is
  • the compound semiconductor constituting the quantum well layer 40 is selected so as to be ⁇ 3 ⁇ 10 ⁇ 3 or more and 3 ⁇ 10 ⁇ 3 or less.
  • InGaAs and GaAsSb whose constituent element contents are adjusted so as to satisfy the relationship between d 1 and d 3 are employed as the III-V group compound semiconductor constituting the quantum well layer 40.
  • InGaAs can be adopted as the III-V group compound semiconductor constituting the first element layer 41
  • GaAsSb can be adopted as the III-V group compound semiconductor constituting the second element layer.
  • the thickness of the first element layer 41 and the second element layer 42 can be set to 5 nm, for example.
  • the quantum well layer 40 may be formed by laminating, for example, 250 sets of unit structures including the first element layer 41 and the second element layer 42. That is, the thickness of the quantum well layer 40 can be set to, for example, 2.5 ⁇ m.
  • the quantum well layer 40 may be a type II quantum well having such a structure.
  • the quantum well layer 40 having a structure in which InGaAs layers and GaAsSb layers are alternately stacked is suitable as an infrared light receiving layer having a wavelength of 1.7 ⁇ m or more. Therefore, by adopting such a structure, the semiconductor laminate 10 can be made suitable for manufacturing an infrared light receiving element having a wavelength of 1.7 ⁇ m or more.
  • the combination of III-V group compound semiconductors constituting the first element layer 41 and the second element layer 42 is not limited to this as long as the relationship between d 1 and d 3 is satisfied.
  • GaAs gallium arsenide and AlGaAs (Aluminum gallium arsenide), InAs (indium arsenide) and InAsSb (indium arsenide antimony), GaN (gallium nitride) and AlGaN (aluminum gallium nitride), InGaN (indium gallium nitride) and AlGaN ( A combination with (aluminum gallium nitride) may also be used.
  • the contact layer 50 is disposed so as to be in contact with the main surface 40A on the opposite side of the quantum well layer 40 from the side facing the buffer layer 30.
  • the contact layer 50 is made of a III-V group compound semiconductor.
  • III-V compound semiconductor constituting the contact layer 50 for example, GaAs, InP, InGaAs or the like can be employed. Specifically, for example, InGaAs (p-InGaAs) whose conductivity type is p-type is adopted as a compound semiconductor constituting the contact layer 50. As the p-type impurity contained in the contact layer 50, for example, Zn (zinc) can be adopted.
  • the value of (d 2 ⁇ d 1 ) / d 1 that is the degree of lattice mismatch between the substrate 20 and the buffer layer 30 is ⁇ 3 ⁇ 10 ⁇ 3 or more and 3 ⁇ .
  • the value of (d 3 ⁇ d 1 ) / d 1 which is not only 10 ⁇ 3 or less, but also the degree of lattice mismatch between the substrate 20 and the quantum well layer 40 is ⁇ 3 ⁇ 10 ⁇ 3 or more and 3 ⁇ 10 ⁇ 3 or less.
  • the warp of the semiconductor laminate 10 is preferably 100 ⁇ m or less. Thereby, generation
  • infrared light receiving element 1 in the present embodiment is manufactured using semiconductor stacked body 10 of the present embodiment, and is a substrate stacked in the same manner as semiconductor stacked body 10. 20, a buffer layer 30, a quantum well layer 40, and a contact layer 50.
  • a trench 99 that penetrates the contact layer 50 and the quantum well layer 40 and reaches the buffer layer 30 is formed. That is, the contact layer 50 and the quantum well layer 40 are exposed at the side wall 99A of the trench 99.
  • the bottom wall 99B of the trench 99 is located in the buffer layer 30.
  • the infrared light receiving element 1 includes a passivation film 80, an n-side electrode 91, and a p-side electrode 92.
  • the passivation film 80 is disposed so as to cover the bottom wall 99B of the trench 99, the side wall 99A of the trench 99, and the main surface 50A opposite to the side facing the quantum well layer 40 in the contact layer 50.
  • the passivation film 80 is made of an insulator such as silicon nitride or silicon oxide.
  • An opening 81 is formed in the passivation film 80 covering the bottom wall 99B of the trench 99 so as to penetrate the passivation film 80 in the thickness direction.
  • An n-side electrode 91 is arranged so as to fill the opening 81.
  • the n-side electrode 91 is disposed so as to contact the buffer layer 30 exposed from the opening 81.
  • the n-side electrode 91 is made of a conductor such as metal. More specifically, the n-side electrode 91 can be made of, for example, AuGeNi (gold germanium nickel). The n-side electrode 91 is in ohmic contact with the buffer layer 30.
  • An opening 82 is formed in the passivation film 80 covering the main surface 50A of the contact layer 50 so as to penetrate the passivation film 80 in the thickness direction.
  • a p-side electrode 92 is arranged so as to fill the opening 82.
  • the p-side electrode 92 is disposed so as to contact the contact layer 50 exposed from the opening 82.
  • the p-side electrode 92 is made of a conductor such as metal. More specifically, the p-side electrode 92 can be made of, for example, AuZn (gold zinc).
  • the p-side electrode 92 is in ohmic contact with the contact layer 50.
  • infrared rays When infrared rays are incident on the infrared light receiving element 1, the infrared rays are absorbed between the quantum levels in the quantum well layer 40, and pairs of electrons and holes are generated. Then, the generated electrons are taken out from the infrared light receiving element 1 as a photocurrent signal, whereby infrared rays are detected.
  • the p-side electrode 92 is a pixel electrode.
  • the infrared light receiving element 1 may include only one p-side electrode 92 as a pixel electrode as shown in FIG. 2, or may include a plurality of pixel electrodes (p-side electrode 92). It may be.
  • the infrared light receiving element 1 has the structure shown in FIG. 2 as a unit structure, and the unit structure has a structure that is repeated a plurality of times in the direction in which the main surface 20A of the substrate 20 extends in FIG. Also good.
  • the infrared light receiving element 1 has a plurality of p-side electrodes 92 corresponding to the pixels, while only one n-side electrode 91 is disposed.
  • a substrate preparation step is first performed as a step (S10).
  • a substrate 20 made of InP having a diameter of 4 inches (101.6 mm) is prepared. More specifically, the substrate 20 made of InP is obtained by slicing an ingot made of InP. After the surface of the substrate 20 is polished, a substrate 20 in which the flatness and cleanliness of the main surface 20A are ensured through a process such as cleaning is prepared.
  • an operation layer forming step is performed as a step (S20).
  • the buffer layer 30, the quantum well layer 40, and the contact layer 50 which are operation layers, are formed on the main surface 20A of the substrate 20 prepared in the step (S10).
  • This operation layer can be formed, for example, by metal organic vapor phase epitaxy.
  • the operation layer is formed by metal organic vapor phase epitaxy, for example, by placing the substrate 20 on a rotary table provided with a heater for heating the substrate, and supplying the source gas onto the substrate while heating the substrate 20 with the heater. Can be implemented.
  • buffer layer 30 made of, for example, n-InGaAs, which is a group III-V compound semiconductor, is brought into contact with main surface 20A of substrate 20 by metal organic vapor phase growth. It is formed.
  • n-InGaAs for example, TMIn (trimethylindium), TEIn (triethylindium), or the like can be used as an In source gas, and TEGa (triethylgallium), TMGa (for example) can be used as Ga source gases.
  • Trimethylgallium Trimethylgallium
  • AsH 3 arsine
  • TBAs tertiary butylarsine
  • TMAs trimethylarsenic
  • Si SiH 4 (silane), SiH 3 (CH 3 ) (monomethylsilane), TeESi (tetraethylsilane) can be added to the source gas.
  • the lattice constant of the compound semiconductor composing the substrate 20 is d 1 and the lattice constant of the compound semiconductor composing the buffer layer 30 is d 2
  • the value of (d 2 ⁇ d 1 ) / d 1 is ⁇ 3.
  • the buffer layer 30 is formed so as to be not less than ⁇ 10 ⁇ 3 and not more than 3 ⁇ 10 ⁇ 3 .
  • the lattice constant d 2 is set to an appropriate value at which the above condition is achieved. It can be.
  • the quantum well layer 40 is formed by alternately stacking the first element layer 41 and the second element layer 42 made of GaAsSb, which is a III-V group compound semiconductor.
  • the quantum well layer 40 can be formed by metal organic vapor phase epitaxy following the formation of the buffer layer 30. That is, the quantum well layer 40 can be formed by changing the source gas in a state where the substrate 20 is disposed in the apparatus used when the buffer layer 30 is formed.
  • the first element layer 41 made of InGaAs for example, TMIn, TEIn, or the like can be used as the In source gas.
  • TEGa, TMGa, or the like can be used as the Ga source gas
  • As source gas for example, AsH 3 , TBAs, TMAs and the like
  • TEGa, TMGa, or the like can be used as a Ga source gas
  • AsH 3 , TBAs, TMAs, or the like can be used as an As source gas.
  • TMSb trimethylantimony
  • TESb triethylantimony
  • TIPSb triisopropylantimony
  • TDMSb tridimethylaminoantimony
  • the first element layer 41 and the second element layer 42 can each be formed to have a thickness of, for example, 5 nm, and 250 unit structures including the first element layer 41 and the second element layer 42 can be stacked, for example.
  • the quantum well layer 40 which is a type II quantum well can be formed.
  • the lattice constant of the compound semiconductor composing the substrate 20 is d 1 and the average lattice constant of the compound semiconductor composing the quantum well layer 40 is d 3 , the value of (d 3 -d 1 ) / d 1
  • the quantum well layer 40 is formed so that is 3 ⁇ 10 ⁇ 3 or more and 3 ⁇ 10 ⁇ 3 or less.
  • the lattice constant d 3 is set to an appropriate value that achieves the above condition. Can do.
  • the lattice constant of InGaAs can be adjusted by changing the ratio of In and Ga.
  • the lattice constant of GaAsSb can be adjusted by changing the ratio of As and Sb.
  • a group III-V compound semiconductor is formed so as to contact on main surface 40A of quantum well layer 40 opposite to the side facing buffer layer 30.
  • a contact layer 50 made of p-InGaAs is formed.
  • the contact layer 50 can be formed by metal organic vapor phase epitaxy following the formation of the quantum well layer 40. That is, the contact layer 50 can be formed by changing the source gas in a state where the substrate 20 is disposed in the apparatus used for forming the quantum well layer 40.
  • the contact layer 50 made of p-InGaAs for example, TMIn, TEIn, or the like can be used as the In source gas.
  • TEGa, TMGa, or the like can be used as the Ga source gas.
  • AsH 3 TBAs, TMAs and the like can be used.
  • Zn is added as a p-type impurity, for example, DMZn (dimethylzinc) or DEZn (diethylzinc) can be added to the source gas.
  • the semiconductor stacked body 10 in the present embodiment is completed.
  • the production efficiency of the semiconductor stacked body 10 can be improved by performing the step (S20) by metal organic vapor phase epitaxy.
  • the step (S20) can be performed by a method other than metal organic vapor phase epitaxy, and for example, an MBE (Molecular Beam Epitaxy) method may be used.
  • a trench formation step is performed as a step (S30).
  • the semiconductor laminate 10 produced in the above steps (S10) to (S20) penetrates the contact layer 50 and the quantum well layer 40, and the buffer layer A trench 99 reaching 30 is formed.
  • the trench 99 can be formed, for example, by performing etching after forming a mask layer having an opening corresponding to the shape of the trench 99 on the main surface 50A of the contact layer 50.
  • a passivation film forming step is performed as a step (S40).
  • a passivation film 80 is formed on semiconductor stacked body 10 in which trench 99 is formed in step (S30).
  • a passivation film 80 made of an insulator such as silicon oxide or silicon nitride is formed by, for example, CVD (Chemical Vapor Deposition).
  • the passivation film 80 is formed so as to cover the bottom wall 99B of the trench 99, the side wall 99A of the trench 99, and the main surface 50A opposite to the side facing the quantum well layer 40 in the contact layer 50.
  • n-side electrode 91 and p-side electrode 92 are formed on semiconductor stacked body 10 on which passivation film 80 is formed in step (S40). Specifically, for example, a mask having an opening at a position corresponding to a region where the n-side electrode 91 and the p-side electrode 92 are to be formed is formed on the passivation film 80, and the passivation film 80 is etched using the mask. Openings 81 and 82 are formed. Thereafter, for example, an n-side electrode 91 and a p-side electrode 92 made of an appropriate conductor are formed by vapor deposition.
  • the infrared light receiving element 1 in the present embodiment is completed through the above steps. After that, each element is separated by, for example, dicing.
  • the value of (d 2 ⁇ d 1 ) / d 1 that is the degree of lattice mismatch between the substrate 20 and the buffer layer 30 is ⁇ 3 ⁇ 10 ⁇ 3 or more and 3 ⁇ .
  • the value of (d 3 ⁇ d 1 ) / d 1 which is not only 10 ⁇ 3 or less, but also the degree of lattice mismatch between the substrate 20 and the quantum well layer 40 is ⁇ 3 ⁇ 10 ⁇ 3 or more and 3 ⁇ 10 ⁇ 3 or less.
  • the warpage of the semiconductor stacked body 10 is reduced to such an extent that the occurrence of cracks in the manufacturing process of the infrared light receiving element 1 that is a semiconductor device can be effectively suppressed.
  • the semiconductor laminated body and the manufacturing method thereof of the present embodiment it is possible to suppress the occurrence of cracks in the manufacturing process of the infrared light receiving element 1 which is a semiconductor device, and to achieve an improvement in yield.
  • the warp is preferably 100 ⁇ m or less.
  • the allowable value of warpage against the occurrence of cracks increases as the substrate diameter increases.
  • the warpage can be effectively suppressed when a substrate having a diameter of 55 mm or more is used.
  • the infrared light receiving element 1 which is a semiconductor device in the present embodiment
  • the infrared light receiving element 1 is manufactured using the semiconductor laminate 10 of the present embodiment. Therefore, according to the manufacturing method of infrared light receiving element 1 in the present embodiment, the occurrence of cracks in the manufacturing process is suppressed, and the yield is improved.
  • the substrate diameter is preferably 105 mm or more, for example, 5 inches (127 mm), and the substrate diameter is preferably 130 mm or more, for example, 6 inches (152.4 mm). It can be said that it is preferable.
  • a buffer layer 30 made of n-InGaAs is formed on a substrate 20 made of InP and having a diameter of 2 inches. Further, a first element layer 41 made of InGaAs and GaAsSb are formed on the buffer layer 30.
  • the quantum well layers 40 in which the second element layers 42 are alternately stacked the semiconductor stacked body 10 having the structure shown in FIG. 5 was manufactured. Each layer was formed in the same procedure as in the above embodiment. At this time, by adjusting the ratio of In and Ga of n-InGaAs constituting the buffer layer 30, the degree of lattice mismatch between the buffer layer 30 and the substrate 20 is (d 2 -d 1 ) / d 1 .
  • the value was set to be from ⁇ 1 ⁇ 10 ⁇ 4 to 1 ⁇ 10 ⁇ 4 . Also, by adjusting the ratio of In and Ga of InGaAs constituting the first element layer 41 and the ratio of As and Sb of GaAsSb constituting the second element layer 42, the quantum well layer 40 and the substrate 20 The value of (d 3 ⁇ d 1 ) / d 1 , which is the degree of lattice mismatch, was changed in the range of ⁇ 4 ⁇ 10 ⁇ 3 to 4 ⁇ 10 ⁇ 3 .
  • the horizontal axis indicates the value of (d 3 -d 1 ) / d 1 which is the degree of lattice mismatch between the quantum well layer 40 and the substrate 20, and the vertical axis indicates the warp value of the semiconductor stacked body 10.
  • the value of (d 3 ⁇ d 1 ) / d 1 increases from 0, the warp of semiconductor stacked body 10 increases.
  • the value of (d 3 ⁇ d 1 ) / d 1 is set to be ⁇ 3 ⁇ 10 ⁇ 3 or more and 3 ⁇ 10 ⁇ 3 or less, thereby reducing the warpage. The value is suppressed to 100 ⁇ m or less.
  • each process is implemented in the state corrected by methods, such as adsorption
  • the allowable value of warpage against the occurrence of cracking increases as the diameter of the substrate increases.
  • the occurrence of cracks is sufficiently low by setting the warp value to 100 ⁇ m or less. It is suppressed. From this, it can be said that by setting the warp to 100 ⁇ m or less, the occurrence of cracks can be effectively suppressed when a substrate having a diameter of 55 mm or more is used.
  • a substrate 20 made of InP having a diameter of 6 inches (152.4 mm) is prepared, and a buffer layer 30 made of n-InGaAs and a first element layer 41 made of InGaAs are formed on the substrate 20 by the same procedure as in the above embodiment. 1 and the second element layer 42 made of GaAsSb are alternately formed, and the contact layer 50 made of p-InGaAs is formed, so that the semiconductor stacked body 10 shown in FIG. 1 is manufactured. Furthermore, the steps (S30) to (S50) of the above-described embodiment were performed on the semiconductor laminate 10 to manufacture the infrared light receiving element 1 shown in FIG. And the presence or absence of a crack was investigated, without performing isolation
  • the values of (d 2 -d 1 ) / d 1 and (d 3 -d 2 ) / d 2 are both ⁇ 3 ⁇ 10 ⁇ 3 or more and 3 ⁇ 10 ⁇ 3 or less. Even within the range, if the value of (d 3 -d 1 ) / d 1 falls outside the range of ⁇ 3 ⁇ 10 ⁇ 3 to 3 ⁇ 10 ⁇ 3 , the occurrence rate of cracks increases. Yes. In other words, simply the lattice mismatch of the layer adjacent to a range of -3 ⁇ 10 -3 or more 3 ⁇ 10 -3 or less, it is understood that it may not be possible to sufficiently reduce the incidence of cracking.
  • the value of (d 2 ⁇ d 1 ) / d 1 and the value of (d 3 ⁇ d 1 ) / d 1 are simultaneously set to ⁇ 3 ⁇ 10 ⁇ regardless of the diameter of the substrate. If the condition of 3 or more and 3 ⁇ 10 ⁇ 3 or less is satisfied, the occurrence rate of cracks is effectively suppressed.
  • a semiconductor stacked body, a semiconductor stacked body manufacturing method, and a semiconductor device manufacturing method according to the present application include a substrate made of a III-V compound semiconductor, a buffer layer and a quantum well layer, a semiconductor stacked body manufacturing method, The present invention can be applied particularly advantageously to a method for manufacturing a semiconductor device.
  • SYMBOLS 1 Infrared light receiving element 10 Semiconductor laminated body, 20 board

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Abstract

　半導体積層体は、ＩＩＩ－Ｖ族化合物半導体からなる基板と、基板上に接触して配置され、ＩＩＩ－Ｖ族化合物半導体からなるバッファ層と、バッファ層上に接触して配置され、ＩＩＩ－Ｖ族化合物半導体からなる複数の要素層から構成される量子井戸層とを備える。基板の直径は５５ｍｍ以上であり、複数の要素層のうち少なくとも１つは３以上の元素から構成される混晶からなる。基板を構成する化合物半導体の格子定数をｄ１、バッファ層を構成する化合物半導体の格子定数をｄ２、量子井戸層を構成する化合物半導体の平均の格子定数をｄ３とした場合、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下であり、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下である。

Description

半導体積層体、半導体積層体の製造方法および半導体装置の製造方法
　本発明は、半導体積層体、半導体積層体の製造方法および半導体装置の製造方法に関し、より特定的にはＩＩＩ－Ｖ族化合物半導体からなる基板、バッファ層および量子井戸層を備えた半導体積層体、半導体積層体の製造方法および半導体装置の製造方法に関するものである。
　ＩＩＩ－Ｖ族化合物半導体からなる基板上にＩＩＩ－Ｖ族化合物半導体からなる動作層を形成することにより、近赤外光に対応した受光素子などの半導体装置を得ることができる。そのため、たとえば通信用、生体検査用、夜間撮像用などの受光素子の開発を目的として、ＩＩＩ－Ｖ族化合物半導体からなる基板および動作層を備えた半導体装置について、種々の検討がなされている（たとえば、特許文献１および非特許文献１参照）。
特開２０１２－２５６８２６号公報
Ｒ．Ｓｉｄｈｕ，ｅｔ　ａｌ．、"Ａ　Ｌｏｎｇ－Ｗａｖｅｌｅｎｇｔｈ　Ｐｈｏｔｏｄｉｏｄｅ　ｏｎ　ＩｎＰ　Ｕｓｉｎｇ　Ｌａｔｔｉｃｅ－Ｍａｔｃｈｅｄ　ＧａＩｎＡｓ－ＧａＡｓＳｂ　Ｔｙｐｅ－ＩＩ　Ｑｕａｎｔｕｍ　Ｗｅｌｌｓ"、ＩＥＥＥ　ＰＨＯＴＯＮＩＣＳ　ＴＥＣＨＮＯＬＯＧＹ　ＬＥＴＴＥＲＳ、ＶＯＬ．１７，ＮＯ．１２、ＤＥＣＥＭＢＥＲ　２００５、ｐ．２７１５－２７１７
　上記ＩＩＩ－Ｖ族化合物半導体を用いた半導体装置を普及させるためには、製造コストの低減が求められる。製造コストの低減は、たとえば直径２インチ（約５０ｍｍ）を越える大口径の基板を用いて半導体装置を効率よく製造することにより達成することができる。
　しかしながら、大口径基板を用いる場合、小口径の基板を用いる場合に比べて、半導体装置を製造するプロセスにおいて基板の割れが発生する確率が高くなる。その結果、歩留りが低下し、半導体装置の製造コストの低減が達成できないという問題がある。
　そこで、ＩＩＩ－Ｖ族化合物半導体からなる基板、バッファ層および量子井戸層を備えた半導体装置の製造プロセスにおける歩留りを向上させることが可能な半導体積層体、半導体積層体の製造方法および半導体装置の製造方法を提供することを目的の１つとする。
　本発明に従った半導体積層体は、ＩＩＩ－Ｖ族化合物半導体からなる基板と、基板上に接触して配置され、ＩＩＩ－Ｖ族化合物半導体からなるバッファ層と、バッファ層上に接触して配置され、ＩＩＩ－Ｖ族化合物半導体からなる複数の要素層から構成される量子井戸層と、を備えている。基板の直径は５５ｍｍ以上である。複数の要素層のうち少なくとも１つは３以上の元素から構成される混晶からなる。そして、基板を構成する化合物半導体の格子定数をｄ１、バッファ層を構成する化合物半導体の格子定数をｄ２、量子井戸層を構成する化合物半導体の平均の格子定数をｄ３とした場合、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下であり、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下である。
　本発明に従った半導体積層体の製造方法は、ＩＩＩ－Ｖ族化合物半導体からなる基板を準備する工程と、基板上に接触するようにＩＩＩ－Ｖ族化合物半導体からなるバッファ層を成長させる工程と、バッファ層上に接触するように、ＩＩＩ－Ｖ族化合物半導体からなる複数の要素層から構成される量子井戸層を成長させる工程と、を備えている。上記基板の直径は５５ｍｍ以上である。上記複数の要素層のうち少なくとも１つは３以上の元素から構成される混晶からなる。そして、基板を構成する化合物半導体の格子定数をｄ１、バッファ層を構成する化合物半導体の格子定数をｄ２、量子井戸層を構成する化合物半導体の平均の格子定数をｄ３とした場合、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下であり、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下である。
　上記半導体積層体および半導体積層体の製造方法によれば、ＩＩＩ－Ｖ族化合物半導体からなる基板、バッファ層および量子井戸層を備えた半導体装置の製造プロセスにおける歩留りを向上させることが可能な半導体積層体および半導体積層体の製造方法を提供することができる。
半導体積層体の構造の一例を示す概略断面図である。 受光素子の構造の一例を示す概略断面図である。 半導体積層体および受光素子の製造方法の概略を示すフローチャートである。 半導体積層体および受光素子の製造方法の一例を説明するための概略断面図である。 半導体積層体および受光素子の製造方法の一例を説明するための概略断面図である。 半導体積層体および受光素子の製造方法の一例を説明するための概略断面図である。 半導体積層体および受光素子の製造方法の一例を説明するための概略断面図である。 基板と量子井戸層との間の格子不整合度と、半導体積層体の反りとの関係を示す図である。
　［本願発明の実施形態の説明］
　最初に本願発明の実施態様を列記して説明する。本願の半導体積層体は、ＩＩＩ－Ｖ族化合物半導体からなる基板と、基板上に接触して配置され、ＩＩＩ－Ｖ族化合物半導体からなるバッファ層と、バッファ層上に接触して配置され、ＩＩＩ－Ｖ族化合物半導体からなる複数の要素層から構成される量子井戸層と、を備えている。基板の直径は５５ｍｍ以上である。複数の要素層のうち少なくとも１つは３以上の元素から構成される混晶からなる。そして、基板を構成する化合物半導体の格子定数をｄ１、バッファ層を構成する化合物半導体の格子定数をｄ２、量子井戸層を構成する化合物半導体の平均の格子定数をｄ３とした場合、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下であり、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下である。
　一般に、動作層として量子井戸層を含む半導体装置の製造プロセスにおいては、基板と量子井戸層との間の格子定数の差などに起因した量子井戸層における歪の発生や結晶構造の乱れ（格子欠陥）を軽減する必要がある。そのため、たとえば基板を構成する結晶の格子定数と量子井戸層を構成する結晶の格子定数との差を緩衝する結晶からなるバッファ層が、基板と量子井戸層との間に配置される場合がある。すなわち、良好な結晶性を有する量子井戸層を含む半導体装置を製造するために、隣り合う層同士の格子定数の差を小さくする対策が採用される場合がある。
　しかしながら、本発明者らの検討によれば、隣り合う層同士の格子定数の差が十分に小さいと思われる場合でも、半導体装置の製造プロセスにおいて割れが発生し、歩留りが低下する場合がある。具体的には、半導体積層体の反りが大きくなり、これを吸引等の手法により平坦な状態に維持しつつ半導体装置の製造プロセスを進める際に、半導体積層体に割れが発生する。この問題は、直径５５ｍｍ以上の大口径の基板を用いた場合に、顕著となる。そして、本発明者らは、隣り合う層である基板とバッファ層との間の格子定数の差だけでなく、バッファ層を挟んで配置される基板と量子井戸層との間の格子定数の差についても所定値以下、具体的には３×１０－３以下とすることにより、半導体装置の製造プロセスにおける割れの発生を有効に抑制できることを見出した。
　本願の半導体積層体においては、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下とされるだけでなく、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下とされる。その結果、半導体積層体の反りが、半導体装置の製造プロセスにおける割れの発生を有効に抑制可能な程度に低減される。このとき、基板の直径が大きくなるにしたがって反りの絶対値は大きくなる。しかし、基板の直径が大きくなるにしたがって、割れの発生を有効に抑制可能な反りの許容量が大きくなる。そのため、上記条件が満たされることにより、たとえば直径６インチ（約１５２ｍｍ）程度の大型の基板を用いた場合でも、割れの発生を有効に抑制することができる。以上のように、本願の半導体積層体によれば、半導体装置の製造プロセスにおける割れの発生を抑制し、歩留りの向上を達成することができる。なお、基板を構成する化合物半導体の格子定数ｄ１、バッファ層を構成する化合物半導体の格子定数ｄ２、および量子井戸層を構成する化合物半導体の平均の格子定数ｄ３は、たとえば、Ｘ線回折法によって容易に測定できる。
　上記半導体積層体においては、基板の直径は８０ｍｍ以上であってもよい。このようにすることにより、半導体装置を効率よく製造することができる。また、より高効率な半導体装置の製造のためには、基板の直径は１０５ｍｍ以上であってもよく、１３０ｍｍ以上であってもよい。
　上記半導体積層体においては、反りが１００μｍ以下であってもよい。このようにすることにより、半導体装置の製造プロセスにおける割れの発生をより確実に抑制することができる。また、反りを５０μｍ以下とすることにより、一層確実に半導体装置の製造プロセスにおける割れの発生を抑制することができる。なお、本願において、半導体積層体の「反り」とは、半導体積層体を水平面上に載置した場合における当該水平面と、当該水平面に対向する半導体積層体の主面において当該水平面から最も離れた部分との距離をいう。
　上記半導体積層体においては、量子井戸層の厚みは１μｍ以上であってもよい。このようにすることにより、半導体積層体を用いて半導体装置である受光素子を製造した場合における受光素子の受光感度を向上させることができる。
　上記半導体積層体においては、基板を構成するＩＩＩ－Ｖ族化合物半導体はＧａＡｓ（ガリウム砒素）、ＧａＰ（ガリウムリン）、ＧａＳｂ（ガリウムアンチモン）、ＩｎＰ（インジウムリン）、ＩｎＡｓ（インジウム砒素）、ＩｎＳｂ（インジウムアンチモン）、ＡｌＳｂ（アルミニウムアンチモン）またはＡｌＡｓ（アルミニウム砒素）であってもよい。これらのＩＩＩ－Ｖ族化合物半導体からなる基板を備えた半導体積層体は、赤外線用の受光素子を製造するための半導体積層体として好適である。
　上記半導体積層体においては、複数の要素層のうち少なくとも１つはＳｂ（アンチモン）を含んでいてもよい。このようにすることにより、波長１．７μｍ以上の赤外線用の受光素子の製造に適した半導体積層体を得ることができる。
　上記半導体積層体において、量子井戸層は、要素層であるＩｎＧａＡｓ（インジウムガリウム砒素）層とＧａＡｓＳｂ（ガリウム砒素アンチモン）層とが交互に積層された構造を有していてもよい。ＩｎＧａＡｓ層とＧａＡｓＳｂ層とが交互に積層された構造を有する量子井戸層は、波長１．７μｍ以上の赤外線用の受光層として好適である。そのため、このようにすることにより、波長１．７μｍ以上の赤外線用の受光素子の製造に適した半導体積層体を得ることができる。
　本願の半導体積層体の製造方法は、ＩＩＩ－Ｖ族化合物半導体からなる基板を準備する工程と、基板上に接触するようにＩＩＩ－Ｖ族化合物半導体からなるバッファ層を成長させる工程と、バッファ層上に接触するように、ＩＩＩ－Ｖ族化合物半導体からなる複数の要素層から構成される量子井戸層を成長させる工程と、を備えている。上記基板の直径は５５ｍｍ以上である。上記複数の要素層のうち少なくとも１つは３以上の元素から構成される混晶からなる。そして、基板を構成する化合物半導体の格子定数をｄ１、バッファ層を構成する化合物半導体の格子定数をｄ２、量子井戸層を構成する化合物半導体の平均の格子定数をｄ３とした場合、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下であり、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下である。
　本願の半導体積層体の製造方法においては、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下とされるだけでなく、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下とされる。その結果、半導体装置の製造プロセスにおける割れの発生を有効に抑制可能な程度に反りが低減された半導体積層体を製造することができる。
　上記半導体積層体の製造方法において、バッファ層を成長させる工程および量子井戸層を成長させる工程では、有機金属気相成長によりバッファ層および量子井戸層を成長させてもよい。これにより、半導体積層体の生産効率を向上させることができる。
　本願の半導体装置の製造方法は、上記半導体積層体の製造方法により製造された半導体積層体を準備する工程と、半導体積層体上に電極を形成する工程と、を備えている。本願の半導体装置の製造方法では、上記半導体積層体の製造方法により製造された半導体積層体が準備されることにより、半導体装置の製造プロセスにおける割れの発生が抑制される。そのため、本願の半導体装置の製造方法によれば、高い歩留りを確保しつつ半導体装置を製造することができる。
　［本願発明の実施形態の詳細］
　次に、本発明にかかる半導体積層体の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　図１を参照して、本実施の形態における半導体積層体１０は、基板２０と、バッファ層３０と、量子井戸層４０と、コンタクト層５０とを備えている。
　基板２０は、ＩＩＩ－Ｖ族化合物半導体からなっている。また、基板２０の直径は５５ｍｍ以上であり、たとえば３インチである。基板２０を構成するＩＩＩ－Ｖ族化合物半導体としては、たとえばＧａＡｓ、ＧａＰ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＡｌＳｂ、ＡｌＡｓなどを採用することができる。これらのＩＩＩ－Ｖ族化合物半導体からなる基板２０を採用することにより、半導体積層体１０を、赤外線用の受光素子の製造に適したものとすることができる。基板２０の直径は、半導体積層体１０を用いた半導体装置の生産効率および歩留りの向上を目的として、８０ｍｍ以上（たとえば４インチ）とすることができ、さらに１０５ｍｍ以上（たとえば５インチ）、さらに１３０ｍｍ以上（たとえば６インチ）とすることができる。
　バッファ層３０は、基板２０の一方の主面２０Ａ上に接触するように配置されている。バッファ層３０は、ＩＩＩ－Ｖ族化合物半導体からなっている。バッファ層３０を構成するＩＩＩ－Ｖ族化合物半導体としては、たとえばＧａＡｓ、ＧａＰ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＡｌＳｂ、ＡｌＡｓ、ＡｌＧａＡｓ（アルミニウムガリウム砒素）、ＩｎＧａＡｓ（インジウムガリウム砒素）、ＩｎＧａＰ（インジウムガリウムリン）などを採用することができる。そして、基板２０を構成する化合物半導体の格子定数をｄ１、バッファ層３０を構成する化合物半導体の格子定数をｄ２とした場合、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下となるように、バッファ層３０を構成する化合物半導体が選択される。具体的には、たとえば上記ｄ１とｄ２との関係を満たすようにＩｎとＧａとの割合が調整された、導電型がｎ型であるＩｎＧａＡｓ（ｎ－ＩｎＧａＡｓ）が、バッファ層３０を構成する化合物半導体として採用される。バッファ層３０に含まれるｎ型不純物としては、たとえばＳｉ（珪素）を採用することができる。
　量子井戸層４０は、バッファ層３０の、基板２０に面する側とは反対側の主面３０Ａ上に接触するように配置されている。量子井戸層４０は、ＩＩＩ－Ｖ族化合物半導体からなる２つの要素層が交互に積層された構造を有している。より具体的には、量子井戸層４０は、第１要素層４１と第２要素層４２とが交互に積層された構造を有している。第１要素層４１および第２要素層４２のうち少なくとも一方は３以上の元素から構成される混晶からなっている。
　半導体積層体１０を受光素子の製造に使用する場合、量子井戸層４０の厚みは１μｍ以上とすることが好ましい。これにより、半導体積層体１０を用いて製造される受光素子の受光感度を向上させることができる。また、半導体積層体１０を波長１．７μｍ以上の赤外線用の受光素子の製造に用いる場合、上記要素層のうち少なくとも１つはＳｂを含んでいることが好ましい。
　そして、基板２０を構成する化合物半導体の格子定数をｄ１、量子井戸層４０を構成する化合物半導体の平均の格子定数をｄ３とした場合、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下となるように、量子井戸層４０を構成する化合物半導体が選択される。たとえば、上記ｄ１とｄ３との関係を満たすように構成元素の含有量が調整されたＩｎＧａＡｓおよびＧａＡｓＳｂが、量子井戸層４０を構成するＩＩＩ－Ｖ族化合物半導体として採用される。すなわち、第１要素層４１を構成するＩＩＩ－Ｖ族化合物半導体としてはたとえばＩｎＧａＡｓを採用することができ、第２要素層４２を構成するＩＩＩ－Ｖ族化合物半導体としてはＧａＡｓＳｂを採用することができる。第１要素層４１および第２要素層４２の厚みは、たとえばそれぞれ５ｎｍとすることができる。そして、量子井戸層４０は、第１要素層４１と第２要素層４２とからなる単位構造が、たとえば２５０組積層されたものとすることができる。すなわち、量子井戸層４０の厚みは、たとえば２．５μｍとすることができる。量子井戸層４０は、このような構造を有するタイプＩＩ量子井戸とすることができる。
　ＩｎＧａＡｓ層とＧａＡｓＳｂ層とが交互に積層された構造を有する量子井戸層４０は、波長１．７μｍ以上の赤外線用の受光層として好適である。そのため、このような構造を採用することにより、半導体積層体１０を、波長１．７μｍ以上の赤外線用の受光素子の製造に適したものとすることができる。なお、第１要素層４１および第２要素層４２を構成するＩＩＩ－Ｖ族化合物半導体の組み合わせは上記ｄ１とｄ３との関係を満たす限りこれに限られず、たとえばＧａＡｓ（ガリウム砒素）とＡｌＧａＡｓ（アルミニウムガリウム砒素）との組み合わせ、ＩｎＡｓ（インジウム砒素）とＩｎＡｓＳｂ（インジウム砒素アンチモン）との組み合わせ、ＧａＮ（窒化ガリウム）とＡｌＧａＮ（窒化アルミニウムガリウム）との組み合わせ、ＩｎＧａＮ（窒化インジウムガリウム）とＡｌＧａＮ（窒化アルミニウムガリウム）との組み合わせなどであってもよい。
　コンタクト層５０は、量子井戸層４０の、バッファ層３０に面する側とは反対側の主面４０Ａ上に接触するように配置されている。コンタクト層５０は、ＩＩＩ－Ｖ族化合物半導体からなっている。
　コンタクト層５０を構成するＩＩＩ－Ｖ族化合物半導体としては、たとえばＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓなどを採用することができる。具体的には、たとえば導電型がｐ型であるＩｎＧａＡｓ（ｐ－ＩｎＧａＡｓ）が、コンタクト層５０を構成する化合物半導体として採用される。コンタクト層５０に含まれるｐ型不純物としては、たとえばＺｎ（亜鉛）を採用することができる。
　本実施の形態の半導体積層体１０においては、基板２０とバッファ層３０との間の格子不整合度である（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下とされるだけでなく、基板２０と量子井戸層４０との間の格子不整合度である（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下とされている。その結果、半導体積層体１０の反りが、半導体装置の製造プロセスにおける割れの発生を有効に抑制可能な程度に低減される。そのため、上記条件が満たされることにより、たとえば基板２０が直径１３０ｍｍ程度の大型の基板である場合でも、割れの発生を有効に抑制することができる。その結果、本実施の形態の半導体積層体１０を用いることで、半導体装置の製造プロセスにおける割れの発生を抑制し、歩留りの向上を達成することができる。
　また、半導体積層体１０の反りは１００μｍ以下であることが好ましい。これにより、半導体装置の製造プロセスにおける割れの発生をより確実に抑制することができる。また、反りを５０μｍ以下とすることにより、一層確実に半導体装置の製造プロセスにおける割れの発生を抑制することができる。
　次に、上記半導体積層体１０から作製される半導体装置の一例である赤外線受光素子（フォトダイオード）について説明する。図２を参照して、本実施の形態における赤外線受光素子１は、上記本実施の形態の半導体積層体１０を用いて作製されたものであって、半導体積層体１０と同様に積層された基板２０と、バッファ層３０と、量子井戸層４０と、コンタクト層５０とを備えている。そして、赤外線受光素子１には、コンタクト層５０および量子井戸層４０を貫通し、バッファ層３０に到達するトレンチ９９が形成されている。すなわち、トレンチ９９の側壁９９Ａにおいて、コンタクト層５０および量子井戸層４０が露出している。また、トレンチ９９の底壁９９Ｂは、バッファ層３０内に位置している。
　さらに、赤外線受光素子１は、パッシベーション膜８０と、ｎ側電極９１と、ｐ側電極９２とを備えている。パッシベーション膜８０はトレンチ９９の底壁９９Ｂ、トレンチ９９の側壁９９Ａおよびコンタクト層５０において量子井戸層４０に面する側とは反対側の主面５０Ａを覆うように配置されている。パッシベーション膜８０は、窒化珪素、酸化珪素などの絶縁体からなっている。
　トレンチ９９の底壁９９Ｂを覆うパッシベーション膜８０には、パッシベーション膜８０を厚み方向に貫通するように開口部８１が形成されている。そして、開口部８１を充填するようにｎ側電極９１が配置されている。ｎ側電極９１は、開口部８１から露出するバッファ層３０に接触するように配置されている。ｎ側電極９１は金属などの導電体からなっている。より具体的には、ｎ側電極９１は、たとえばＡｕＧｅＮｉ（金ゲルマニウムニッケル）からなるものとすることができる。ｎ側電極９１は、バッファ層３０に対してオーミック接触している。
　コンタクト層５０の主面５０Ａを覆うパッシベーション膜８０には、パッシベーション膜８０を厚み方向に貫通するように開口部８２が形成されている。そして、開口部８２を充填するようにｐ側電極９２が配置されている。ｐ側電極９２は、開口部８２から露出するコンタクト層５０に接触するように配置されている。ｐ側電極９２は金属などの導電体からなっている。より具体的には、ｐ側電極９２は、たとえばＡｕＺｎ（金亜鉛）からなるものとすることができる。ｐ側電極９２は、コンタクト層５０に対してオーミック接触している。
　この赤外線受光素子１に赤外線が入射すると、量子井戸層４０内の量子準位間で赤外線が吸収され、電子と正孔とのペアが生成する。そして、生成した電子が光電流信号として赤外線受光素子１から取り出されることにより、赤外線が検出される。
　なお、上記ｐ側電極９２は画素電極である。そして、上記赤外線受光素子１は、図２に示すように画素電極であるｐ側電極９２が１つだけ含まれるものであってもよいし、複数の画素電極（ｐ側電極９２）を含むものであってもよい。具体的には、赤外線受光素子１は、図２に示す構造を単位構造とし、当該単位構造が、図２において基板２０の主面２０Ａが延在する方向に複数繰り返される構造を有していてもよい。この場合、赤外線受光素子１は、画素に対応する複数のｐ側電極９２を有する一方で、ｎ側電極９１については１つだけ配置される。
　次に、本実施の形態における半導体積層体１０および赤外線受光素子１の製造方法の概要について説明する。
　図３を参照して、本実施の形態における半導体積層体１０および赤外線受光素子１の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図４を参照して、たとえば直径４インチ（１０１．６ｍｍ）のＩｎＰからなる基板２０が準備される。より具体的には、ＩｎＰからなるインゴットをスライスすることにより、ＩｎＰからなる基板２０が得られる。この基板２０の表面が研磨された後、洗浄等のプロセスを経て主面２０Ａの平坦性および清浄性が確保された基板２０が準備される。
　次に、工程（Ｓ２０）として動作層形成工程が実施される。この工程（Ｓ２０）では、工程（Ｓ１０）において準備された基板２０の主面２０Ａ上に、動作層であるバッファ層３０、量子井戸層４０およびコンタクト層５０が形成される。この動作層の形成は、たとえば有機金属気相成長により実施することができる。有機金属気相成長による動作層の形成は、たとえば基板加熱用のヒータを備えた回転テーブル上に基板２０を載置し、ヒータにより基板２０を加熱しつつ基板上に原料ガスを供給することにより実施することができる。
　具体的には、図４を参照して、まず基板２０の主面２０Ａ上に接触するように、たとえばＩＩＩ－Ｖ族化合物半導体であるｎ－ＩｎＧａＡｓからなるバッファ層３０が有機金属気相成長により形成される。ｎ－ＩｎＧａＡｓからなるバッファ層３０の形成では、Ｉｎの原料ガスとしてたとえばＴＭＩｎ（トリメチルインジウム）、ＴＥＩｎ（トリエチルインジウム）などを用いることができ、Ｇａの原料ガスとしてたとえばＴＥＧａ（トリエチルガリウム）、ＴＭＧａ（トリメチルガリウム）などを用いることができ、Ａｓの原料ガスとしてたとえばＡｓＨ３（アルシン）、ＴＢＡｓ（ターシャリーブチルアルシン）、ＴＭＡｓ（トリメチル砒素）などを用いることができる。また、ｎ型不純物としてＳｉを添加する場合、たとえばＳｉＨ４（シラン）、ＳｉＨ３（ＣＨ３）（モノメチルシラン）、ＴｅＥＳｉ（テトラエチルシラン）を原料ガスに添加することができる。
　ここで、基板２０を構成する化合物半導体の格子定数をｄ１、バッファ層３０を構成する化合物半導体の格子定数をｄ２とした場合、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下となるように、バッファ層３０が形成される。具体的には、たとえば原料ガスの流量等をコントロールしてバッファ層３０を構成するＩｎＧａＡｓにおけるＩｎとＧａとの割合を調整することにより、格子定数ｄ２を、上記条件が達成される適切な値とすることができる。
　次に、図４および図５を参照して、バッファ層３０の、基板２０に面する側とは反対側の主面３０Ａ上に接触するように、たとえばＩＩＩ－Ｖ族化合物半導体であるＩｎＧａＡｓからなる第１要素層４１と、ＩＩＩ－Ｖ族化合物半導体であるＧａＡｓＳｂからなる第２要素層４２とが交互に積層して形成されることにより、量子井戸層４０が形成される。量子井戸層４０の形成は、上記バッファ層３０の形成に引き続いて有機金属気相成長により実施することができる。すなわち、量子井戸層４０の形成は、バッファ層３０の形成の際に用いた装置内に基板２０を配置した状態で、原料ガスを変更することにより実施することができる。
　ＩｎＧａＡｓからなる第１要素層４１の形成では、Ｉｎの原料ガスとしてたとえばＴＭＩｎ、ＴＥＩｎなどを用いることができ、Ｇａの原料ガスとしてたとえばＴＥＧａ、ＴＭＧａなどを用いることができ、Ａｓの原料ガスとしてたとえばＡｓＨ３、ＴＢＡｓ、ＴＭＡｓなどを用いることができる。また、ＧａＡｓＳｂからなる第２要素層４２の形成では、Ｇａの原料ガスとしてたとえばＴＥＧａ、ＴＭＧａなどを用いることができ、Ａｓの原料ガスとしてたとえばＡｓＨ３、ＴＢＡｓ、ＴＭＡｓなどを用いることができる。Ｓｂの原料ガスとしては、たとえばＴＭＳｂ（トリメチルアンチモン）、ＴＥＳｂ（トリエチルアンチモン）、ＴＩＰＳｂ(トリイソプロピルアンチモン)、ＴＤＭＡＳｂ(トリジメチルアミノアンチモン) を用いることができる。第１要素層４１および第２要素層４２は、たとえばそれぞれ厚み５ｎｍとし、第１要素層４１と第２要素層４２とからなる単位構造が、たとえば２５０組積層するように形成することができる。これにより、タイプＩＩ量子井戸である量子井戸層４０を形成することができる。
　ここで、基板２０を構成する化合物半導体の格子定数をｄ１、量子井戸層４０を構成する化合物半導体の平均の格子定数をｄ３とした場合、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下となるように、量子井戸層４０が形成される。具体的には、たとえば原料ガスの流量等をコントロールして量子井戸層４０を構成する化合物半導体の組成を調整することにより、格子定数ｄ３を、上記条件が達成される適切な値とすることができる。第１要素層４１がＩｎＧａＡｓからなる場合、たとえばＩｎとＧａとの割合を変化させることによりＩｎＧａＡｓの格子定数を調整することができる。また、第２要素層４２がＧａＡｓＳｂからなる場合、ＡｓとＳｂとの割合を変化させることによりＧａＡｓＳｂの格子定数を調整することができる。そして、これらの調整を組み合わせることにより、量子井戸層４０の平均の格子定数ｄ３を、上記条件が達成される適切な値とすることができる。
　次に、図５および図１を参照して、量子井戸層４０の、バッファ層３０に面する側とは反対側の主面４０Ａ上に接触するように、たとえばＩＩＩ－Ｖ族化合物半導体であるｐ－ＩｎＧａＡｓからなるコンタクト層５０が形成される。コンタクト層５０の形成は、上記量子井戸層４０の形成に引き続いて有機金属気相成長により実施することができる。すなわち、コンタクト層５０の形成は、量子井戸層４０の形成の際に用いた装置内に基板２０を配置した状態で、原料ガスを変更することにより実施することができる。ｐ－ＩｎＧａＡｓからなるコンタクト層５０の形成では、Ｉｎの原料ガスとしてたとえばＴＭＩｎ、ＴＥＩｎなどを用いることができ、Ｇａの原料ガスとしてたとえばＴＥＧａ、ＴＭＧａなどを用いることができ、Ａｓの原料ガスとしてたとえばＡｓＨ３、ＴＢＡｓ、ＴＭＡｓなどを用いることができる。また、ｐ型不純物としてＺｎを添加する場合、たとえばＤＭＺｎ（ジメチル亜鉛）、ＤＥＺｎ（ジエチル亜鉛）を原料ガスに添加することができる。
　以上の手順により、本実施の形態における半導体積層体１０が完成する。上述のように、工程（Ｓ２０）を有機金属気相成長により実施することにより、半導体積層体１０の生産効率を向上させることができる。なお、工程（Ｓ２０）は有機金属気相成長以外の方法により実施することも可能であって、たとえばＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法を用いてもよい。
　次に、図３を参照して、工程（Ｓ３０）としてトレンチ形成工程が実施される。この工程（Ｓ３０）では、図１および図６を参照して、上記工程（Ｓ１０）～（Ｓ２０）において作製された半導体積層体１０に、コンタクト層５０および量子井戸層４０を貫通し、バッファ層３０に到達するトレンチ９９が形成される。トレンチ９９は、たとえばコンタクト層５０の主面５０Ａ上にトレンチ９９の形状に対応する開口を有するマスク層を形成した上で、エッチングを実施することにより形成することができる。
　次に、工程（Ｓ４０）としてパッシベーション膜形成工程が実施される。この工程（Ｓ４０）では、図６および図７を参照して、工程（Ｓ３０）においてトレンチ９９が形成された半導体積層体１０に対し、パッシベーション膜８０が形成される。具体的には、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）により酸化珪素、窒化珪素などの絶縁体からなるパッシベーション膜８０が形成される。パッシベーション膜８０は、トレンチ９９の底壁９９Ｂ、トレンチ９９の側壁９９Ａおよびコンタクト層５０において量子井戸層４０に面する側とは反対側の主面５０Ａを覆うように形成される。
　次に、工程（Ｓ５０）として電極形成工程が実施される。この工程（Ｓ５０）では、図７および図２を参照して、工程（Ｓ４０）においてパッシベーション膜８０が形成された半導体積層体１０に、ｎ側電極９１およびｐ側電極９２が形成される。具体的には、たとえばｎ側電極９１およびｐ側電極９２を形成すべき領域に対応する位置に開口を有するマスクをパッシベーション膜８０上に形成し、当該マスクを用いてパッシベーション膜８０をエッチングして開口部８１，８２を形成する。その後、たとえば蒸着法により適切な導電体からなるｎ側電極９１およびｐ側電極９２を形成する。以上の工程により、本実施の形態における赤外線受光素子１が完成する。その後、たとえばダイシングにより各素子に分離される。
　本実施の形態の半導体積層体１０においては、基板２０とバッファ層３０との間の格子不整合度である（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下とされるだけでなく、基板２０と量子井戸層４０との間の格子不整合度である（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下とされる。その結果、半導体積層体１０の反りが、半導体装置である赤外線受光素子１の製造プロセスにおける割れの発生を有効に抑制可能な程度に低減される。このように、本実施の形態の半導体積層体およびその製造方法によれば、半導体装置である赤外線受光素子１の製造プロセスにおける割れの発生を抑制し、歩留りの向上を達成することができる。
　また、本実施の形態の半導体積層体１０においては、反りは１００μｍ以下であることが好ましい。上述のように、割れの発生に対する反りの許容値は、基板直径が大きくなるにしたがって大きくなる。反りを１００μｍ以下とすることにより、５５ｍｍ以上の直径を有する基板を用いた場合に、割れの発生を有効に抑制することができる。
　また、本実施の形態における半導体装置である赤外線受光素子１の製造方法では、本実施の形態の半導体積層体１０が用いられて赤外線受光素子１が製造される。そのため、本実施の形態における赤外線受光素子１の製造方法によれば、製造プロセスにおける割れの発生が抑制され、歩留りの向上が達成される。
　半導体装置の製造プロセスにおける基板サイズと基板の材料歩留りとの関係を検討した。具体的には、直径２インチ～６インチの基板を用いて平面形状が縦１０ｍｍ、横８．５ｍｍである受光素子を作製する場合を想定して、素子（チップ）の取れ数および基板の利用効率（基板の主面の面積のうち、素子作製に利用される面積の割合）を算出した。これらの算出に際しては、基板から素子（チップ）を分離する際の切断代が素子の平面形状に対して１０％程度必要であることを考慮して、素子１個あたり縦１１ｍｍ、横９．４ｍｍの領域が必要であるとして計算を行った。結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
 　表１を参照して、基板の直径が大きくなるにしたがってチップの取れ数が多くなるだけでなく、基板の利用効率も向上している。これは、基板の直径を大きくすることにより、同時に作製可能な素子の数が多くなって生産効率が向上するだけでなく、基板の材料歩留りも向上することを意味する。特に、受光素子は平面形状が大きくなる場合も多いため、大口径基板の採用による基板の利用効率向上の効果が大きくなる。このことから、基板の直径を５５ｍｍ以上、たとえば３インチ（７６．２ｍｍ）とすることにより、生産効率および材料歩留りが向上する。そして、基板の直径を８０ｍｍ以上、たとえば４インチ（１０１．６ｍｍ）とすることにより、さらに生産効率および材料歩留りが向上する。さらなる生産効率および材料歩留りの向上のためには、基板の直径を１０５ｍｍ以上、たとえば５インチ（１２７ｍｍ）とすることが好ましく、さらに基板の直径を１３０ｍｍ以上、たとえば６インチ（１５２．４ｍｍ）とすることが好ましいといえる。
　半導体積層体における格子不整合度と反りとの関係を調査する実験を行った。実験の手順は以下の通りである。
　図５を参照して、まず、ＩｎＰからなる直径２インチの基板２０上にｎ－ＩｎＧａＡｓからなるバッファ層３０を形成し、さらにバッファ層３０上にＩｎＧａＡｓからなる第１要素層４１とＧａＡｓＳｂからなる第２要素層４２とが交互に積層された量子井戸層４０とを形成することにより、図５に示す構造を有する半導体積層体１０を作製した。各層の形成は、上記実施の形態と同様の手順により実施した。このとき、バッファ層３０を構成するｎ－ＩｎＧａＡｓのＩｎとＧａとの割合を調整することにより、バッファ層３０と基板２０との格子不整合度である（ｄ２－ｄ１）／ｄ１の値が－１×１０－４以上１×１０－４以下となるようにした。また、第１要素層４１を構成するＩｎＧａＡｓのＩｎとＧａとの割合、および第２要素層４２を構成するＧａＡｓＳｂのＡｓとＳｂとの割合を調整することにより、量子井戸層４０と基板２０との格子不整合度である（ｄ３－ｄ１）／ｄ１の値が－４×１０－３～４×１０－３の範囲で変化するようにした。このように、（ｄ２－ｄ１）／ｄ１の値が０に近い条件の下で（ｄ３－ｄ１）／ｄ１の値が異なる複数の半導体積層体１０を作製し、各半導体積層体１０の反りの値を調査した。実験の結果を図８に示す。
　図８において横軸は量子井戸層４０と基板２０との格子不整合度である（ｄ３－ｄ１）／ｄ１の値を示しており、縦軸は半導体積層体１０の反りの値を示している。図８を参照して、（ｄ３－ｄ１）／ｄ１の値が０から離れるにしたがって、半導体積層体１０の反りは大きくなっている。そして、上記のように直径２インチの基板２０を採用した場合、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下とすることで、反りの値は１００μｍ以下に抑制されている。ここで、半導体装置の製造工程においては、半導体積層体の反りが小さくなるように、吸着等の方法により矯正された状態で各工程が実施される。そして、反りが大きくなると、矯正によって半導体積層体に与えられる歪が大きくなり、これが許容値を超えると割れが発生する。この割れの発生に対する反りの許容値は、基板の直径が大きくなるにしたがって大きくなる。そして、直径が２インチ（５０．８ｍｍ）の基板２０を含む半導体積層体１０を用いて半導体装置を作製した場合、反りの値を１００μｍ以下とすることにより、割れの発生は十分に低い確率に抑制される。このことから、反りを１００μｍ以下とすることにより、５５ｍｍ以上の直径を有する基板を用いた場合に、割れの発生を有効に抑制することができるといえる。
　半導体積層体の基板とバッファ層との間の格子不整合度（ｄ２－ｄ１）／ｄ１、基板と量子井戸層との間の格子不整合度（ｄ３－ｄ１）／ｄ１、およびバッファ層と量子井戸層との間の格子不整合度（ｄ３－ｄ２）／ｄ２、を変化させた場合の、半導体装置の製造プロセスにおける割れの発生率を調査する実験を行った。実験の手順は以下の通りである。
　まず、直径６インチ（１５２．４ｍｍ）のＩｎＰからなる基板２０を準備し、上記実施の形態と同様の手順により基板２０上にｎ－ＩｎＧａＡｓからなるバッファ層３０、ＩｎＧａＡｓからなる第１要素層４１とＧａＡｓＳｂからなる第２要素層４２とが交互に積層された量子井戸層４０、ｐ－ＩｎＧａＡｓからなるコンタクト層５０を形成し、図１に示す半導体積層体１０を作製した。さらに、この半導体積層体１０に対して上記実施の形態の工程（Ｓ３０）～（Ｓ５０）を実施して、図２に示す赤外線受光素子１を作製した。そして、各素子への分離を行うことなく、割れの発生の有無を調査した。実験結果を表２～表４に示す。
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
Figure JPOXMLDOC01-appb-T000004
 　表２には、（ｄ３－ｄ１）／ｄ１の値が－１×１０－４以上１×１０－４以下、すなわち（ｄ３－ｄ１）／ｄ１の値が０に近い状態において（ｄ２－ｄ１）／ｄ１の値を変化させた場合の割れの発生率の調査結果が示されている。また、表３には、（ｄ２－ｄ１）／ｄ１の値が－１×１０－４以上１×１０－４以下、すなわち（ｄ２－ｄ１）／ｄ１の値が０に近い状態において（ｄ３－ｄ１）／ｄ１の値を変化させた場合の割れの発生率の調査結果が示されている。また、表４には、（ｄ２－ｄ１）／ｄ１の値を１．３×１０－３（一定）とし、（ｄ３－ｄ２）／ｄ２の値を変化させた場合の割れの発生率の調査結果が示されている。
　表２を参照して、（ｄ３－ｄ１）／ｄ１の値が十分に小さい場合でも、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下の範囲外となった場合、割れの発生率は高くなっている。これに対し、（ｄ２－ｄ１）／ｄ１の値を－３×１０－３以上３×１０－３以下の範囲内とすることにより、割れの発生率を２０％以下にまで抑制することができる。また、（ｄ２－ｄ１）／ｄ１の値を－１．４×１０－３以上１．４×１０－３以下の範囲内とすることにより、割れの発生率を一層低減することが可能となっている。
　また、表３を参照して、（ｄ２－ｄ１）／ｄ１の値が十分に小さい場合でも、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下の範囲外となった場合、割れの発生率は高くなっている。これに対し、（ｄ３－ｄ１）／ｄ１の値を－３×１０－３以上３×１０－３以下の範囲内とすることにより、割れの発生率を２０％以下にまで抑制することができる。また、（ｄ３－ｄ１）／ｄ１の値を－１．４×１０－３以上１．４×１０－３以下の範囲内とすることにより、割れの発生率を一層低減することが可能となっている。
　さらに、表４を参照して、（ｄ２－ｄ１）／ｄ１の値および（ｄ３－ｄ２）／ｄ２の値がいずれも－３×１０－３以上３×１０－３以下の範囲内であっても、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下の範囲外となった場合、割れの発生率は高くなっている。すなわち、単に隣り合う層同士の格子不整合度を－３×１０－３以上３×１０－３以下の範囲内とするだけでは、割れの発生率を十分に低減できない場合があることが分かる。
　以上の実験結果より、（ｄ２－ｄ１）／ｄ１の値および（ｄ３－ｄ１）／ｄ１の値を同時に－３×１０－３以上３×１０－３以下の範囲とすることが、割れの発生率低減に有効であることが確認された。なお、同じ格子不整合度の場合、基板の直径が大きくなるほど反りも大きくなるが、同時に割れ発生に対する反りの許容値も大きくなる。そのため、基板の直径が５５ｍｍ以上の場合、基板の直径に関わらず、（ｄ２－ｄ１）／ｄ１の値および（ｄ３－ｄ１）／ｄ１の値を同時に－３×１０－３以上３×１０－３以下の範囲にするという条件を満たせば、割れの発生率は有効に抑制される。
　今回開示された実施の形態および実施例はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本願の半導体積層体、半導体積層体の製造方法および半導体装置の製造方法は、ＩＩＩ－Ｖ族化合物半導体からなる基板、バッファ層および量子井戸層を備えた半導体積層体、半導体積層体の製造方法および半導体装置の製造方法に、特に有利に適用され得る。
１　赤外線受光素子、１０　半導体積層体、２０　基板、２０Ａ　基板の主面、３０　バッファ層、３０Ａ　バッファ層の主面、４０　量子井戸層、４０Ａ　量子井戸層の主面、４１　第１要素層、４２　第２要素層、５０　コンタクト層、５０Ａ　コンタクト層の主面、８０　パッシベーション膜、８１，８２　開口部、９１　ｎ側電極、９２　ｐ側電極、９９　トレンチ、９９Ａ　側壁、９９Ｂ　底壁

Claims (10)

  1. 　ＩＩＩ－Ｖ族化合物半導体からなる基板と、
    　前記基板上に接触して配置され、ＩＩＩ－Ｖ族化合物半導体からなるバッファ層と、
    　前記バッファ層上に接触して配置され、ＩＩＩ－Ｖ族化合物半導体からなる複数の要素層から構成される量子井戸層と、を備え、
    　前記基板の直径は５５ｍｍ以上であり、
    　前記複数の要素層のうち少なくとも１つは３以上の元素から構成される混晶からなり、
    　前記基板を構成する化合物半導体の格子定数をｄ１、前記バッファ層を構成する化合物半導体の格子定数をｄ２、前記量子井戸層を構成する化合物半導体の平均の格子定数をｄ３とした場合、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下であり、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下である、半導体積層体。
  2. 　前記基板の直径は８０ｍｍ以上である、請求項１に記載の半導体積層体。
  3. 　反りが１００μｍ以下である、請求項１または２に記載の半導体積層体。
  4. 　前記量子井戸層の厚みは１μｍ以上である、請求項１～３のいずれか１項に記載の半導体積層体。
  5. 　前記基板を構成するＩＩＩ－Ｖ族化合物半導体はＧａＡｓ、ＧａＰ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＡｌＳｂまたはＡｌＡｓである、請求項１～４のいずれか１項に記載の半導体積層体。
  6. 　前記複数の要素層のうち少なくとも１つはＳｂを含んでいる、請求項１～５のいずれか１項に記載の半導体積層体。
  7. 　前記量子井戸層は、前記要素層であるＩｎＧａＡｓ層とＧａＡｓＳｂ層とが交互に積層された構造を有している、請求項１～６のいずれか１項に記載の半導体積層体。
  8. 　ＩＩＩ－Ｖ族化合物半導体からなる基板を準備する工程と、
    　前記基板上に接触するようにＩＩＩ－Ｖ族化合物半導体からなるバッファ層を成長させる工程と、
    　前記バッファ層上に接触するように、ＩＩＩ－Ｖ族化合物半導体からなる複数の要素層から構成される量子井戸層を成長させる工程と、を備え、
    　前記基板の直径は５５ｍｍ以上であり、
    　前記複数の要素層のうち少なくとも１つは３以上の元素から構成される混晶からなり、　前記基板を構成する化合物半導体の格子定数をｄ１、前記バッファ層を構成する化合物半導体の格子定数をｄ２、前記量子井戸層を構成する化合物半導体の平均の格子定数をｄ３とした場合、（ｄ２－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下であり、（ｄ３－ｄ１）／ｄ１の値が－３×１０－３以上３×１０－３以下である、半導体積層体の製造方法。
  9. 　前記バッファ層を成長させる工程および前記量子井戸層を成長させる工程では、有機金属気相成長により前記バッファ層および前記量子井戸層を成長させる、請求項８に記載の半導体積層体の製造方法。
  10. 　請求項８または９に記載の半導体積層体の製造方法により製造された半導体積層体を準備する工程と、前記半導体積層体上に電極を形成する工程と、を備えた、半導体装置の製造方法。
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