JP2015149335A - 半導体積層体、半導体積層体の製造方法および半導体装置の製造方法 - Google Patents
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Abstract
【課題】III−V族化合物半導体からなる基板、バッファ層および量子井戸層を備えた半導体装置の製造プロセスにおける歩留りを向上させることが可能な半導体積層体、半導体積層体の製造方法および半導体装置の製造方法を提供する。【解決手段】半導体積層体10は、基板20と、バッファ層30と、量子井戸層40とを備える。基板20の直径は55mm以上であり、第1要素層41および第2要素層42の少なくとも一方は3以上の元素から構成される混晶からなる。そして、基板20の格子定数をd1、バッファ層30の格子定数をd2、量子井戸層40の平均の格子定数をd3とした場合、(d2−d1)/d1の値が−3?10−3以上3?10−3以下であり、(d3−d1)/d1の値が−3?10−3以上3?10−3以下である。【選択図】図1
Description
本発明は、半導体積層体、半導体積層体の製造方法および半導体装置の製造方法に関し、より特定的にはIII−V族化合物半導体からなる基板、バッファ層および量子井戸層を備えた半導体積層体、半導体積層体の製造方法および半導体装置の製造方法に関するものである。
III−V族化合物半導体からなる基板上にIII−V族化合物半導体からなる動作層を形成することにより、近赤外光に対応した受光素子などの半導体装置を得ることができる。そのため、たとえば通信用、生体検査用、夜間撮像用などの受光素子の開発を目的として、III−V族化合物半導体からなる基板および動作層を備えた半導体装置について、種々の検討がなされている(たとえば、特許文献1および非特許文献1参照)。
R.Sidhu,et al.、"A Long−Wavelength Photodiode on InP Using Lattice−Matched GaInAs−GaAsSb Type−II Quantum Wells"、IEEE PHOTONICS TECHNOLOGY LETTERS、VOL.17,NO.12、DECEMBER 2005、p.2715−2717
上記III−V族化合物半導体を用いた半導体装置を普及させるためには、製造コストの低減が求められる。製造コストの低減は、たとえば直径3インチ(約76mm)以上の大口径の基板を用いて半導体装置を効率よく製造することにより達成することができる。
しかしながら、大口径基板を用いる場合、小口径の基板を用いる場合に比べて、半導体装置を製造するプロセスにおいて基板の割れが発生する確率が高くなる。その結果、歩留りが低下し、半導体装置の製造コストの低減が達成できないという問題がある。
そこで、III−V族化合物半導体からなる基板、バッファ層および量子井戸層を備えた半導体装置の製造プロセスにおける歩留りを向上させることが可能な半導体積層体、半導体積層体の製造方法および半導体装置の製造方法を提供することを目的の1つとする。
本発明に従った半導体積層体は、III−V族化合物半導体からなる基板と、基板上に接触して配置され、III−V族化合物半導体からなるバッファ層と、バッファ層上に接触して配置され、III−V族化合物半導体からなる複数の要素層から構成される量子井戸層と、を備えている。基板の直径は55mm以上である。複数の要素層のうち少なくとも1つは3以上の元素から構成される混晶からなる。そして、基板を構成する化合物半導体の格子定数をd1、バッファ層を構成する化合物半導体の格子定数をd2、量子井戸層を構成する化合物半導体の平均の格子定数をd3とした場合、(d2−d1)/d1の値が−3×10−3以上3×10−3以下であり、(d3−d1)/d1の値が−3×10−3以上3×10−3以下である。
本発明に従った半導体積層体の製造方法は、III−V族化合物半導体からなる基板を準備する工程と、基板上に接触するようにIII−V族化合物半導体からなるバッファ層を成長させる工程と、バッファ層上に接触するように、III−V族化合物半導体からなる複数の要素層から構成される量子井戸層を成長させる工程と、を備えている。上記基板の直径は55mm以上である。上記複数の要素層のうち少なくとも1つは3以上の元素から構成される混晶からなる。そして、基板を構成する化合物半導体の格子定数をd1、バッファ層を構成する化合物半導体の格子定数をd2、量子井戸層を構成する化合物半導体の平均の格子定数をd3とした場合、(d2−d1)/d1の値が−3×10−3以上3×10−3以下であり、(d3−d1)/d1の値が−3×10−3以上3×10−3以下である。
上記半導体積層体および半導体積層体の製造方法によれば、III−V族化合物半導体からなる基板、バッファ層および量子井戸層を備えた半導体装置の製造プロセスにおける歩留りを向上させることが可能な半導体積層体および半導体積層体の製造方法を提供することができる。
[本願発明の実施形態の説明]
最初に本願発明の実施態様を列記して説明する。本願の半導体積層体は、III−V族化合物半導体からなる基板と、基板上に接触して配置され、III−V族化合物半導体からなるバッファ層と、バッファ層上に接触して配置され、III−V族化合物半導体からなる複数の要素層から構成される量子井戸層と、を備えている。基板の直径は55mm以上である。複数の要素層のうち少なくとも1つは3以上の元素から構成される混晶からなる。そして、基板を構成する化合物半導体の格子定数をd1、バッファ層を構成する化合物半導体の格子定数をd2、量子井戸層を構成する化合物半導体の平均の格子定数をd3とした場合、(d2−d1)/d1の値が−3×10−3以上3×10−3以下であり、(d3−d1)/d1の値が−3×10−3以上3×10−3以下である。
最初に本願発明の実施態様を列記して説明する。本願の半導体積層体は、III−V族化合物半導体からなる基板と、基板上に接触して配置され、III−V族化合物半導体からなるバッファ層と、バッファ層上に接触して配置され、III−V族化合物半導体からなる複数の要素層から構成される量子井戸層と、を備えている。基板の直径は55mm以上である。複数の要素層のうち少なくとも1つは3以上の元素から構成される混晶からなる。そして、基板を構成する化合物半導体の格子定数をd1、バッファ層を構成する化合物半導体の格子定数をd2、量子井戸層を構成する化合物半導体の平均の格子定数をd3とした場合、(d2−d1)/d1の値が−3×10−3以上3×10−3以下であり、(d3−d1)/d1の値が−3×10−3以上3×10−3以下である。
一般に、動作層として量子井戸層を含む半導体装置の製造プロセスにおいては、基板と量子井戸層との間の格子定数の差などに起因した量子井戸層における歪の発生や結晶構造の乱れ(格子欠陥)を軽減する必要がある。そのため、たとえば基板を構成する結晶の格子定数と量子井戸層を構成する結晶の格子定数との差を緩衝する結晶からなるバッファ層が、基板と量子井戸層との間に配置される場合がある。すなわち、良好な結晶性を有する量子井戸層を含む半導体装置を製造するために、隣り合う層同士の格子定数の差を小さくする対策が採用される場合がある。
しかしながら、本発明者らの検討によれば、隣り合う層同士の格子定数の差が十分に小さいと思われる場合でも、半導体装置の製造プロセスにおいて割れが発生し、歩留りが低下する場合がある。具体的には、半導体積層体の反りが大きくなり、これを吸引等の手法により平坦な状態に維持しつつ半導体装置の製造プロセスを進める際に、半導体積層体に割れが発生する。この問題は、直径55mm以上の大口径の基板を用いた場合に、顕著となる。そして、本発明者らは、隣り合う層である基板とバッファ層との間の格子定数の差だけでなく、バッファ層を挟んで配置される基板と量子井戸層との間の格子定数の差についても所定値以下、具体的には3×10−3以下とすることにより、半導体装置の製造プロセスにおける割れの発生を有効に抑制できることを見出した。
本願の半導体積層体においては、(d2−d1)/d1の値が−3×10−3以上3×10−3以下とされるだけでなく、(d3−d1)/d1の値が−3×10−3以上3×10−3以下とされる。その結果、半導体積層体の反りが、半導体装置の製造プロセスにおける割れの発生を有効に抑制可能な程度に低減される。このとき、基板の直径が大きくなるにしたがって反りの絶対値は大きくなる。しかし、基板の直径が大きくなるにしたがって、割れの発生を有効に抑制可能な反りの許容量が大きくなる。そのため、上記条件が満たされることにより、たとえば直径6インチ(約152mm)程度の大型の基板を用いた場合でも、割れの発生を有効に抑制することができる。以上のように、本願の半導体積層体によれば、半導体装置の製造プロセスにおける割れの発生を抑制し、歩留りの向上を達成することができる。
上記半導体積層体においては、基板の直径は80mm以上であってもよい。このようにすることにより、半導体装置を効率よく製造することができる。また、より高効率な半導体装置の製造のためには、基板の直径は105mm以上であってもよく、130mm以上であってもよい。
上記半導体積層体においては、反りが100μm以下であってもよい。このようにすることにより、半導体装置の製造プロセスにおける割れの発生をより確実に抑制することができる。また、反りを50μm以下とすることにより、一層確実に半導体装置の製造プロセスにおける割れの発生を抑制することができる。なお、本願において、半導体積層体の「反り」とは、半導体積層体を水平面上に載置した場合における当該水平面と、当該水平面に対向する半導体積層体の主面において当該水平面から最も離れた部分との距離をいう。
上記半導体積層体においては、量子井戸層の厚みは1μm以上であってもよい。このようにすることにより、半導体積層体を用いて半導体装置である受光素子を製造した場合における受光素子の受光感度を向上させることができる。
上記半導体積層体においては、基板を構成するIII−V族化合物半導体はGaAs(ガリウム砒素)、GaP(ガリウムリン)、GaSb(ガリウムアンチモン)、InP(インジウムリン)、InAs(インジウム砒素)、InSb(インジウムアンチモン)、AlSb(アルミニウムアンチモン)またはAlAs(アルミニウム砒素)であってもよい。これらのIII−V族化合物半導体からなる基板を備えた半導体積層体は、赤外線用の受光素子を製造するための半導体積層体として好適である。
上記半導体積層体においては、複数の要素層のうち少なくとも1つはSb(アンチモン)を含んでいてもよい。このようにすることにより、波長1.7μm以上の赤外線用の受光素子の製造に適した半導体積層体を得ることができる。
上記半導体積層体において、量子井戸層は、要素層であるInGaAs(インジウムガリウム砒素)層とGaAsSb(ガリウム砒素アンチモン)層とが交互に積層された構造を有していてもよい。InGaAs層とGaAsSb層とが交互に積層された構造を有する量子井戸層は、波長1.7μm以上の赤外線用の受光層として好適である。そのため、このようにすることにより、波長1.7μm以上の赤外線用の受光素子の製造に適した半導体積層体を得ることができる。
本願の半導体積層体の製造方法は、III−V族化合物半導体からなる基板を準備する工程と、基板上に接触するようにIII−V族化合物半導体からなるバッファ層を成長させる工程と、バッファ層上に接触するように、III−V族化合物半導体からなる複数の要素層から構成される量子井戸層を成長させる工程と、を備えている。上記基板の直径は55mm以上である。上記複数の要素層のうち少なくとも1つは3以上の元素から構成される混晶からなる。そして、基板を構成する化合物半導体の格子定数をd1、バッファ層を構成する化合物半導体の格子定数をd2、量子井戸層を構成する化合物半導体の平均の格子定数をd3とした場合、(d2−d1)/d1の値が−3×10−3以上3×10−3以下であり、(d3−d1)/d1の値が−3×10−3以上3×10−3以下である。
本願の半導体積層体の製造方法においては、(d2−d1)/d1の値が−3×10−3以上3×10−3以下とされるだけでなく、(d3−d1)/d1の値が−3×10−3以上3×10−3以下とされる。その結果、半導体装置の製造プロセスにおける割れの発生を有効に抑制可能な程度に反りが低減された半導体積層体を製造することができる。
上記半導体積層体の製造方法において、バッファ層を成長させる工程および量子井戸層を成長させる工程では、有機金属気相成長によりバッファ層および量子井戸層を成長させてもよい。これにより、半導体積層体の生産効率を向上させることができる。
本願の半導体装置の製造方法は、上記半導体積層体の製造方法により製造された半導体積層体を準備する工程と、半導体積層体上に電極を形成する工程と、を備えている。本願の半導体装置の製造方法では、上記半導体積層体の製造方法により製造された半導体積層体が準備されることにより、半導体装置の製造プロセスにおける割れの発生が抑制される。そのため、本願の半導体装置の製造方法によれば、高い歩留りを確保しつつ半導体装置を製造することができる。
[本願発明の実施形態の詳細]
次に、本発明にかかる半導体積層体の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
次に、本発明にかかる半導体積層体の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図1を参照して、本実施の形態における半導体積層体10は、基板20と、バッファ層30と、量子井戸層40と、コンタクト層50とを備えている。
基板20は、III−V族化合物半導体からなっている。また、基板20の直径は55mm以上であり、たとえば3インチである。基板20を構成するIII−V族化合物半導体としては、たとえばGaAs、GaP、GaSb、InP、InAs、InSb、AlSb、AlAsなどを採用することができる。これらのIII−V族化合物半導体からなる基板20を採用することにより、半導体積層体10を、赤外線用の受光素子の製造に適したものとすることができる。基板20の直径は、半導体積層体10を用いた半導体装置の生産効率および歩留りの向上を目的として、80mm以上(たとえば4インチ)とすることができ、さらに105mm以上(たとえば5インチ)、さらに130mm以上(たとえば6インチ)とすることができる。
バッファ層30は、基板20の一方の主面20A上に接触するように配置されている。バッファ層30は、III−V族化合物半導体からなっている。バッファ層30を構成するIII−V族化合物半導体としては、たとえばGaAs、GaP、GaSb、InP、InAs、InSb、AlSb、AlAs、AlGaAs(アルミニウムガリウム砒素)、InGaAs(インジウムガリウム砒素)、InGaP(インジウムガリウムリン)などを採用することができる。そして、基板20を構成する化合物半導体の格子定数をd1、バッファ層30を構成する化合物半導体の格子定数をd2とした場合、(d2−d1)/d1の値が−3×10−3以上3×10−3以下となるように、バッファ層30を構成する化合物半導体が選択される。具体的には、たとえば上記d1とd2との関係を満たすようにInとGaとの割合が調整された、導電型がn型であるInGaAs(n−InGaAs)が、バッファ層30を構成する化合物半導体として採用される。バッファ層30に含まれるn型不純物としては、たとえばSi(珪素)を採用することができる。
量子井戸層40は、バッファ層30の、基板20に面する側とは反対側の主面30A上に接触するように配置されている。量子井戸層40は、III−V族化合物半導体からなる2つの要素層が交互に積層された構造を有している。より具体的には、量子井戸層40は、第1要素層41と第2要素層42とが交互に積層された構造を有している。第1要素層41および第2要素層42のうち少なくとも一方は3以上の元素から構成される混晶からなっている。
半導体積層体10を受光素子の製造に使用する場合、量子井戸層40の厚みは1μm以上とすることが好ましい。これにより、半導体積層体10を用いて製造される受光素子の受光感度を向上させることができる。また、半導体積層体10を波長1.7μm以上の赤外線用の受光素子の製造に用いる場合、上記要素層のうち少なくとも1つはSbを含んでいることが好ましい。
そして、基板20を構成する化合物半導体の格子定数をd1、量子井戸層40を構成する化合物半導体の平均の格子定数をd3とした場合、(d3−d1)/d1の値が−3×10−3以上3×10−3以下となるように、量子井戸層40を構成する化合物半導体が選択される。たとえば、上記d1とd3との関係を満たすように構成元素の含有量が調整されたInGaAsおよびGaAsSbが、量子井戸層40を構成するIII−V族化合物半導体として採用される。すなわち、第1要素層41を構成するIII−V族化合物半導体としてはたとえばInGaAsを採用することができ、第2要素層42を構成するIII−V族化合物半導体としてはGaAsSbを採用することができる。第1要素層41および第2要素層42の厚みは、たとえばそれぞれ5nmとすることができる。そして、量子井戸層40は、第1要素層41と第2要素層42とからなる単位構造が、たとえば250組積層されたものとすることができる。すなわち、量子井戸層40の厚みは、たとえば2.5μmとすることができる。量子井戸層40は、このような構造を有するタイプII量子井戸とすることができる。
InGaAs層とGaAsSb層とが交互に積層された構造を有する量子井戸層40は、波長1.7μm以上の赤外線用の受光層として好適である。そのため、このような構造を採用することにより、半導体積層体10を、波長1.7μm以上の赤外線用の受光素子の製造に適したものとすることができる。なお、第1要素層41および第2要素層42を構成するIII−V族化合物半導体の組み合わせは上記d1とd3との関係を満たす限りこれに限られず、たとえばGaAs(ガリウム砒素)とAlGaAs(アルミニウムガリウム砒素)との組み合わせ、InAs(インジウム砒素)とInAsSb(インジウム砒素アンチモン)との組み合わせ、GaN(窒化ガリウム)とAlGaN(窒化アルミニウムガリウム)との組み合わせ、InGaN(窒化インジウムガリウム)とAlGaN(窒化アルミニウムガリウム)との組み合わせなどであってもよい。
コンタクト層50は、量子井戸層40の、バッファ層30に面する側とは反対側の主面40A上に接触するように配置されている。コンタクト層50は、III−V族化合物半導体からなっている。
コンタクト層50を構成するIII−V族化合物半導体としては、たとえばGaAs、InP、InGaAsなどを採用することができる。具体的には、たとえば導電型がp型であるInGaAs(p−InGaAs)が、コンタクト層50を構成する化合物半導体として採用される。コンタクト層50に含まれるp型不純物としては、たとえばZn(亜鉛)を採用することができる。
本実施の形態の半導体積層体10においては、基板20とバッファ層30との間の格子不整合度である(d2−d1)/d1の値が−3×10−3以上3×10−3以下とされるだけでなく、基板20と量子井戸層40との間の格子不整合度である(d3−d1)/d1の値が−3×10−3以上3×10−3以下とされている。その結果、半導体積層体10の反りが、半導体装置の製造プロセスにおける割れの発生を有効に抑制可能な程度に低減される。そのため、上記条件が満たされることにより、たとえば基板20が直径130mm程度の大型の基板である場合でも、割れの発生を有効に抑制することができる。その結果、本実施の形態の半導体積層体10を用いることで、半導体装置の製造プロセスにおける割れの発生を抑制し、歩留りの向上を達成することができる。
また、半導体積層体10の反りは100μm以下であることが好ましい。これにより、半導体装置の製造プロセスにおける割れの発生をより確実に抑制することができる。また、反りを50μm以下とすることにより、一層確実に半導体装置の製造プロセスにおける割れの発生を抑制することができる。
次に、上記半導体積層体10から作製される半導体装置の一例である赤外線受光素子(フォトダイオード)について説明する。図2を参照して、本実施の形態における赤外線受光素子1は、上記本実施の形態の半導体積層体10を用いて作製されたものであって、半導体積層体10と同様に積層された基板20と、バッファ層30と、量子井戸層40と、コンタクト層50とを備えている。そして、赤外線受光素子1には、コンタクト層50および量子井戸層40を貫通し、バッファ層30に到達するトレンチ99が形成されている。すなわち、トレンチ99の側壁99Aにおいて、コンタクト層50および量子井戸層40が露出している。また、トレンチ99の底壁99Bは、バッファ層30内に位置している。
さらに、赤外線受光素子1は、パッシベーション膜80と、n側電極91と、p側電極92とを備えている。パッシベーション膜80はトレンチ99の底壁99B、トレンチ99の側壁99Aおよびコンタクト層50において量子井戸層40に面する側とは反対側の主面50Aを覆うように配置されている。パッシベーション膜80は、窒化珪素、酸化珪素などの絶縁体からなっている。
トレンチ99の底壁99Bを覆うパッシベーション膜80には、パッシベーション膜80を厚み方向に貫通するように開口部81が形成されている。そして、開口部81を充填するようにn側電極91が配置されている。n側電極91は、開口部81から露出するバッファ層30に接触するように配置されている。n側電極91は金属などの導電体からなっている。より具体的には、n側電極91は、たとえばAuGeNi(金ゲルマニウムニッケル)からなるものとすることができる。n側電極91は、バッファ層30に対してオーミック接触している。
コンタクト層50の主面50Aを覆うパッシベーション膜80には、パッシベーション膜80を厚み方向に貫通するように開口部82が形成されている。そして、開口部82を充填するようにp側電極92が配置されている。p側電極92は、開口部82から露出するコンタクト層50に接触するように配置されている。p側電極92は金属などの導電体からなっている。より具体的には、p側電極92は、たとえばAuZn(金亜鉛)からなるものとすることができる。p側電極92は、コンタクト層50に対してオーミック接触している。
この赤外線受光素子1に赤外線が入射すると、量子井戸層40内の量子準位間で赤外線が吸収され、電子と正孔とのペアが生成する。そして、生成した電子が光電流信号として赤外線受光素子1から取り出されることにより、赤外線が検出される。
なお、上記p側電極92は画素電極である。そして、上記赤外線受光素子1は、図2に示すように画素電極であるp側電極92が1つだけ含まれるものであってもよいし、複数の画素電極(p側電極92)を含むものであってもよい。具体的には、赤外線受光素子1は、図2に示す構造を単位構造とし、当該単位構造が、図2において基板20の主面20Aが延在する方向に複数繰り返される構造を有していてもよい。この場合、赤外線受光素子1は、画素に対応する複数のp側電極92を有する一方で、n側電極91については1つだけ配置される。
次に、本実施の形態における半導体積層体10および赤外線受光素子1の製造方法の概要について説明する。
図3を参照して、本実施の形態における半導体積層体10および赤外線受光素子1の製造方法では、まず工程(S10)として基板準備工程が実施される。この工程(S10)では、図4を参照して、たとえば直径4インチ(101.6mm)のInPからなる基板20が準備される。より具体的には、InPからなるインゴットをスライスすることにより、InPからなる基板20が得られる。この基板20の表面が研磨された後、洗浄等のプロセスを経て主面20Aの平坦性および清浄性が確保された基板20が準備される。
次に、工程(S20)として動作層形成工程が実施される。この工程(S20)では、工程(S10)において準備された基板20の主面20A上に、動作層であるバッファ層30、量子井戸層40およびコンタクト層50が形成される。この動作層の形成は、たとえば有機金属気相成長により実施することができる。有機金属気相成長による動作層の形成は、たとえば基板加熱用のヒータを備えた回転テーブル上に基板20を載置し、ヒータにより基板20を加熱しつつ基板上に原料ガスを供給することにより実施することができる。
具体的には、図4を参照して、まず基板20の主面20A上に接触するように、たとえばIII−V族化合物半導体であるn−InGaAsからなるバッファ層30が有機金属気相成長により形成される。n−InGaAsからなるバッファ層30の形成では、Inの原料ガスとしてたとえばTMIn(トリメチルインジウム)、TEIn(トリエチルインジウム)などを用いることができ、Gaの原料ガスとしてたとえばTEGa(トリエチルガリウム)、TMGa(トリメチルガリウム)などを用いることができ、Asの原料ガスとしてたとえばAsH3(アルシン)、TBAs(ターシャリーブチルアルシン)、TMAs(トリメチル砒素)などを用いることができる。また、n型不純物としてSiを添加する場合、たとえばSiH4(シラン)、SiH3(CH3)(モノメチルシラン)、TeESi(テトラエチルシラン)を原料ガスに添加することができる。
ここで、基板20を構成する化合物半導体の格子定数をd1、バッファ層30を構成する化合物半導体の格子定数をd2とした場合、(d2−d1)/d1の値が−3×10−3以上3×10−3以下となるように、バッファ層30が形成される。具体的には、たとえば原料ガスの流量等をコントロールしてバッファ層30を構成するInGaAsにおけるInとGaとの割合を調整することにより、格子定数d2を、上記条件が達成される適切な値とすることができる。
次に、図4および図5を参照して、バッファ層30の、基板20に面する側とは反対側の主面30A上に接触するように、たとえばIII−V族化合物半導体であるInGaAsからなる第1要素層41と、III−V族化合物半導体であるGaAsSbからなる第2要素層42とが交互に積層して形成されることにより、量子井戸層40が形成される。量子井戸層40の形成は、上記バッファ層30の形成に引き続いて有機金属気相成長により実施することができる。すなわち、量子井戸層40の形成は、バッファ層30の形成の際に用いた装置内に基板20を配置した状態で、原料ガスを変更することにより実施することができる。
InGaAsからなる第1要素層41の形成では、Inの原料ガスとしてたとえばTMIn、TEInなどを用いることができ、Gaの原料ガスとしてたとえばTEGa、TMGaなどを用いることができ、Asの原料ガスとしてたとえばAsH3、TBAs、TMAsなどを用いることができる。また、GaAsSbからなる第2要素層42の形成では、たとえばGaの原料ガスとしてたとえばTEGa、TMGaなどを用いることができ、Asの原料ガスとしてたとえばAsH3、TBAs、TMAsなどを用いることができる。第1要素層41および第2要素層42は、たとえばそれぞれ厚み5nmとし、第1要素層41と第2要素層42とからなる単位構造が、たとえば250組積層するように形成することができる。これにより、タイプII量子井戸である量子井戸層40を形成することができる。
ここで、基板20を構成する化合物半導体の格子定数をd1、量子井戸層40を構成する化合物半導体の平均の格子定数をd3とした場合、(d3−d1)/d1の値が−3×10−3以上3×10−3以下となるように、量子井戸層40が形成される。具体的には、たとえば原料ガスの流量等をコントロールして量子井戸層40を構成する化合物半導体の組成を調整することにより、格子定数d3を、上記条件が達成される適切な値とすることができる。第1要素層41がInGaAsからなる場合、たとえばInとGaとの割合を変化させることによりInGaAsの格子定数を調整することができる。また、第2要素層42がGaAsSbからなる場合、AsとSbとの割合を変化させることによりGaAsSbの格子定数を調整することができる。そして、これらの調整を組み合わせることにより、量子井戸層40の平均の格子定数d3を、上記条件が達成される適切な値とすることができる。
次に、図5および図1を参照して、量子井戸層40の、バッファ層30に面する側とは反対側の主面40A上に接触するように、たとえばIII−V族化合物半導体であるp−InGaAsからなるコンタクト層50が形成される。コンタクト層50の形成は、上記量子井戸層40の形成に引き続いて有機金属気相成長により実施することができる。すなわち、コンタクト層50の形成は、量子井戸層40の形成の際に用いた装置内に基板20を配置した状態で、原料ガスを変更することにより実施することができる。p−InGaAsからなるコンタクト層50の形成では、Inの原料ガスとしてたとえばTMIn、TEInなどを用いることができ、Gaの原料ガスとしてたとえばTEGa、TMGaなどを用いることができ、Asの原料ガスとしてたとえばAsH3、TBAs、TMAsなどを用いることができる。また、p型不純物としてZnを添加する場合、たとえばDMZn(ジメチル亜鉛)、DEZn(ジエチル亜鉛)を原料ガスに添加することができる。
以上の手順により、本実施の形態における半導体積層体10が完成する。上述のように、工程(S20)を有機金属気相成長により実施することにより、半導体積層体10の生産効率を向上させることができる。なお、工程(S20)は有機金属気相成長以外の方法により実施することも可能であって、たとえばMBE(Molecular Beam Epitaxy)法を用いてもよい。
次に、図3を参照して、工程(S30)としてトレンチ形成工程が実施される。この工程(S30)では、図1および図6を参照して、上記工程(S10)〜(S20)において作製された半導体積層体10に、コンタクト層50および量子井戸層40を貫通し、バッファ層30に到達するトレンチ99が形成される。トレンチ99は、たとえばコンタクト層50の主面50A上にトレンチ99の形状に対応する開口を有するマスク層を形成した上で、エッチングを実施することにより形成することができる。
次に、工程(S40)としてパッシベーション膜形成工程が実施される。この工程(S40)では、図6および図7を参照して、工程(S30)においてトレンチ99が形成された半導体積層体10に対し、パッシベーション膜80が形成される。具体的には、たとえばCVD(Chemical Vapor Deposition)により酸化珪素、窒化珪素などの絶縁体からなるパッシベーション膜80が形成される。パッシベーション膜80は、トレンチ99の底壁99B、トレンチ99の側壁99Aおよびコンタクト層50において量子井戸層40に面する側とは反対側の主面50Aを覆うように形成される。
次に、工程(S50)として電極形成工程が実施される。この工程(S50)では、図7および図2を参照して、工程(S40)においてパッシベーション膜80が形成された半導体積層体10に、n側電極91およびp側電極92が形成される。具体的には、たとえばn側電極91およびp側電極92を形成すべき領域に対応する位置に開口を有するマスクをパッシベーション膜80上に形成し、当該マスクを用いてパッシベーション膜80をエッチングして開口部81,82を形成する。その後、たとえば蒸着法により適切な導電体からなるn側電極91およびp側電極92を形成する。以上の工程により、本実施の形態における赤外線受光素子1が完成する。その後、たとえばダイシングにより各素子に分離される。
本実施の形態の半導体積層体10においては、基板20とバッファ層30との間の格子不整合度である(d2−d1)/d1の値が−3×10−3以上3×10−3以下とされるだけでなく、基板20と量子井戸層40との間の格子不整合度である(d3−d1)/d1の値が−3×10−3以上3×10−3以下とされる。その結果、半導体積層体10の反りが、半導体装置である赤外線受光素子1の製造プロセスにおける割れの発生を有効に抑制可能な程度に低減される。このように、本実施の形態の半導体積層体およびその製造方法によれば、半導体装置である赤外線受光素子1の製造プロセスにおける割れの発生を抑制し、歩留りの向上を達成することができる。
また、本実施の形態の半導体積層体10においては、反りは100μm以下であることが好ましい。上述のように、割れの発生に対する反りの許容値は、基板直径が大きくなるにしたがって大きくなる。反りを100μm以下とすることにより、55mm以上の直径を有する基板を用いた場合に、割れの発生を有効に抑制することができる。
また、本実施の形態における半導体装置である赤外線受光素子1の製造方法では、本実施の形態の半導体積層体10が用いられて赤外線受光素子1が製造される。そのため、本実施の形態における赤外線受光素子1の製造方法によれば、製造プロセスにおける割れの発生が抑制され、歩留りの向上が達成される。
半導体装置の製造プロセスにおける基板サイズと基板の材料歩留りとの関係を検討した。具体的には、直径2インチ〜6インチの基板を用いて平面形状が縦10mm、横8.5mmである受光素子を作製する場合を想定して、素子(チップ)の取れ数および基板の利用効率(基板の主面の面積のうち、素子作製に利用される面積の割合)を算出した。これらの算出に際しては、基板から素子(チップ)を分離する際の切断代が素子の平面形状に対して10%程度必要であることを考慮して、素子1個あたり縦11mm、横9.4mmの領域が必要であるとして計算を行った。結果を表1に示す。
半導体積層体における格子不整合度と反りとの関係を調査する実験を行った。実験の手順は以下の通りである。
図5を参照して、まず、InPからなる直径2インチの基板20上にn−InGaAsからなるバッファ層30を形成し、さらにバッファ層30上にInGaAsからなる第1要素層41とGaAsSbからなる第2要素層42とが交互に積層された量子井戸層40とを形成することにより、図5に示す構造を有する半導体積層体10を作製した。各層の形成は、上記実施の形態と同様の手順により実施した。このとき、バッファ層30を構成するn−InGaAsのInとGaとの割合を調整することにより、バッファ層30と基板20との格子不整合度である(d2−d1)/d1の値が−1×10−4以上1×10−4以下となるようにした。また、第1要素層41を構成するInGaAsのInとGaとの割合、および第2要素層42を構成するGaAsSbのAsとSbとの割合を調整することにより、量子井戸層40と基板20との格子不整合度である(d3−d1)/d1の値が−4×10−3〜4×10−3の範囲で変化するようにした。このように、(d2−d1)/d1の値が0に近い条件の下で(d3−d1)/d1の値が異なる複数の半導体積層体10を作製し、各半導体積層体10の反りの値を調査した。実験の結果を図8に示す。
図8において横軸は量子井戸層40と基板20との格子不整合度である(d3−d1)/d1の値を示しており、縦軸は半導体積層体10の反りの値を示している。図8を参照して、(d3−d1)/d1の値が0から離れるにしたがって、半導体積層体10の反りは大きくなっている。そして、上記のように直径2インチの基板20を採用した場合、(d3−d1)/d1の値が−3×10−3以上3×10−3以下とすることで、反りの値は100μm以下に抑制されている。ここで、半導体装置の製造工程においては、半導体積層体の反りが小さくなるように、吸着等の方法により矯正された状態で各工程が実施される。そして、反りが大きくなると、矯正によって半導体積層体に与えられる歪が大きくなり、これが許容値を超えると割れが発生する。この割れの発生に対する反りの許容値は、基板の直径が大きくなるにしたがって大きくなる。そして、直径が2インチ(50.8mm)の基板20を含む半導体積層体10を用いて半導体装置を作製した場合、反りの値を100μm以下とすることにより、割れの発生は十分に低い確率に抑制される。このことから、反りを100μm以下とすることにより、55mm以上の直径を有する基板を用いた場合に、割れの発生を有効に抑制することができるといえる。
半導体積層体の基板とバッファ層との間の格子不整合度(d2−d1)/d1、基板と量子井戸層との間の格子不整合度(d3−d1)/d1、およびバッファ層と量子井戸層との間の格子不整合度(d3−d2)/d2、を変化させた場合の、半導体装置の製造プロセスにおける割れの発生率を調査する実験を行った。実験の手順は以下の通りである。
まず、直径6インチ(152.4mm)のInPからなる基板10を準備し、上記実施の形態と同様の手順により基板10上にn−InGaAsからなるバッファ層30、InGaAsからなる第1要素層41とGaAsSbからなる第2要素層42とが交互に積層された量子井戸層40、p−InGaAsからなるコンタクト層50を形成し、図1に示す半導体積層体10を作製した。さらに、この半導体積層体10に対して上記実施の形態の工程(S30)〜(S50)を実施して、図2に示す赤外線受光素子1を作製した。そして、各素子への分離を行うことなく、割れの発生の有無を調査した。実験結果を表2〜表4に示す。
表2を参照して、(d3−d1)/d1の値が十分に小さい場合でも、(d2−d1)/d1の値が−3×10−3以上3×10−3以下の範囲外となった場合、割れの発生率は高くなっている。これに対し、(d2−d1)/d1の値を−3×10−3以上3×10−3以下の範囲内とすることにより、割れの発生率を20%以下にまで抑制することができる。また、(d2−d1)/d1の値を−1.4×10−3以上1.4×10−3以下の範囲内とすることにより、割れの発生率を一層低減することが可能となっている。
また、表3を参照して、(d2−d1)/d1の値が十分に小さい場合でも、(d3−d1)/d1の値が−3×10−3以上3×10−3以下の範囲外となった場合、割れの発生率は高くなっている。これに対し、(d3−d1)/d1の値を−3×10−3以上3×10−3以下の範囲内とすることにより、割れの発生率を20%以下にまで抑制することができる。また、(d3−d1)/d1の値を−1.4×10−3以上1.4×10−3以下の範囲内とすることにより、割れの発生率を一層低減することが可能となっている。
さらに、表4を参照して、(d2−d1)/d1の値および(d3−d2)/d2の値がいずれも−3×10−3以上3×10−3以下の範囲内であっても、(d3−d1)/d1の値が−3×10−3以上3×10−3以下の範囲外となった場合、割れの発生率は高くなっている。すなわち、単に隣り合う層同士の格子不整合度を−3×10−3以上3×10−3以下の範囲内とするだけでは、割れの発生率を十分に低減できない場合があることが分かる。
以上の実験結果より、(d2−d1)/d1の値および(d3−d1)/d1の値を同時に−3×10−3以上3×10−3以下の範囲とすることが、割れの発生率低減に有効であることが確認された。なお、同じ格子不整合度の場合、基板の直径が大きくなるほど反りも大きくなるが、同時に割れ発生に対する反りの許容値も大きくなる。そのため、基板の直径が55mm以上の場合、基板の直径に関わらず、(d2−d1)/d1の値および(d3−d1)/d1の値を同時に−3×10−3以上3×10−3以下の範囲にするという条件を満たせば、割れの発生率は有効に抑制される。
今回開示された実施の形態および実施例はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本願の半導体積層体、半導体積層体の製造方法および半導体装置の製造方法は、III−V族化合物半導体からなる基板、バッファ層および量子井戸層を備えた半導体積層体、半導体積層体の製造方法および半導体装置の製造方法に、特に有利に適用され得る。
1 赤外線受光素子
10 半導体積層体
20 基板
20A 主面
30 バッファ層
30A 主面
40 量子井戸層
40A 主面
41 第1要素層
42 第2要素層
50 コンタクト層
50A 主面
80 パッシベーション膜
81,82 開口部
91 n側電極
92 p側電極
99 トレンチ
99A 側壁
99B 底壁
10 半導体積層体
20 基板
20A 主面
30 バッファ層
30A 主面
40 量子井戸層
40A 主面
41 第1要素層
42 第2要素層
50 コンタクト層
50A 主面
80 パッシベーション膜
81,82 開口部
91 n側電極
92 p側電極
99 トレンチ
99A 側壁
99B 底壁
Claims (10)
- III−V族化合物半導体からなる基板と、
前記基板上に接触して配置され、III−V族化合物半導体からなるバッファ層と、
前記バッファ層上に接触して配置され、III−V族化合物半導体からなる複数の要素層から構成される量子井戸層と、を備え、
前記基板の直径は55mm以上であり、
前記複数の要素層のうち少なくとも1つは3以上の元素から構成される混晶からなり、
前記基板を構成する化合物半導体の格子定数をd1、前記バッファ層を構成する化合物半導体の格子定数をd2、前記量子井戸層を構成する化合物半導体の平均の格子定数をd3とした場合、(d2−d1)/d1の値が−3×10−3以上3×10−3以下であり、(d3−d1)/d1の値が−3×10−3以上3×10−3以下である、半導体積層体。 - 前記基板の直径は80mm以上である、請求項1に記載の半導体積層体。
- 反りが100μm以下である、請求項1または2に記載の半導体積層体。
- 前記量子井戸層の厚みは1μm以上である、請求項1〜3のいずれか1項に記載の半導体積層体。
- 前記基板を構成するIII−V族化合物半導体はGaAs、GaP、GaSb、InP、InAs、InSb、AlSbまたはAlAsである、請求項1〜4のいずれか1項に記載の半導体積層体。
- 前記複数の要素層のうち少なくとも1つはSbを含んでいる、請求項1〜5のいずれか1項に記載の半導体積層体。
- 前記量子井戸層は、前記要素層であるInGaAs層とGaAsSb層とが交互に積層された構造を有している、請求項1〜6のいずれか1項に記載の半導体積層体。
- III−V族化合物半導体からなる基板を準備する工程と、
前記基板上に接触するようにIII−V族化合物半導体からなるバッファ層を成長させる工程と、
前記バッファ層上に接触するように、III−V族化合物半導体からなる複数の要素層から構成される量子井戸層を成長させる工程と、を備え、
前記基板の直径は55mm以上であり、
前記複数の要素層のうち少なくとも1つは3以上の元素から構成される混晶からなり、
前記基板を構成する化合物半導体の格子定数をd1、前記バッファ層を構成する化合物半導体の格子定数をd2、前記量子井戸層を構成する化合物半導体の平均の格子定数をd3とした場合、(d2−d1)/d1の値が−3×10−3以上3×10−3以下であり、(d3−d1)/d1の値が−3×10−3以上3×10−3以下である、半導体積層体の製造方法。 - 前記バッファ層を成長させる工程および前記量子井戸層を成長させる工程では、有機金属気相成長により前記バッファ層および前記量子井戸層を成長させる、請求項8に記載の半導体積層体の製造方法。
- 請求項8または9に記載の半導体積層体の製造方法により製造された半導体積層体を準備する工程と、
前記半導体積層体上に電極を形成する工程と、を備えた、半導体装置の製造方法。
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