CN113036030B - 一种超导电路制备方法及一种超导量子芯片 - Google Patents

Abstract

本发明公开了一种超导电路制备方法，属于量子计算技术领域。所述制备方法包括：确定衬底上位于第一电元件和第二电元件之间的第一结区，及位于预先形成的第一导电板和第二导电板之间的第二结区；形成约瑟夫森结于第二结区，且约瑟夫森结的第一超导层和第二超导层与第一导电板和第二导电板一一对应电连接；将第一导电板和第二导电板接入检测电路以检测约瑟夫森结的电性参数，并判断电性参数是否符合目标参数范围；若是，切割分离约瑟夫森结与第一导电板和第二导电板，并将约瑟夫森结移至第一结区；形成连接第一超导层和第一电元件的第一连接结构，以及连接第二超导层和第二电元件的第二连接结构，本发明能够确保制备的超导电路符合设计要求。

Description

一种超导电路制备方法及一种超导量子芯片

技术领域

本发明属于量子计算技术领域，具体地说，涉及一种超导电路制备方法及一种超导量子芯片。

背景技术

量子计算是一个很重要且已经被国内广泛关注的领域，基于约瑟夫森结的超导量子比特体系因具有可扩展性好、门操作保真度高等优点被认为是实现量子计算最有前景的体系之一。作为超导量子芯片的关键元件，约瑟夫森结是一种三层薄膜构成的结构，即S(超导体)-I(半导体或绝缘体)-S(超导体)，包括两层超导金属，如铌膜或者铝膜，中间夹一层势垒层(通常是一层很薄的氧化膜)。在超导量子比特体系的量子芯片中，形成有包括约瑟夫森结的超导电路，该约瑟夫森结的一超导体与对地电容连接，另一超导体与地或接地的电元件连接。

目前，该超导电路往往由于制备约瑟夫森结的工艺存在波动，及无法预先较为准确地确定接入超导电路的约瑟夫森结的电性参数等原因，而无法确保制备的超导电路符合设计要求，最终导致包含该超导电路的量子芯片一直存在良品率低的问题。

发明内容

本发明提供一种超导电路制备方法及一种超导量子芯片，以解决现有技术中的不足，它能够解决目前难以制备出性能参数符合要求的相关超导电路的问题。

本发明提供的一种超导电路制备方法，所述超导电路包括约瑟夫森结，且所述约瑟夫森结包括与第一电元件电连接的第一超导层及与第二电元件电连接的第二超导层，所述制备方法包括以下步骤：

确定衬底上位于所述第一电元件和所述第二电元件之间的第一结区，及位于预先形成的第一导电板和第二导电板之间的第二结区；

形成约瑟夫森结于所述第二结区，且所述约瑟夫森结的第一超导层和第二超导层与所述第一导电板和所述第二导电板一一对应电连接；

将所述第一导电板和所述第二导电板接入检测电路以检测所述约瑟夫森结的电性参数，并判断所述电性参数是否符合目标参数范围；

若是，切割分离所述约瑟夫森结与所述第一导电板和所述第二导电板，并将所述约瑟夫森结移至所述第一结区；

形成连接所述第一超导层和所述第一电元件的第一连接结构，以及连接所述第二超导层和所述第二电元件的第二连接结构。

在本发明一实施方案中，所述第一电元件为电容，所述第二电元件为接地层。

在本发明另一实施方案中，所述切割分离所述约瑟夫森结与所述第一导电板和所述第二导电板，并将所述约瑟夫森结移至所述第一结区的步骤，包括：

切割移出包括第二部分衬底和所述约瑟夫森结的移植结构，其中，所述第二部分衬底为所述约瑟夫森结所在的所述衬底的一部分；

于所述第一结区形成第一结槽，并将所述移植结构移至所述第一结槽内。

在本发明一实施方案中，所述形成约瑟夫森结于所述第二结区，且所述约瑟夫森结的第一超导层和第二超导层与所述第一导电板和所述第二导电板一一对应电连接的步骤，包括：

依次形成第一超导层、氧化膜层和第二超导层，所述第一超导层、所述氧化膜层、所述第二超导层在所述第二结区部分交叠以形成所述约瑟夫森结；

形成覆盖部分所述第一超导层和部分所述第一导电板的第一过渡结构，以及覆盖部分所述第二超导层和部分所述第二导电板的第二过渡结构。

在本发明一实施方案中，所述第一过渡结构的延伸方向与所述第一超导层的延伸方向不同；

和/或，所述第二过渡结构的延伸方向与所述第二超导层的延伸方向不同。

在本发明一实施方案中，所述第一过渡结构、所述第二过渡结构的延伸方向相互平行。

在本发明一实施方案中，在所述形成覆盖部分所述第一超导层和部分所述第一导电板的第一过渡结构，以及覆盖部分所述第二超导层和部分所述第二导电板的第二过渡结构的步骤之前，还包括：

去除所述第一导电板表面的氧化层和所述第二导电板表面的氧化层的步骤。

在本发明一实施方案中，所述去除所述第一导电板表面的氧化层和所述第二导电板表面的氧化层的步骤，包括：

利用离子束刻蚀所述第一导电板表面的氧化层和所述第二导电板表面的氧化层。

在本发明一实施方案中，在所述形成连接所述约瑟夫森结和所述第一电元件的第一连接结构，以及连接所述约瑟夫森结和所述第二电元件的第二连接结构的步骤之前，还包括：

去除所述第一电元件表面的氧化层和所述第二电元件表面的氧化层的步骤。

本发明还提供了一种超导量子芯片，所述超导量子芯片包括根据所述超导电路制备方法制备的超导电路。

与现有技术相比，本发明通过先确定衬底上位于所述第一电元件和所述第二电元件之间的第一结区，及位于预先形成的第一导电板和第二导电板之间的第二结区；然后，形成约瑟夫森结于所述第二结区，且所述约瑟夫森结的第一超导层和第二超导层与所述第一导电板和所述第二导电板一一对应电连接；再将所述第一导电板和所述第二导电板接入检测电路以检测所述约瑟夫森结的电性参数，并判断所述电性参数是否符合目标参数范围；若是，则切割分离所述约瑟夫森结与所述第一导电板和所述第二导电板，并将所述约瑟夫森结移至所述第一结区；最后，形成连接所述第一超导层和所述第一电元件的第一连接结构，以及连接所述第二超导层和所述第二电元件的第二连接结构，即制备了第一超导层与第一电元件电连接且第二超导层与第二电元件电连接的约瑟夫森结，且约瑟夫森结的电性参数符合目标参数范围，从而确保制备的超导电路符合设计要求，进而有助于提高包含该超导电路的量子芯片的良品率。

附图说明

图1为现有技术中一种超导体系的量子芯片的结构示意图；

图2为本发明实施例提供的一种超导电路制备方法的流程图；

图3(1)至图3(5)为与图2中流程步骤相对应的结构示意图；

图4为图3(3)、图3(4)中移植结构6的放大示意图；

图5为本发明实施例提供的约瑟夫森结3与第一导电板23、第二导电板24的电连接的一种连接结构示意图；

图6(1)为本发明实施例提供的一种用于在第二结区51形成约瑟夫森结3的掩膜图形层9的局部结构示意图；

图6(2)为本发明实施例提供的另一种用于在第二结区51形成约瑟夫森结3的掩膜图形层9的局部结构示意图。

附图标记说明：1-衬底，2-超导金属层，21-第一电元件，22-第二电元件，23-第一导电板，24-第二导电板，3-约瑟夫森结，31-第一超导层，32-氧化膜层，33-第二超导层，4-核心区，41-第一结区，411-第一部分衬底，412-第一结槽，5-测试区，51-第二结区，511-第二部分衬底，512-第二结槽，52-第一积淀区，53-第二积淀区，6-移植结构，71-第一过渡结构，72-第二过渡结构，81-第一连接结构，82-第二连接结构，9-掩膜图形层，91-结制备窗口，911-第一积淀窗口，912-第二积淀窗口，92-过渡窗口，921-第一过渡窗口，912-第二过渡窗口。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

另外，应该理解的是，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。

本发明的方案，是针对由于超过电路制备过程中涉及的掩膜图形制备工艺、蒸镀工艺存在波动，及无法预先较为准确的确定接入超导电路的约瑟夫森结的电性参数等原因，造成难以确保包括约瑟夫森结的超导电路符合设计要求，并最终导致利用上述工艺制备的超导量子芯片一直存在良品率低的问题。

示例性的，本发明涉及的一种超导电路，即为超导体系量子芯片中的量子比特，下面结合量子比特的结构和制备工艺详细介绍本发明目的。

参见图1，在超导体系量子芯片中，量子比特的一种结构形式包括对地电容、与对地电容并联的闭环装置，该闭环装置由约瑟夫森结3并联构成，例如，由两个约瑟夫森结3并联构成。量子比特中的约瑟夫森结3是一种尺寸较小的结构，它的尺寸一般在一两百纳米，并且微小的尺寸变动都可能影响约瑟夫森结3的性能参数，进而影响量子比特的性能参数。

一种超导量子比特的制备工艺包括以下步骤：首先，在衬底1上形成超导金属层2，并图形化该超导金属层2获得接地层(GND)、对地电容等图形结构，并在接地层(GND)和对地电容之间裸露出用于制备约瑟夫森结3的制备区，然后，在该制备区的衬底1上进行制备约瑟夫森结3的相关工艺，例如，在衬底1上涂覆光刻胶，曝光显影后形成带有窗口的掩膜图形层，再利用该掩膜图形层在制备区上蒸镀、氧化、再蒸镀，以获得与对地电容、接地层(GND)电连接的约瑟夫森结3。

但是，由于形成掩膜图形层的过程，以及蒸镀、氧化、再蒸镀的过程难以精确控制等原因，因而无法确保制备的约瑟夫森结3符合设计要求，而在制备完成后由于超导电路中其他电元件的干扰等原因也无法通过检测准确获知约瑟夫森结3的电性参数。因此，该工艺无法确保包括约瑟夫森结3的超导电路符合设计要求，并最终导致利用上述工艺制备的超导量子芯片一直存在良品率低的问题。

图2为本发明实施例提供的一种超导电路的制备方法的流程图。

图3(1)至图3(5)为与图2中流程步骤相对应的结构示意图。

图4为图3(3)、图3(4)中移植结构6的放大示意图。

结合图2、图3(1)至图3(5)和图4所示，本发明实施例提出一种超导电路的制备方法，所述超导电路包括约瑟夫森结3，且所述约瑟夫森结3包括与第一电元件21电连接的第一超导层31及与第二电元件22电连接的第二超导层33，所述制备方法包括步骤S100至步骤S500，其中：

S100、结合图3(1)所示，确定衬底1上位于所述第一电元件21和所述第二电元件22之间的第一结区41，及位于预先形成的第一导电板23和第二导电板24之间的第二结区51。

本步骤中，所述第一电元件21和所述第二电元件22，以及第一导电板23和第二导电板24，可以通过图形化工艺预先形成。例如，在衬底1上形成超导金属层2后，图形化该超导金属层2获得所述第一电元件21和所述第二电元件22，以及第一导电板23和第二导电板24，其中，第一电元件21和所述第二电元件22位于衬底1上的核心区4内，第一导电板23和第二导电板24位于衬底1上的测试区5内。核心区4用于制备形成本发明涉及的超导电路，测试区5用于预制超导约瑟夫森结3并对超导约瑟夫森结3的电性参数进行检测。核心区4包括位于第一电元件21和第二电元件22之间的第一结区41。测试区5包括位于第一导电板23和第二导电板24之间的第二结区51，第一导电板23和第二导电板24可以根据需要利用图形化工艺来调整面积大小，第二结区51包括第一积淀区52和第二积淀区53，第一积淀区52和第二积淀区53有一部分存在交叉重叠。

需要说明的是，本发明实施例附图中仅示意性的表示了位于核心区4内的元器件或结构，部分元器件或结构，未示意出或仅部分的示意出。

S200、结合图3(2)所示，形成约瑟夫森结3于所述第二结区51，且所述约瑟夫森结3的第一超导层31和第二超导层33与所述第一导电板23和所述第二导电板24一一对应电连接，具体地，所述约瑟夫森结3的第一超导层31与所述第一导电板23电连接，所述约瑟夫森结3的第二超导层33与所述第二导电板24电连接。

本领域技术人员可以理解的是，所述约瑟夫森结3还包括位于第一超导层31和第二超导层33之间的势垒层，所述势垒层可以是一层很薄的氧化膜层32，参见图4所示。

S300、结合图3(3)所示，将所述第一导电板23和所述第二导电板24接入检测电路以检测所述约瑟夫森结3的电性参数，并判断所述电性参数是否符合目标参数范围。例如，将所述第一导电板23和所述第二导电板24通过探针直接接触以接入包含锁相放大器的检测电路，利用锁相放大器测试获得所述约瑟夫森结3的电性参数，例如，利用锁相放大器测试获得所述约瑟夫森结3的电阻值。

S400、结合图3(4)所示，若是，切割分离所述约瑟夫森结3与所述第一导电板23和所述第二导电板24，并将所述约瑟夫森结3移至所述第一结区41。本步骤可以利用纳米加工技术实现所述约瑟夫森结3与所述第一导电板23及所述第二导电板24的切割分离。

S500、结合图3(5)所示，形成连接所述第一超导层31和所述第一电元件21的第一连接结构81，以及连接所述第二超导层33和所述第二电元件22的第二连接结构82。示例性地，在将所述约瑟夫森结3移至所述第一结区41后，将衬底1移入镀膜室，并将预先制备的SOI硬掩膜图形与衬底1对准，利用SOI硬掩膜图形进行镀膜以形成所述第一连接结构81和所述第二连接结构82。

与现有技术相比，本发明实施例通过步骤S100至步骤S500即制备了第一超导层31与第一电元件21电连接且第二超导层33与第二电元件22电连接的约瑟夫森结3，并且约瑟夫森结3的电性参数符合目标参数范围，从而解决现有技术中难以制备出性能参数符合要求的相关超导电路的问题，本发明实施例能够确保制备的超导电路符合设计要求，进而有助于提高包含该超导电路的量子芯片的良品率。

在本发明的一些实施例中，所述第一电元件21为对地电容，所述第二电元件22为接地层(GND)，以形成由对地电容，及与对地电容并联的约瑟夫森结闭环装置构成的量子比特。具体实施时，所述第一电元件21、所述第二电元件22不限于此，所述第一电元件21、所述第二电元件22可以是为实现超导电路功能，任一需与约瑟夫森结3连接的电元件。

约瑟夫森结是一种三层薄膜构成的结构，即S(超导体)-I(半导体或绝缘体)-S(超导体)叠层结构，在本发明的一些实施例中，可以通过交叠法(overlap technique)、投影蒸镀法(shadow evaporation technique)形成步骤200中的约瑟夫森结3。步骤S200中可以结合集成电路制备过程中的图形转移工艺，形成所述第一超导层31、所述势垒层32和所述第二超导层33，示例性的，步骤S200中所述形成约瑟夫森结3于所述第二结区51，且所述约瑟夫森结3的第一超导层31和第二超导层33与所述第一导电板23和所述第二导电板24一一对应电连接的步骤，具体包括：先形成部分位于所述第二结区51的超导材料层，且所述超导材料层的一端延伸至与所述第一导电板23电连接；然后，氧化所述超导材料层以形成第一超导层31及位于所述第一超导层31上的氧化膜层32；最后，形成一端延伸至与所述第二导电板24电连接的第二超导层33，且所述第二超导层33部分地位于所述氧化膜层32上，在第一超导层31、氧化膜层32和第二超导层33三层的叠层处即为S(超导体)-I(半导体或绝缘体)-S(超导体)叠层结构。

本发明的方案中，步骤S200具体实施的方式不限于此，下面结合图3(1)至图3(5)、图4、图5、图6(1)至图6(2)进一步介绍本发明实施例的一些实施方式。

图3(2)中示意出约瑟夫森结3与第一导电板23、第二导电板24的一种电连接结构。

图5为本发明提供的约瑟夫森结3与第一导电板23、第二导电板24的电连接另一种连接结构示意图。

参见图3(2)、图5，在本发明的另一些实施例中，步骤S200中所述形成约瑟夫森结3于所述第二结区51，且所述约瑟夫森结3的第一超导层31和第二超导层33与所述第一导电板23和所述第二导电板24一一对应电连接的步骤，具体包括步骤S201至步骤S202：

S201、依次形成第一超导层31、氧化膜层32和第二超导层33于所述第二结区51，所述第一超导层31、氧化膜层32、所述第二超导层33部分交叠形成S(超导体)-I(半导体或绝缘体)-S(超导体)的三层叠层结构，即所述约瑟夫森结3，其中，位于所述第一超导层31和所述第二超导层33之间的夹层——氧化膜层32，也即为约瑟夫森结3的势垒层；

S202、形成覆盖部分所述第一超导层31和部分所述第一导电板23的第一过渡结构71，以及覆盖部分所述第二超导层33和部分所述第二导电板24的第二过渡结构72。

图5与图3(2)所示结构的不同之处在于第一过渡结构71和第二过渡结构72的延伸方向。

结合图5所示，在本发明的另一些实施例的一实施方式中，所述第一过渡结构71的延伸方向与所述第一超导层31的延伸方向不同；在本发明的另一些实施例的另一实施方式中，所述第二过渡结构72的延伸方向与所述第二超导层33的延伸方向不同；在本发明的另一些实施例的第三实施方式中，所述第一过渡结构71的延伸方向与所述第一超导层31的延伸方向不同，并且所述第二过渡结构72的延伸方向与所述第二超导层33的延伸方向不同。

结合图5所示，在本发明的另一些实施例的一些实施方式中，所述第一过渡结构71、所述第二过渡结构72的延伸方向相互平行以便于利用一次镀膜工艺制备形成所述第一过渡结构71和所述第二过渡结构72。

图6(1)为本发明提供的一种用于在第二结区51形成约瑟夫森结3的掩膜图形层9的局部结构示意图。

图6(2)为本发明提供的另一种用于在第二结区51形成约瑟夫森结3的掩膜图形层9的局部结构示意图。

在本发明的另一些实施例中，步骤S201和步骤S202可以利用图形转移工艺，形成第一超导层31、氧化膜层32和第二超导层33，以及第一过渡结构71和第二过渡结构72，参见图6(1)和图6(2)所示，示例性的一种具体过程，如下：

首先，形成包括结制备窗口91和过渡窗口92的掩膜图形层9于所述衬底1上，掩膜图形层9可以是利用单层光刻胶或双层光刻胶形成，所述结制备窗口91包括暴露出第一积淀区52的第一积淀窗口911和暴露出第二积淀区53的第二积淀窗口912，且所述第一积淀区52与所述第二积淀区53相交叉，所述过渡窗口92包括暴露出部分所述第一导电板23的第一过渡窗口921和暴露出部分所述第二导电板24的第二过渡窗口922，且所述第一过渡窗口921与所述第一积淀窗口911相交，所述第二过渡窗口922与所述第二积淀窗口912相交；

然后，利用所述第一积淀窗口911定向积淀以形成超导材料层于所述第一积淀区52；

再氧化所述超导材料层以形成第一超导层31及位于所述第一超导层31上的氧化膜层32；

然后，利用所述第二积淀窗口912定向积淀形成第二超导层33于所述第二积淀区53，且所述第二超导层33部分地位于所述氧化膜层32上的；

最后，利用所述第一过渡窗口921形成覆盖部分所述第一超导层31和部分所述第一导电板23的第一过渡结构71，以及利用所述第二过渡窗口922形成覆盖部分所述第二超导层33和部分所述第二导电板24的第二过渡结构72。

参见图6(2)所示，与图6(1)相对比，为了使所述第一过渡结构71的延伸方向与所述第一超导层31的延伸方向不同，在掩膜图形层9上形成的所述第一过渡窗口921的延伸方向与所述第一积淀窗口911的延伸方向不同；为了使所述第二过渡结构72的延伸方向与所述第二超导层33的延伸方向不同，掩膜图形层9上形成的所述第二过渡窗口922的延伸方向与所述第二积淀窗口912的延伸方向不同。

在本发明的另一些实施例的一些实施方式中，在步骤S202之前，还包括去除所述第一导电板23表面的氧化层和所述第二导电板24表面的氧化层的步骤。

去除所述第一导电板23表面的氧化层和所述第二导电板24表面的氧化层的一种实施方式，包括：利用离子束刻蚀所述第一导电板23表面的氧化层和所述第二导电板24表面的氧化层。通过离子束刻蚀去除所述第一导电板23表面的氧化层和所述第二导电板24表面的氧化层，有助于实现良好的电接触，进而有助于准确检测出约瑟夫森结3的电性参数。

与图6(1)相对比，图6(2)所示的掩膜图形层9有助于实现所述第一导电板23表面的氧化层和所述第二导电板24表面的氧化层的刻蚀去除。

为了避免离子束刻蚀时，损伤约瑟夫森结3(即刻蚀到S(超导体)-I(半导体或绝缘体)-S(超导体)叠层结构)，而影响约瑟夫森结3的性能，本发明实施例利用离子束刻蚀进行定向刻蚀，结合图6(2)所示，根据所述结制备窗口91和所述渡窗口92确定倾斜角度以使按照所述倾斜角度定向离子束刻蚀部分所述第一导电板23表面的氧化层和部分所述第二导电板24表面的氧化层时，所述约瑟夫森结3被掩膜图形层9遮挡；按照所述倾斜角度定向离子束刻蚀部分所述第一导电板23表面的氧化层和部分所述第二导电板24表面的氧化层。

在本发明一实施例中，在利用离子束刻蚀进行定向刻蚀时，调整倾斜角度，以刻蚀第一超导层31表面将被第一过渡结构71覆盖的区域的氧化层，第二超导层33表面将被第二过渡结构72覆盖的区域的氧化层，以免该氧化层导致电性接触不良的缺陷。

在本发明的一些实施例中，步骤S400中所述切割分离所述约瑟夫森结3与所述第一导电板23和所述第二导电板24，并将所述约瑟夫森结3移至所述第一结区41的步骤，包括步骤S401至步骤S402，其中：

S401、切割移出包括第二部分衬底511和所述约瑟夫森结3的移植结构6，其中，所述第二部分衬底511为所述约瑟夫森结3所在的所述衬底1的一部分。示例性地，利用聚焦离子束(Focused Ion Beam)进行显微切割，实现移植结构6的切割移出，从第二结区51切割移出移植结构6后，同步形成对应的第二结槽512于第二结区51。

S402、于所述第一结区41切割移出第一部分衬底411以在所述第一结区41形成第一结槽412，并将所述移植结构6移至所述第一结槽内412。

在本发明的一些实施例中，在步骤S500、所述形成连接所述第一超导层31和所述第一电元件21的第一连接结构81，以及连接所述第二超导层33和所述第二电元件22的第二连接结构82之前，还包括：去除所述第一电元件21表面的氧化层和所述第二电元件22表面的氧化层的步骤。且与去除所述第一导电板23表面的氧化层和所述第二导电板24表面的氧化层的实施方式相类似的，也可以利用离子束刻蚀所述第一电元件21表面的氧化层和所述第二电元件22表面的氧化层。

本发明实施例还提供了一种超导量子芯片，所述超导量子芯片包括根据本发明具体实施方式中超导电路制备方法所制备的超导电路。

应理解，说明书通篇中提到的“一些实施例”、“一种实施例”、“一实施方式”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一些实施例中”、“在一种实施例中”或“在一实施方式”，未必一定指相同的实施例。此外，在具体实施方式的的各个实施例、各个实施方式中，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。

以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。

Claims (10)

1.一种超导电路制备方法，其特征在于，所述超导电路包括约瑟夫森结，且所述约瑟夫森结包括与第一电元件电连接的第一超导层及与第二电元件电连接的第二超导层，所述制备方法包括：

确定衬底上位于所述第一电元件和所述第二电元件之间的第一结区，及位于预先形成的第一导电板和第二导电板之间的第二结区；

形成约瑟夫森结于所述第二结区，且所述约瑟夫森结的第一超导层和第二超导层与所述第一导电板和所述第二导电板一一对应电连接；

将所述第一导电板和所述第二导电板接入检测电路以检测所述约瑟夫森结的电性参数，并判断所述电性参数是否符合目标参数范围；

若是，切割分离所述约瑟夫森结与所述第一导电板和所述第二导电板，并将所述约瑟夫森结移至所述第一结区；

形成连接所述第一超导层和所述第一电元件的第一连接结构，以及连接所述第二超导层和所述第二电元件的第二连接结构。

2.根据权利要求1所述的制备方法，其特征在于，所述第一电元件为电容，所述第二电元件为接地层。

3.根据权利要求1所述的制备方法，其特征在于，所述切割分离所述约瑟夫森结与所述第一导电板和所述第二导电板，并将所述约瑟夫森结移至所述第一结区的步骤，包括：

切割移出包括第二部分衬底和所述约瑟夫森结的移植结构，其中，所述第二部分衬底为所述约瑟夫森结所在的所述衬底的一部分；

于所述第一结区形成第一结槽，并将所述移植结构移至所述第一结槽内。

4.根据权利要求1-3任一项所述的制备方法，其特征在于，所述形成约瑟夫森结于所述第二结区，且所述约瑟夫森结的第一超导层和第二超导层与所述第一导电板和所述第二导电板一一对应电连接的步骤，包括：

依次形成第一超导层、氧化膜层和第二超导层，所述第一超导层、所述氧化膜层、所述第二超导层在所述第二结区部分交叠以形成所述约瑟夫森结；

形成覆盖部分所述第一超导层和部分所述第一导电板的第一过渡结构，以及覆盖部分所述第二超导层和部分所述第二导电板的第二过渡结构。

5.根据权利要求4所述的制备方法，其特征在于，所述第一过渡结构的延伸方向与所述第一超导层的延伸方向不同；

和/或，

所述第二过渡结构的延伸方向与所述第二超导层的延伸方向不同。

6.根据权利要求4所述的制备方法，其特征在于，所述第一过渡结构、所述第二过渡结构的延伸方向相互平行。

7.根据权利要求4所述的制备方法，其特征在于，在所述形成覆盖部分所述第一超导层和部分所述第一导电板的第一过渡结构，以及覆盖部分所述第二超导层和部分所述第二导电板的第二过渡结构的步骤之前，还包括：

去除所述第一导电板表面的氧化层和所述第二导电板表面的氧化层的步骤。

8.根据权利要求7所述的制备方法，其特征在于，所述去除所述第一导电板表面的氧化层和所述第二导电板表面的氧化层的步骤，包括：

利用离子束刻蚀所述第一导电板表面的氧化层和所述第二导电板表面的氧化层。

9.根据权利要求1所述的制备方法，其特征在于，在所述形成连接所述约瑟夫森结和所述第一电元件的第一连接结构，以及连接所述约瑟夫森结和所述第二电元件的第二连接结构的步骤之前，还包括：

去除所述第一电元件表面的氧化层和所述第二电元件表面的氧化层的步骤。

10.一种超导量子芯片，其特征在于，所述超导量子芯片包括根据权利要求1-9中任一项所述制备方法制备的超导电路。

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