CN111554798B - 一种量子芯片测试结构、其制备方法和测试方法 - Google Patents

一种量子芯片测试结构、其制备方法和测试方法 Download PDF

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Abstract

本发明公开了一种量子芯片测试结构、其制备方法和测试方法。量子芯片测试结构包括：衬底；位于所述衬底上的超导约瑟夫森结；以及覆盖所述超导约瑟夫森结或其连接结构的导电膜层，所述导电膜层用于实现与探针的电接触并保护超导约瑟夫森结或其连接结构。本发明通过在超导约瑟夫森结或其连接结构上覆盖有导电膜层，通过这一导电膜层实现超导约瑟夫森结或其连接结构不受探针损伤，实现接触性测试。该结构和方法整体简单，成本低廉，测试效率高。

Description

一种量子芯片测试结构、其制备方法和测试方法
技术领域
本发明属于量子技术领域，特别涉及一种量子芯片测试结构、其制备方法和测试方法。
背景技术
量子计算是一种遵循量子力学规律调控基本信息单元进行计算的新型计算模式。经典计算的基本信息单元是经典比特，量子计算的基本信息单元是量子比特，经典比特只能处于一种状态，即0或1，而基于量子力学态叠加原理，量子比特的状态可以处于多种可能性的叠加状态，因而量子计算的计算效率远远超过经典计算的计算效率。
目前，量子相关技术尚处于起步阶段。量子芯片主要包含超导量子芯片、半导体量子芯片、量子点芯片、离子阱及NV(金刚石)色心等，量子芯片上至少具有一个量子比特，每个量子比特包括相互耦合连接的探测器和量子比特装置。对于超导量子芯片而言，量子比特包括对地电容、与电容并联的闭环装置、以及控制信号线，该闭环装置由约瑟夫森结并联构成，其中，约瑟夫森结(Josephson junction)，或称为超导隧道结，一般是由两块超导体夹以某种很薄的势垒层(厚度≤Cooper电子对的相干长度)而构成的结构，例如S(超导材料层)—I(半导体或绝缘体材料层)—S(超导材料层)结构，简称SIS。约瑟夫森结的性能质量直接决定超导量子比特性能的好坏，因此必须进行测试来确认是否合格。
根据传统半导体测试方案，测试包括非接触式测试和接触式测试。对于非接触式测试，芯片上可以包括两种超导约瑟夫森结，一种为测试结，一种为功能结，测试结一般分布在芯片的角落，若测试结的测试结果通过，则认为功能结也是正常的。但是，这是基于工艺成熟，形成的测试结和功能结一致性较好的前提，而量子芯片的制备与传统半导体工艺存在差异，就导致目前工艺稳定性达不到标准，可能出现测试结通过但实际功能结异常的情况。对于接触式测试，由于超导约瑟夫森结的结构敏感，些微的微结构损伤可能就会导致超导约瑟夫森结异常，因此目前的普遍认知是无法采用接触式方法进行测量。
发明内容
本发明的目的在于，提供一种量子芯片测试结构、其制备方法和测试方法，实现超导约瑟夫森结的接触式测试，并实现测试结构-量子芯片的直接转变。
为了解决上述问题，根据本发明的第一方面，提供一种量子芯片测试结构，包括：
位于衬底上的超导约瑟夫森结；以及
位于所述超导约瑟夫森结上的导电膜层，所述导电膜层用于实现与探针的电接触并保护所述超导约瑟夫森结。
根据本发明的第二方面，提供一种量子芯片测试结构的制备方法，包括：
在衬底上制备超导约瑟夫森结；以及
形成导电膜层于所述超导约瑟夫森结上，所述导电膜层用于实现与探针的电接触并保护所述超导约瑟夫森结。
根据本发明的第三方面，提供一种量子芯片测试结构，包括：
位于衬底上的超导约瑟夫森结及其连接结构；以及
位于所述超导约瑟夫森结的连接结构上的导电膜层，所述导电膜层用于实现与探针的电接触并保护所述超导约瑟夫森结的连接结构。
根据本发明的第四方面，提供一种量子芯片测试结构的制备方法，包括：
在衬底上制备超导约瑟夫森结及其连接结构；以及
形成导电膜层于所述超导约瑟夫森结的连接结构上，所述导电膜层用于实现与探针的电接触并保护超导约瑟夫森结的连接结构。
根据本发明的第五方面，提供一种量子芯片的测试方法，包括：
提供量子芯片测试结构设置于测试设备中，所述量子芯片测试结构为如第一方面或第三方面所述的量子芯片测试结构，或者为如第二方面或第四方面所述的量子芯片测试结构的制备方法获得的量子芯片测试结构；以及
将测试设备的探针与所述导电膜层直接接触进行超导约瑟夫森结的电性测试。
根据本发明的第六方面，还提供一种量子芯片的制备方法，包括如第五方面所述的一种量子芯片的测试方法，在测试完成后，去除导电膜层，从而由量子芯片测试结构直接形成量子芯片。
现有技术中无法采用接触式方法进行超导约瑟夫森结的电性参数测试，这给生产制造带来了很大的麻烦。但是本发明通过在超导约瑟夫森结上或所述超导约瑟夫森结的连接结构上形成有导电膜层，通过这一导电膜层实现超导约瑟夫森结与探针的电接触并保护超导约瑟夫森结不受探针损伤，将这一困境简单的化解了。该结构整体简单，制备方法简洁，测试过程安全可靠，成本低廉，容易实施，但却解决了困扰业界的难题，使得接触式测试成为可能，有助于提高量子芯片的良率，并提高测试效率。并且，导电膜层在测试后可以去除，从而量子芯片测试结构可以直接成为量子芯片，而无需额外制备测试结构，也不会对超导约瑟夫森结以及其他部件/工艺产生影响。此外，由于不需要专门的测试结构，可以有效缩小芯片尺寸，实现小型化设计。
另外，根据本发明的一个实施例，所述连接结构可以是约瑟夫森结的上层电极和/或下层电极。
另外，根据本发明的一个实施例，所述连接结构可以是与约瑟夫森结相连接的其他电结构。
另外，根据本发明的一个实施例，形成导电膜层于所述超导约瑟夫森结上的步骤包括：
形成导电膜材料层覆盖在形成有所述超导约瑟夫森结的衬底上；
图形化所述导电膜材料层以获得所述导电膜层。
另外，根据本发明的一个实施例，所述导电膜层包括光刻胶和石墨的混合物层。
另外，根据本发明的一个实施例，形成导电膜材料层覆盖在形成有所述超导约瑟夫森结的衬底上的步骤包括：
涂覆光刻胶和石墨的混合物层覆盖在形成有所述超导约瑟夫森结的衬底上。
另外，根据本发明的一个实施例，图形化所述导电膜材料层以获得所述导电膜层的步骤包括：图形化所述光刻胶和石墨的混合物层以至少去除所述超导约瑟夫森结之外的部分，保留至多覆盖在所述超导约瑟夫森结上的光刻胶和石墨的混合物层。
另外，根据本发明的一个实施例，在测试完成后，若所述导电膜层包括光刻胶和石墨的混合物层，利用丙酮去除光刻胶，将石墨在乙醇中分散并超声，采用氧气焚烧剩余的石墨，并进行清洗，从而由量子芯片测试结构直接形成量子芯片。
另外，根据本发明的一个实施例，所述导电膜层包括有机半导体材料层。
另外，根据本发明的一个实施例，形成导电膜层材料层覆盖在形成有所述超导约瑟夫森结的衬底上的步骤包括：
利用真空蒸镀工艺构建有机半导体材料层覆盖在形成有所述超导约瑟夫森结的衬底上。
另外，根据本发明的一个实施例，图形化所述导电膜材料层以获得所述导电膜层的步骤包括：图形化所述有机半导体材料层以至少去除所述超导约瑟夫森结之外的部分，保留至多覆盖在所述超导约瑟夫森结上的有机半导体材料层。
另外，根据本发明的一个实施例，在测试完成后，若所述导电膜层包括有机半导体材料层，采用有机溶剂去除所述有机半导体材料层，并进行清洗，从而由量子芯片测试结构直接形成量子芯片。
另外，根据本发明的一个实施例，所述导电膜层包括与导电膜层所覆盖的金属材质相比不耐化学腐蚀的金属层。
另外，根据本发明的一个实施例，形成导电膜材料层覆盖在形成有所述超导约瑟夫森结的衬底上的步骤包括：
利用真空蒸镀工艺构建金属层覆盖在形成有所述超导约瑟夫森结的衬底上。
另外，根据本发明的一个实施例，图形化所述导电膜材料层以获得所述导电膜层的步骤包括：图形化所述金属层以至少去除所述超导约瑟夫森结之外的部分，保留至多覆盖在所述超导约瑟夫森结上的金属层。
另外，根据本发明的一个实施例，在测试完成后，若所述导电膜层包括与导电膜层所覆盖的金属材质相比不耐化学腐蚀的金属层，采用湿法刻蚀工艺剥离所述金属层，并进行清洗，从而由量子芯片测试结构直接形成量子芯片。
另外，根据本发明的一个实施例，形成导电膜层于所述超导约瑟夫森结的连接结构上步骤包括：
形成导电膜材料层覆盖在形成有所述超导约瑟夫森结及其连接结构的衬底上；
图形化所述导电膜材料层以获得所述导电膜层。
另外，根据本发明的一个实施例，所述导电膜层包括光刻胶和石墨的混合物层。
另外，根据本发明的一个实施例，形成导电膜材料层覆盖在形成有所述超导约瑟夫森结及其连接结构的衬底上的步骤包括：
涂覆光刻胶和石墨的混合物层覆盖在形成有所述超导约瑟夫森结及其连接结构的衬底上。
另外，根据本发明的一个实施例，图形化所述导电膜材料层以获得所述导电膜层的步骤包括：图形化所述光刻胶和石墨的混合物层以至少去除所述超导约瑟夫森结的连接结构之外的部分，保留至多覆盖在所述超导约瑟夫森结的连接结构上的光刻胶和石墨的混合物层。
另外，根据本发明的一个实施例，在测试完成后，若所述导电膜层包括光刻胶和石墨的混合物层，利用丙酮去除光刻胶，将石墨在乙醇中分散并超声，采用氧气焚烧剩余的石墨，并进行清洗，从而由量子芯片测试结构直接形成量子芯片。
另外，根据本发明的一个实施例，所述导电膜层包括有机半导体材料层。
另外，根据本发明的一个实施例，形成导电膜层材料层覆盖在形成有所述超导约瑟夫森结及其连接结构的衬底上的步骤包括：
利用真空蒸镀工艺构建有机半导体材料层覆盖在形成有所述超导约瑟夫森结及其连接结构的衬底上。
另外，根据本发明的一个实施例，图形化所述导电膜材料层以获得所述导电膜层的步骤包括：图形化所述有机半导体材料层以至少去除所述超导约瑟夫森结的连接结构之外的部分，保留至多覆盖在所述超导约瑟夫森结的连接结构上的有机半导体材料层。
另外，根据本发明的一个实施例，在测试完成后，若所述导电膜层包括有机半导体材料层，采用有机溶剂去除所述有机半导体材料层，并进行清洗，从而由量子芯片测试结构直接形成量子芯片。
另外，根据本发明的一个实施例，所述导电膜层包括与导电膜层所覆盖的金属材质相比不耐化学腐蚀的金属层。
另外，根据本发明的一个实施例，形成导电膜材料层覆盖在形成有所述超导约瑟夫森结及其连接结构的衬底上的步骤包括：
利用真空蒸镀工艺构建金属层覆盖在形成有所述超导约瑟夫森结及其连接结构的衬底上。
另外，根据本发明的一个实施例，图形化所述导电膜材料层以获得所述导电膜层的步骤包括：图形化所述金属层以至少去除所述超导约瑟夫森结的连接结构之外的部分，保留至多覆盖在所述超导约瑟夫森结的连接结构上的金属层。
另外，根据本发明的一个实施例，在测试完成后，若所述导电膜层包括与导电膜层所覆盖的金属材质相比不耐化学腐蚀的金属层，采用湿法刻蚀工艺剥离所述金属层，并进行清洗，从而由量子芯片测试结构直接形成量子芯片。
由此可见，本发明中可以提供多种可行的导电膜层的方案，确保了本发明的量子芯片及其测试结构容易获得，也容易制备。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1是根据本发明实施例中量子芯片测试结构的示意图；
图2是根据本发明实施例中提供衬底的示意图；
图3是根据本发明实施例中形成的超导约瑟夫森结的剖面示意图；
图4是根据本发明实施例中形成的超导约瑟夫森结的立体结构示意图；
图5是根据本发明实施例中量子芯片测试结构的制备方法的流程图；
图6是根据本发明实施例中量子芯片测试结构的测试方法的流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。
在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。
实施例1
本发明实施例1提供了一种量子芯片测试结构。下面对本实施例的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。本实施例的示意图可参考图1，包括：
位于衬底10上的超导约瑟夫森结20；以及
位于所述超导约瑟夫森结上的导电膜层30，所述导电膜层30用于实现与探针的电接触并保护所述超导约瑟夫森结。
在本实施例的一个选择中，所述导电膜层30包括光刻胶和石墨的混合物层。
在本实施例的一个选择中，所述导电膜层30包括有机半导体材料层。
在本实施例的一个选择中，所述导电膜层30包括与与导电膜层所覆盖的金属材质相比不耐化学腐蚀的金属层。
在本实施例中，所述导电膜层30可以是整体覆盖所述超导约瑟夫森结20，也可以是只遮盖了所述超导约瑟夫森结20的一部分。导电膜层30的形状构造参数，例如面积和厚度等，根据需要设定或调整。本发明实施例中，导电膜层30覆盖在约瑟夫森结的超导材料层上，例如覆盖在与上层超导材料层的表面，具体实施时，也可以根据需要在约瑟夫森结的上层超导材料层和下层超导材料层的表面各覆盖一层导电膜层30。
现有技术中无法采用接触式方法进行超导约瑟夫森结的电性参数测试，这给生产制造带来了很大的麻烦。但是本发明通过在超导约瑟夫森结上覆盖导电膜层，通过这一导电膜层实现与探针的电接触并保护超导约瑟夫森结不受探针损伤，即探针扎入时，是扎入在导电膜层中，而不是超导约瑟夫森结中，从而将这一困境简单的化解了。该结构整体简单，成本低廉，但却解决了困扰业界的难题，使得接触式测试成为可能，有助于提高量子芯片的良率，并提高测试效率。
实施例2
本发明实施例2提供了一种量子芯片测试结构，并且可以是在实施例1的基础上进一步优化，其中，相同或相似的部分省略其描述。下面对本实施例的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。本实施例的示意图可参考图1，包括：
在本实施例的一个选择中，所述导电膜层30包括光刻胶和石墨的混合物层。
在本实施例的另一个选择中，所述导电膜层30包括有机半导体材料层，例如，可以是P3HT(聚-3己基噻吩)。
在本实施例的另一个选择中，所述导电膜层30包括与导电膜层30所覆盖的金属材质相比不耐化学腐蚀的金属层，具体而言，与导电膜层30覆盖的超导约瑟夫森结的金属材质相比不耐化学腐蚀的金属层。例如超导约瑟夫森结的电极为Ni(镍)时，导电膜层30可以选择不耐化学腐蚀的Al(铝)金属。
例如所述导电光刻胶层可以是含有纳米银、纳米铝等材质。
在其他例子中，所述导电膜层30并不限于以上选择，例如，还可以是金属纳米线层，更具体的，例如选择纳米银线层、纳米铝线层等纳米材料，或者金属化合物等。由于纳米线金属与普通的金属层具有不同的结构，在溶液中可溶解分散，因此易于剥离，也不会对超导约瑟夫森结以及其他部件/工艺产生影响。
在本实施例中，光刻胶和石墨的混合物层、有机半导体材料层、与超导约瑟夫森结的金属材质相比不耐化学腐蚀的金属层等在测试后便于与约瑟夫森结分离去除，不会对超导约瑟夫森结以及其他部件/工艺产生影响。
在本实施例中，所述导电膜层30的厚度介于70nm～150nm。例如，具体可以是80nm、90nm、91nm、92nm、93nm、94nm、95nm、96nm、97nm、98nm、99nm、100nm、101nm、102nm、103nm、104nm、105nm、106nm、107nm、108nm、109nm、110nm、120nm、130nm、140nm等。由此，既可以实现较好的保护，又不易发生由于导电膜层的存在影响测得的超导约瑟夫森结电性参数的情况。
所述导电膜层30的厚度还可以依据实际探针检测时探针扎入深度进行调整。
此外，所述超导约瑟夫森结20为超导体层/绝缘层/超导体层的结构。更具体的，所述超导体层除上文所记载为镍时，例如还可以是Al、Sn、Cu、Ag、Hg、vanadium(钒)还有相关的氮化物等其他的超导材质，绝缘层可以依据实际超导体层的不同而灵活调整，例如为其氧化层等。相应的，可以依据实际的电极材料，选择不同材质的导电膜层30。
实施例3
本发明实施例3提供了一种量子芯片测试结构，并且可以是在实施例1或实施例2的基础上进一步优化，本实施例与实施例1或实施例2的部分内容相近，其中，相同或相似的部分省略其描述。下面对本实施例区别于实施例1或实施例2的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。本实施例的示意图可参考图1，包括：
在本实施例中，考虑到某些三层交叠的超导约瑟夫森结的面积较小，例如长宽约在200nm左右，而探针的尺寸(例如直径)约几个微米，这种情况下，若导电膜层30设置在超导约瑟夫森结上，则不容易实现接触。因此，本发明实施例中的导电膜还可以设置在超导约瑟夫森结的连接结构上。
此外，导电膜层30设置在连接结构上也可以不受具体超导约瑟夫森结大小的限制。
在本发明中，请参考图4，超导约瑟夫森结特指三层层叠的结20，即虚线圈出的部分，并且这一限定适用于本发明任一实施例。
例如，连接结构可以是约瑟夫森结的上层电极23和/或下层电极21，其中，上层电极与超导约瑟夫森结20的上层超导材料层电连接，下层电极21与超导约瑟夫森结20的下层超导材料层电连接。
例如，连接结构可以与约瑟夫森结相连接的其他电结构，例如电容、焊盘/接口等。
由此可见，本实施例可以规避部分超导约瑟夫森结本体面积较小的情况导致的探针检测不方便的问题。本实施例也可以实现与实施例1和实施例2同样的作用。
实施例4
本发明实施例4提供了一种量子芯片测试结构的制备方法。下面对本实施例的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。本实施例的流程图可参考图5，并结合图1-4，包括：
步骤S101，在衬底10上制备超导约瑟夫森结20；以及
步骤S102，形成导电膜层30于所述超导约瑟夫森结20上，所述导电膜层30用于实现与探针的电接触并保护超导约瑟夫森结。
现有技术中无法采用接触式方法进行超导约瑟夫森结的电性参数测试，这给生产制造带来了很大的麻烦。但是本发明通过在超导约瑟夫森结上覆盖有导电膜层，通过这一导电膜层实现与探针的电接触并保护超导约瑟夫森结不受探针损伤，即探针扎入时，是扎入在导电膜层中，而不是超导约瑟夫森结中，从而将这一困境简单的化解了。该方法简单、容易实施，成本低廉，但却解决了困扰业界的难题，使得接触式测试成为可能，有助于提高量子芯片的良率，并提高测试效率。并且，导电膜层在测试后可以去除，不会对超导约瑟夫森结以及其他部件/工艺产生影响。
实施例5
本发明实施例5提供了一种量子芯片测试结构的制备方法，并且可以是在实施例4的基础上进一步优化，其中，相同或相似的部分省略其描述。下面对本实施例的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。本实施例的示意图可参考图1-图5，包括：
步骤S101，提供衬底10；
其中，在本实施例中选用电阻率＞10000欧姆*厘米的材料作为衬底，具体的，例如是YiBe2CuO3化合物。一般也可以使用硅、蓝宝石作为衬底，对于硅衬底，例如采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。
本发明实施例中通过选择YiBe2CuO3化合物衬底，能够较好的规避蓝宝石衬底材料在制备过程中造成的晶格失配和热应力失配，并与后续衬底膜较好的结合。
在一个例子中，衬底10使用前进行预处理，包括：
对衬底进行清洗，例如可以采用超声清洗。然后将衬底转移到装有1-甲基-2-吡咯烷酮的有机溶液的容器中进行浸泡，再将衬底转移到有去离子水的容器中进行浸泡，最后取出衬底用惰性气体吹干，获得干净衬底。
根据实际需要，还可以添加包括采用氢氟酸、硫酸等的酸洗过程。
进一步的，本步骤之后，可以在衬底10上形成衬底膜11。
可以是将衬底10水平放置在镀膜设备中，设置400torr～1000torr氧化气压值，例如500torr、600torr、700torr、800torr、900torr等，可以是包括氧气、氩气的混合气体，持续1～20min，例如2min、3min、4min、5min、6min、7min、8min、9min、10min、11min、12min、13min、14min、15min、16min、17min、18min、19min等，从而获得平镀的衬底膜11。
在本实施例的一个选择中，选择的衬底膜11为铝。
步骤S102，在所述衬底10上制备超导约瑟夫森结20。
在获得衬底膜11后，执行光刻刻蚀工艺，完成如控制总线、部分电路元件等的制备，此处略过不表。
然后，形成包括超导体层/绝缘层/超导体层结构的所述超导约瑟夫森结20。该步骤可以采用现有技术中的常见工艺完成。
在超导约瑟夫森结20形成后，可以进行剥离过程，例如去除多余的金属层，以及辅助层等。
步骤S103，形成导电膜层30于所述超导约瑟夫森结20上，所述导电膜层30用于实现与探针的电接触并保护超导约瑟夫森结。
本实施例在形成导电膜层的过程中，可以选用不同的导电膜材料层，并且可以由不同的工艺获得。
在本实施例的一个选择中，形成导电膜层覆盖所述超导约瑟夫森结的步骤包括：
涂覆光刻胶和石墨的混合物层覆盖在形成有所述超导约瑟夫森结的衬底上；
图形化所述光刻胶和石墨的混合物层以至少去除所述超导约瑟夫森结之外的部分，保留至多覆盖在所述超导约瑟夫森结上的光刻胶和石墨的混合物层。
在本实施例的另一个选择中，形成导电膜层覆盖所述超导约瑟夫森结的步骤包括：
利用真空蒸镀工艺构建有机半导体材料层覆盖在形成有所述超导约瑟夫森结的衬底上；
图形化所述有机半导体材料层以至少去除所述超导约瑟夫森结之外的部分，保留至多覆盖在所述超导约瑟夫森结上的有机半导体材料层。
在本实施例的另一个选择中，形成导电膜层覆盖所述超导约瑟夫森结的步骤包括：
利用真空蒸镀工艺构建金属层覆盖在形成有所述超导约瑟夫森结的衬底上；
图形化所述金属层以至少去除所述超导约瑟夫森结之外的部分，保留至多覆盖在所述超导约瑟夫森结上的金属层。
具体的，本发明中的导电膜层的图形化过程中，可以采用制备超导约瑟夫森结时的同一个光罩，可以大大降低成本。
在本实施例中，以导电光刻胶层为例，所述导电膜层的厚度介于70nm～150nm。例如，具体可以是80nm、90nm、91nm、92nm、93nm、94nm、95nm、96nm、97nm、98nm、99nm、100nm、101nm、102nm、103nm、104nm、105nm、106nm、107nm、108nm、109nm、110nm、120nm、130nm、140nm等。由此，既可以实现较好的保护，又不易发生由于导电膜层的存在影响测得的超导约瑟夫森结电性参数的情况，并且，导电膜层在制备时不易坍塌，有助于优化制备工艺。
此外，对于其他材质的导电膜层，其厚度可以介于10nm～500nm之间，例如20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、110nm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm、200nm、210nm、220nm、230nm、240nm、250nm、260nm、270nm、280nm、290nm、300nm、310nm、320nm、330nm、340nm、350nm、360nm、370nm、380nm、390nm、400nm、410nm、420nm、430nm、440nm、450nm、460nm、470nm、480nm、490nm等，可以根据实际材料选择，灵活调整对应的厚度。
所述导电膜层30的厚度还可以依据实际探针检测时探针扎入深度进行调整。
实施例6
本发明实施例6提供了一种量子芯片测试结构的制备方法，并且可以是在实施例4或实施例5的基础上进一步优化，本实施例与实施例4或实施例5的部分内容相近，其中，相同或相似的部分省略其描述。下面对本实施例区别于实施例4或实施例5的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。本实施例包括：
考虑到某些三层交叠的超导约瑟夫森结的面积较小，例如长宽约在200nm左右，而探针的尺寸(例如直径)约几个微米，这种情况下，若导电膜层30设置在超导约瑟夫森结上，则不容易实现接触。因此，本发明实施例中的导电膜层30还可以设置在超导约瑟夫森结的连接结构上。
则在图形化时，可以是图形化导电膜材料层(例如光刻胶和石墨的混合物层、有机半导体材料层、金属层等)以至少去除所述超导约瑟夫森结的连接结构之外的部分，保留至多覆盖在所述超导约瑟夫森结的连接结构上的导电膜材料层。
此外，导电膜层30设置在连接结构上也可以不受具体超导约瑟夫森结大小的限制。
例如，连接结构可以是与约瑟夫森结上层超导材料层电连接的上层电极23和/或与约瑟夫森结下层超导材料层电连接的下层电极21。
例如，连接结构可以是与约瑟夫森结相连接的其他电结构，例如电容、焊盘/接口等。
由此可见，本实施例可以可以规避部分超导约瑟夫森结本体面积较小的情况导致的探针检测不方便的问题。
实施例7
本发明实施例5提供了一种量子芯片的测试方法，并且可以是在实施例1-6的基础上执行的，其中，相同或相似的部分省略其描述。下面对本实施例的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。本实施例的示意图可参考图6，包括：
步骤S201：提供量子芯片测试结构设置于测试设备中，所述量子芯片为如上实施例1或2或实施例3所述的量子芯片测试结构，或者为如上实施例4或实施例5或实施例6所述的量子芯片测试结构的制备方法获得的量子芯片测试结构。
例如，测试设备可以是包括探针台和锁相放大器。
步骤S202：将测试设备的探针与所述导电膜层直接接触进行超导约瑟夫森结的电性测试。
具体的，将制备完毕具有导电膜层30的约瑟夫森结通过探针台与锁相放大器连接，例如，将约瑟夫森结的下层超导材料层通过连接结构(如下层电极)链接在探针台的接地端口，将约瑟夫森结的上层超导材料层通过连接结构(如上层电极)作为输入端链接在探针台的接电端口，下层电极/上次电极上覆盖导电膜层的点作为探针连接接触点。由此，可以获得测试反馈信号，实现量子芯片的接触式测试。
由此，本发明实现了超导约瑟夫森结的接触式测试，优化了测试过程，方便、快速、高效、直接。
实施例8
本发明实施例8提供了一种量子芯片的制备方法，并且可以是在实施例7的基础上执行的，其中，相同或相似的部分省略其描述。下面对本实施例的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。
该方法包括，在测试完成后，将导电膜层去除。即本实施例的方法获得的量子芯片实际上是经过直接测试的，是在测试结构的基础上得到，既能够确保质量，同时又避免了测试对超导约瑟夫森结的影响。
具体的，在本实施例中，去除过程包括：
所述导电膜层包括光刻胶和石墨的混合物层，利用丙酮去除光刻胶，将石墨在乙醇中分散并超声，采用氧气焚烧剩余的石墨，并进行清洗。
实施例9
本发明实施例9提供了一种量子芯片的制备方法，并且可以是在实施例7的基础上执行的，其中，相同或相似的部分省略其描述。下面对本实施例的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。
该方法包括，在测试完成后，将导电膜层去除。即本实施例的方法获得的量子芯片实际上是经过直接测试的，是在测试结构的基础上得到，既能够确保质量，同时又避免了测试对超导约瑟夫森结的影响。
具体的，在本实施例中，去除过程包括：
所述导电膜层30包括有机半导体材料层，采用有机溶剂去除所述有机半导体材料层，并进行清洗。
实施例10
本发明实施例10提供了一种量子芯片的制备方法，并且可以是在实施例7的基础上执行的，其中，相同或相似的部分省略其描述。下面对本实施例的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。
该方法包括，在测试完成后，将导电膜层去除。即本实施例的方法获得的量子芯片实际上是经过直接测试的，是在测试结构的基础上得到，既能够确保质量，同时又避免了测试对超导约瑟夫森结的影响。
具体的，在本实施例中，去除过程包括：
所述导电膜层包括与导电膜层30所覆盖的金属材质相比不耐化学腐蚀的金属层，采用湿法刻蚀工艺剥离所述金属层，并进行清洗。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种量子芯片测试结构，包括：
位于衬底上的超导约瑟夫森结；以及
位于所述超导约瑟夫森结上的导电膜层，所述导电膜层用于实现与探针的电接触并保护所述超导约瑟夫森结；
或者，
位于衬底上的超导约瑟夫森结及其连接结构；以及
位于所述超导约瑟夫森结的连接结构上的导电膜层，所述导电膜层用于实现与探针的电接触并保护所述超导约瑟夫森结的连接结构。
2.根据权利要求1所述的量子芯片测试结构，其特征在于，所述导电膜层包括光刻胶和石墨的混合物层；或者，所述导电膜层包括有机半导体材料层；或者，所述导电膜层包括与导电膜层所覆盖的金属材质相比不耐化学腐蚀的金属层。
3.根据权利要求1所述的量子芯片测试结构，其特征在于，所述连接结构包括超导约瑟夫森结的上层电极和/或下层电极，其中，所述上层电极与所述超导约瑟夫森结的上层超导材料层电连接，所述下层电极与所述超导约瑟夫森结的下层超导材料层电连接。
4.根据权利要求1所述的量子芯片测试结构，其特征在于，所述连接结构包括与约瑟夫森结相连接的电结构。
5.一种量子芯片测试结构的制备方法，包括：
在衬底上制备超导约瑟夫森结；以及
形成导电膜层于所述超导约瑟夫森结上，所述导电膜层用于实现与探针的电接触并保护所述超导约瑟夫森结；
或者，
在衬底上制备超导约瑟夫森结及其连接结构；以及
形成导电膜层于所述超导约瑟夫森结的连接结构上，所述导电膜层用于实现与探针的电接触并保护所述超导约瑟夫森结的连接结构。
6.根据权利要求5所述的量子芯片测试结构的制备方法，其特征在于，形成导电膜层于所述超导约瑟夫森结上或所述超导约瑟夫森结的连接结构上的步骤包括：
形成导电膜材料层覆盖在所述衬底上；
图形化所述导电膜材料层以获得所述导电膜层。
7.根据权利要求6所述的量子芯片测试结构的制备方法，其特征在于，形成导电膜材料层覆盖在所述衬底上的步骤包括：
涂覆光刻胶和石墨的混合物层覆盖在所述衬底上；或者，利用真空蒸镀工艺构建有机半导体材料层或者金属层覆盖在所述衬底上；
图形化所述导电膜材料层以获得所述导电膜层的步骤包括：至少去除所述超导约瑟夫森结之外的部分，保留至多覆盖在所述超导约瑟夫森结上的所述导电膜材料层；或者，至少去除所述超导约瑟夫森结的连接结构之外的部分，保留至多覆盖在所述超导约瑟夫森结的连接结构上的所述导电膜材料层。
8.一种量子芯片的测试方法，包括：
提供量子芯片测试结构设置于测试设备中，所述量子芯片测试结构为如权利要求1-4中任意一项所述的量子芯片测试结构，或者为如权利要求5-7中任意一项所述的量子芯片测试结构的制备方法获得的量子芯片测试结构；以及
将测试设备的探针与所述导电膜层直接接触进行超导约瑟夫森结的电性测试。
9.一种量子芯片的制备方法，包括如权利要求8所述的一种量子芯片的测试方法，其特征在于，在测试完成后，包括：
若所述导电膜层包括光刻胶和石墨的混合物层，利用丙酮去除光刻胶，将石墨在乙醇中分散并超声，采用氧气焚烧剩余的石墨，并进行清洗；和/或，
若所述导电膜层包括有机半导体材料层，采用有机溶剂去除所述有机半导体材料层，并进行清洗；和/或，
若所述导电膜层包括与超导约瑟夫森结的金属材质相比不耐化学腐蚀的金属层，采用湿法刻蚀工艺剥离所述金属层，并进行清洗。
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