CN117829303A - 版图结构、量子电路及其制造和提取制造参数的方法 - Google Patents

Abstract

本申请公开了一种版图结构、量子电路及其制造和提取制造参数的方法，属于量子芯片制造领域。版图结构包括测试结构、传输线以及第二约瑟夫森结。其中测试结构具有第一约瑟夫结，以及一端与第一约瑟夫森结耦合的读取谐振器。传输线与所述读取谐振器的另一端耦合，用于测量读取谐振器的品质因子；以及第二约瑟夫森结用于被测量电阻以表示第一约瑟夫森结的常温电阻。该方案具有实现难度小，能够更快获得测量结构的优势，并且其还可以快速地实现对约瑟夫森结的制造参数的确认，以他高约瑟夫森结的制造质量。

Description

版图结构、量子电路及其制造和提取制造参数的方法

技术领域

本申请属于量子信息领域，尤其是量子芯片制造领域，特别地，本申请涉及一种版图结构、量子电路及其制造和提取制造参数的方法。

背景技术

约瑟夫森结(Josephson Junction，简称JJ)，或称为超导隧道结。其一般是由两块超导体夹以某种很薄的势垒层(厚度≤Cooper电子对的相干长度)而构成的结构，例如S(超导体)—I(半导体或绝缘体)—S(超导体)结构，简称SIS。在其中超导电子可以通过隧道效应而从一边穿过半导体或绝缘体薄膜到达另一边。

约瑟夫森结的制造工艺通常是使用光刻工艺来实现的。其中主要涉及到使用电子蒸发、曝光工艺，并且所要制造的约瑟夫结的尺寸也相对较小，从而使得工艺难度大，并且结的一致性相对较差。

发明内容

本申请的示例提供了一种版图结构、量子电路及其制造和提取制造参数的方法。其能够用于更快速地完成研发测试，以便在更短的实践内获得制造约瑟夫森结的制造参数。并且，依据该参数制造约瑟夫森结可以降低制造难度，提高不同批次之间的结性能一致性。

本申请示例的方案，通过如下内容实施。

在第一放面，本申请的示例公开了一种应用于超导量子芯片的制造的版图结构。

示例中，该版图结构包括：

测试结构，具有第一约瑟夫结，以及一端与第一约瑟夫森结耦合的读取谐振器；

传输线，与读取谐振器的另一端耦合，用于测量读取谐振器的品质因子；以及

第二约瑟夫森结，用于被测量电阻以表示第一约瑟夫森结的常温电阻。

根据本申请的一些示例，版图结构包括以下一种或多种限定：

第一限定：测试结构具有至少两个；

第二限定：第二约瑟夫结有至少两个；

第三限定：第一约瑟夫森结和第二约瑟夫森结一一对应，或者一个第一约瑟夫森结对应于多个第二约瑟夫森结。

根据本申请的一些示例，测试结构和第二约瑟夫森结构成一个组件单元；

版图结构中的组件单元的数量为两个以上，并且各个组件单元中的第一约瑟夫森结的常温电阻被配置为不同；

或者，版图结构中的组件单元的数量为两个以上，并且各个组件单元中的第一约瑟夫森结的常温电阻被配置相同。

根据本申请的一些示例，第一约瑟夫森结和第二约瑟夫森结是隧道结，并且隧道结包括势垒层、以及夹持势垒层的第一超导层和第二超导层。

根据本申请的一些示例，各个组件单元中的第一约瑟夫森结的结面积不同；和或，各个组件单元中的第一约瑟夫森结的势垒层的厚度不同。

根据本申请的一些示例，第一超导层和第二超导层是纵横交叉的。

根据本申请的一些示例，版图结构中的第一约瑟夫结与地平面断路、且第二约瑟夫森结与地平面连接形成通路。

在第二方面，本申请的一些示例中，公开了一种依据上述的版图结构制造而成的量子电路。

在第三方面，本申请的一些示例中，公开了一种制造量子电路的方法，包括：

提供或制造在表面沉积有金属层的衬底，金属层的的至少部分被用于提供地平面；

通过选择的执行顺序和执行次数的组合，实施第一步骤、第二步骤以及第三步骤，以制造测试结构、传输线和第二约瑟夫森结；

其中，第一步骤包括：刻蚀金属层以形成沉积窗口；

其中，第二步骤包括：在沉积窗口限定的区域内予以沉积操作以形成超导金属膜层；

其中，第三步骤包括：将膜层中的对应于约瑟夫森结的势垒层的超导金属膜层予以氧化形成势垒层。

根据本申请的一些示例，将膜层中的对应于约瑟夫森结的势垒层的膜层予以氧化形成势垒层的步骤中：

氧化是在给定的氧化剂量条件下发生的，氧化剂量为氧气压强与氧化时间的乘积。

在第四方面，本申请的一些示例中，公开了一种通过量子电路提取约瑟夫森结制造参数的方法。

其中的制造参数包括极限线宽，极限线宽表示制造的约瑟夫森结时的线宽上限。

量子电路中的第一约瑟夫森结具有预设的设计线宽和设计电阻。

提取约瑟夫森结制造参数的方法包括：

对量子电路进行测量以获得多组数据，每组数据包括常温电阻以及相应的品质因子，并且各组数据表征的是具有不同设计线宽的第一约瑟夫森结以及相应的读取谐振腔，常温电阻与设计电阻匹配；

确定各组数据中，最接近且小于阈值的品质因子，所对应的第一约瑟夫森结的设计线宽，以作为极限线宽。

根据本申请的一些示例，制造参数还包括氧化剂量，氧化剂量＝氧气压强与氧化时间的乘积、且用于表示制造量子电路时通过氧化超导金属膜层以形成约瑟夫森结中的势垒层的氧化工艺条件，方法还包括：

对各组数据进行筛选，获得小于阈值的品质因子，所对应的第一约瑟夫森结的设计线宽；

将筛选出的设计线宽，以及对应的常温电阻、和氧化剂量，建立函数关系；以及

将给定的电阻和线宽，代入函数关系，获得氧化剂量。

有益效果：

本申请的示例中提出了一种版图结构，其能够用于制造量子电路。并且通过基于该量子电路的测试，可以从测试中提取获得制造量子芯片中的约瑟夫森结(尤其是超导量子比特中的约瑟夫森结)的工艺条件，例如约瑟夫森结的线宽以及制造金属氧化物势垒层时的氧化条件。因此，在制造约瑟夫森结或者基于约瑟夫森结的各种器件时，可以形成更稳定、更好的工艺条件以及产品质量。

附图说明

为了更清楚地说明，以下将对描述中所需要使用的附图作简单地介绍。

图1为相关技术中量子芯片上量子比特的结构示意图；

图2为示出了本申请示例中在超导量子干涉仪中的两个约瑟夫森结的配置方式的结构示意图；

图3为本申请示例中的关于氧化剂量与约瑟夫森结的临界电流密度的关系图；

图4记载了本申请示例中的基于版图结构的量子电路的制造方法；

图5为本申请示例中的版图结构的示意图；

图6为本申请示例中的关于约瑟夫森结的设计线宽约瑟夫森结的面积偏差的关系图。

附图标记说明：1-衬底；2-金属层；21-十字电容；22-地平面；3-约瑟夫森结；101-读取谐振器；102-传输线；103-第二约瑟夫森结；104-第一约瑟夫森结。

具体实施方式

在超导量子芯片，超导量子比特构成其实际执行量子计算的单元。而构成超导量子比特的核心元件之一为约瑟夫森结。在当前实践的超导量子计算机研究中，约瑟夫森结被以隧道结的方式实现。

基于约瑟夫森结的超导量子比特可以在图1所示的结构展示。

超导量子芯片，包含量子比特和微波谐振腔等超导电路结构。其中的量子比特是利用电容和具有非线性电感特性的约瑟夫森结所构成的二能级系统。

Transmon量子比特(传输子量子比特)的形状形似“+”形，其由一个十字形的电容以及连接该电容的一个分支的末端的超导量子干涉装置(Superconducting QuantumInterference Device，简称SQUID)组成。其中，超导量子干涉装置(squid)包含一个或多个约瑟夫森结。

上述的量子比特体系中，在量子比特周围还存在多种不同功能的电路结构，例如，读取谐振腔以及用于量子比特间耦合连接的耦合器。

进一步地，电路结构还包括对量子比特进行XY旋转操作的驱动控制信号线(XY-Control Line，又称xy控制线、或脉冲调控信号线)。通过在电路中施加驱动的电压信号，可以对量子比特进行跃迁激发；其通过电容耦合与量子比特关联。

电路结构还包括对量子比特进行Z旋转操作的电路结构，并且由超导量子干涉装置(squid)附近的控制信号线完成；其被称为磁通调控信号线(Z-Control Line，又称z控制信号线或频率调控信号线)。如前述，磁通调控信号线布置于超导量子干涉装置(squid)附近，其激励电流、并通过磁场与超导量子干涉装置(squid)相互电感耦合。

磁通调控信号线和驱动控制线路都可以用于控制量子比特，并且在测试过程中用于传输相关信号。

约瑟夫森结直接关系到超导量子芯片的量子计算性能。因此，制造高质量的约瑟夫森结至关重要。约瑟夫森结的性能通过测试而得出。而根据约瑟夫森结功能原理，其在超导态下表现出能够用于执行量子计算的相关特性，即纠缠与叠加。

因此，为了完成测试通常需要在极低温(如毫开)开展试验。同时，由于测试过程中需要涉及到各种高频、直流信号，并且超导量子比特比较脆弱，容易受到噪声的干扰。因此，在测试过程中，还需要对各种噪声信号以及测试信号进行调制和控制。

综上，在上述的方案中，测试过程是费时、费力的，并且考虑到低温测试对低温以及各种信号产生设备的，从而使得其成为制约，约瑟夫森结的制造工艺的开发进展的重要因素之一。

为了改进测试效率，在本申请的示例中公开了一种应用于超导量子芯片的制造的版图结构。该版图结构能够用于制造量子电路，并且通过该量子电路进行测试，从而可以获得对应的测试效果，并且能够据此对约瑟夫森结的制造工艺进行研发、优化等。

参阅图5，示例中的版图结构包括测试结构、传输线102以及第二约瑟夫森结103。

测试结构包括第一约瑟夫结104，以及一端与第一约瑟夫森结耦合的读取谐振器101。

传输线102与读取谐振器101的另一端耦合，并且被用于测量读取谐振器的品质因子。

第二约瑟夫森结103用于被测量电阻以表示第一约瑟夫森结104的常温电阻。

在版图结构中，第一约瑟夫森结和第二约瑟夫森结可以被实现为隧道结。并且，据此，隧道结包括势垒层、以及夹持势垒层的第一超导层和第二超导层。一种典型的隧道结为第一势垒层和第二势垒层呈十字型或者说纵横交叉方式的相交结构。

上述结构，以在衬底表面的金属导电层的图形化操作而实现。参阅图2，即通过在衬底1表面沉积金属层2(金属层的非刻蚀区域可以作为地平面22)，其可以作为参考地使用，用于提供参考电位。通过刻蚀金属层2刻蚀形成窗口，然后通过在窗口内沉积形成各种元器件—十字电容21、约瑟夫森结3。

值得指出的是，根据上述内容，由于第二约瑟夫森结被用于表征第一约瑟夫森结，因此，可以知晓，第二约瑟夫森结与第一约瑟夫森结具有相同的结构设计以及制造工艺。

例如，当前述两约瑟夫森结都为十字型的隧道结时，二者包括第一超导层(如记为JJ1)、势垒层以及第二超导层(如记为JJ2)。一种具体的示例中，JJ1和JJ2分别为铝，通过将高纯度氧气扩散到Al表面予以氧化形成非晶氧化铝AlOx作为势垒层。其中，JJ1和JJ2彼此纵横交叉。并且，在JJ1和JJ2的交叉的位置，通过JJ1、JJ2以及AlOx的层叠形成约瑟夫森结。

如此，可以通过限定JJ1和JJ2的宽度为相同，并且制造工艺相同。即，在版图结构中将第一约瑟夫森结和第二约瑟夫森结的宽度设计为相同，同时在同一设备、衬底中一次性将第一约瑟夫森结和第二约瑟夫森结制造处理，以确保二者的工艺是相同的。通过这样的方式能够确保第二约瑟夫森结的电阻与第一约瑟夫森结的电阻是等同。

那么，通过对第二约瑟夫森结的测量，就能够反映第一约瑟夫森结的常温电阻。

而在本申请的示例中，设计第二约瑟夫森结来代替第一约瑟夫森结是考虑到，如同前述的内容，第一约瑟夫森结是与地平面断开的。因此，并且为了避免对其测试电阻使得其被损坏—实践中用探针法测量约瑟夫森结的常温电阻；由于是在开放环境中测量，因此，第一约瑟夫森结的表面会形成氧化层，从而在探针测量时，探针会扎穿表面的氧化层与JJ1、JJ2接触以实现如四线法测量电阻。

进一步地，在测量读取谐振腔的品质因子时，测量信号(直流信号)可能导致约瑟夫森结因短路被击穿，因此，选择将第一约瑟夫森结与地平面断开；即如在图2中，两个JJ2与地平面22断开。因为，在超导量子芯片中，超导量子比特的约瑟夫森结以SQUID的形式构成——其是一个环路，从而在测量信号输入时存在短路的问题。

由于读取谐振腔的两端分别与传输线、第一约瑟夫森结耦合，并且还通过传输线测量读取谐振腔的品质因子。而将读取谐振腔与第一约瑟夫森结耦合则是要考虑，获悉第一约瑟夫森结的结构以及工艺对读取谐振腔的品质因子的影响。

更具体而言，发明人习知，基于约瑟夫森结的超导量子芯片的品质因子Q满足Q＝2π*f*T₁＝1/tan(δ)，其中f是比特谐振频率(比特与谐振腔耦合时的频率)。

其中tan(δ)是材料的损耗正切，T1为退相干时间。对于不同材料，损耗正切不同，其中蓝宝石(能够作为衬底)的tan(δ)<10^–8，高阻硅(能够作为衬底)的tan(δ)<10^–6。然而，由于在超导量子芯片中，存在衬底-金属、金属-空气、衬底-空气三种界面损耗，从而导致量子芯片的品质因子小于理论值。

因此，将第一约瑟夫森结与读取谐振腔耦合。如此，势垒层(势垒层是指与读取谐振腔连接的第一约瑟夫森结中的势垒层)的缺陷引起的二能级损耗(约瑟夫森结中的损耗)会降低读取谐振腔的品质因子。那么，可以通过读取谐振腔的品质因子的变化来研究约瑟夫森结的设计结构和制备工艺对约瑟夫森结的二能级损耗的影响。

换言之，将第一约瑟夫森结与读取谐振腔耦合，则第一约瑟夫森结与读取谐振腔被关联。与读取谐振腔耦合的第一约瑟夫森结的不同(结构和制造工艺)，会影响到我们测量到读取谐振腔的品质因子。因此，通过本申请示例中的版图结构所制造的量子电路，可以用于研究品质因子、与第一约瑟夫森结的结构以及工艺——对应于后续线宽、氧化剂量。

同时，再结合测量到的常温电阻，从而可以研究常温电阻、线宽、氧化剂量三者之间关系，甚至是建立函数关系(可以通过数据拟合的方式实现)，并且还可以用于指导约瑟夫森的制造工艺和结构设计。

由于单个或少量的数据所拟合获得如前数的函数关系可能会与实际存在相对较大的偏差，因此，通过获得更多的数据有望提高拟合函数的准确性。

因此，在一些示例中，版图结构中的测试结构具有至少两个。还可以是，用来表征测试结构中的第一约瑟夫森结的常温电阻的第二约瑟夫结也有至少两个。

进一步地，由于第二约瑟夫森结的(常温下的)测量电阻用于表征第一约瑟夫森结的常温电阻，因此，可以为一个第一约瑟夫森结配置一个第二约瑟夫森结。也即，第一约瑟夫森结和第二约瑟夫森结一一对应。

基于前述类似的理由，可以为一个第一约瑟夫森结配置多个第二约瑟夫森结；即一个第一约瑟夫森结对应于多个第二约瑟夫森结。通过对多个第二约瑟夫森结测量得到的对应多个常温电阻进行数值处理和计算，获得能够更真实地反映第一约瑟夫森结的常温电阻。

此外，为了方便讨论和描述，可以选择将版图结构中的测试结构和第二约瑟夫森结定义为一个组件单元。在此设定的基础上，在不同示例中，可以根据实际需求或者设计目的，可以在一个版图结构中配置数量为一个或多个/两个以上的组件单元。并且，在该同一个版图结构中，各个组件单元中的第一约瑟夫森结的常温电阻被配置为不同。

如此，通过这样版图结构的测量以及获得测量结果，然后可以获得不同结构、工艺的第一约瑟夫森结的常温电阻与相应的结构和工艺的关系，从而研究其各参数之间变化依赖关系。

在另一些示例中，一个版图结构中的组件单元的数量也可以为两个以上，并且各个组件单元中的第一约瑟夫森结的常温电阻被配置相同。通过该版图结构实施相应的测量操作以及测量结果，进而依据其获得第一约瑟夫森结的常温电阻以及相应的结的结构和制造工艺的关系。

由于在这个版图结构中，各个第一约瑟夫森结是相同的，因此，根据其获得前述常温电阻以及相应的结的结构和制造工艺的关系，可能并不能反映具有其他结构和制造工艺的约瑟夫森结的前述关系。

因此，在这样的情况下，可以配置多个前述具有两个以上的相同的第一约瑟夫森结的版图结构，并且各个版图结构中的第一约瑟夫森结是不同的(包括在制造工艺方面，和/或设计结构方面)。

如此，通过这些一个或多个版图结构的测量以及测量结果数据的计算和处理，所获得的常温电阻以及相应的结的结构和制造工艺的关系能够具有更大的一般性，或者说通用性。也即，使用前述的关系式(函数表达式)，可以对其他未设计和制造出来的约瑟夫森结的常温电阻、设计结构以及制造工艺进行给定相应参数而预测其他参数。

在以上的描述中，涉及的结的结构不同，例如可以是表示第一约瑟夫森结的结面积，和/或势垒层的厚度。并且其中结面积涉及到设计约瑟夫森结的设计线宽(如前述的第一超导层、第二超导层的宽度)；势垒层的厚度则可以与工艺条件相关—氧化条件：氧气压强和氧化时间。

对于其中势垒层，发明人习知：

以铝基的隧道结(Al/AlOx/Al)而言，铝表面的氧化层AlOx的厚度有几个纳米，因此难以快速又准确地测量。

在室温的空气环境中，铝表面的氧化是一个扩散限制的过程，并且氧化速率是随着氧化铝厚度的增加会趋于零。即，铝的氧化是一个自限制过程，即在相同条件下，铝表面的氧化层有一个饱和厚度。如果当前的氧化层厚度小于饱和厚度，则铝会继续发生氧化过程，最后氧化铝厚度达到饱和。

具体而言，作为一种活泼的金属，铝在开始氧化时，其氧化非常迅速，但在开始的几分钟或几小时之后会下氧化速率降到非常小的值，甚至可以忽略不计，从而形成一个厚的AlOx薄膜。

对此现象的解释，根据相干研究，在氧化膜中有一个强有力的场的假设，由于一种金属与吸附的氧之间的接触电势差，使金属离子移动穿过它不会受到温度的很多影响。并且能够给出一个对数增长规律：

1/d＝A-Blnt；其中d表示中距离开始氧化时的时长t时的氧化层的厚度，A、B为常数。根据该表达式可知，随时间增加，AlOx薄膜的厚度越来越大，同时厚度增长速率也越来越缓慢。

综合上述，对于势垒层的厚度而言，在相同的工艺/氧化条件下，其其饱和厚度会大致一致。如此，在不同的氧化条件下可以控制势垒层的厚度，从而也对约瑟夫森结的电阻产生相应的影响。

另一方面，在技术开发过程中，发明人了解到约瑟夫森结的Jc(临界电流密度)与氧化压强和氧化时间乘积(P·t，即氧化剂量)有关，并且可以用公式表达：Jc≈1.56·(P·t)^-0.34。在所给的氧化剂量范围内(如图3所示)，随着P·t乘积的增加，斜率越趋于水平，说明Jc波动越小。

此外，随着约瑟夫森结面积的增大，大面积的非晶氧化铝(势垒层：非晶AlOx，可以通过退火结晶形成Al₂O₃)会引起更多的缺陷。同时，为了使约瑟夫森结的电阻达到要求，可以提高氧化剂量(P·t)。而这会使约瑟夫森结的势垒层厚度增加，同时厚度的增加也会增大库伯电子对(cooper pair)穿越势垒层的难度，并且势垒层垂直方向的缺陷增加。甚至，当势垒层的厚度到达一定程度时，甚至会使约瑟夫森结失效。

考虑到上述的内容，本申请发明人提出了一种测试版图(即前述的版图结构)，并且将约瑟夫森结与(读取)谐振腔耦合；该测试版图中不配置XY线、Z线、空气桥等，以排除这些线路的干扰。

在一些具体的实例中，针对不同线宽的约瑟夫森结，通过调节氧化气压和氧化时间制备出电阻在5～6kΩ的结。每种线宽制备5×5个chip，每个chip有12个结，并进行低温测试，以获得谐振腔的品质因子Qi。

例如，设计线宽0.1μm、0.15μm、0.2μm、0.25μm、0.3μm、0.35μm、0.4μm、0.45μm、0.5μm。考虑到实际制造与设计之间的偏差，实际线宽可以大于设计线宽80nm(0.08μm)，因此，被制造出来的样品的实际约瑟夫森结面积(对于十字结，结面积＝线宽*线宽)分别为0.0324、0.0529、0.0784、0.1089、0.1444、0.1849、0.2304、0.2809、0.3364μm²。

通过对版图结构测量，发现当结面积大于0.1089后，单光子下的读取谐振腔的品质因子由30～40万下降至3～4万。这说明当结面积达到0.1089μm²后，会达到一个极限面积；此时，约瑟夫森结中的势垒层的缺陷成为造成损耗的主要因素，造成的二能级损耗引起品质因子Qi(谐振腔的品质因子)发生量级的下降。

简言之，针对具有不同线宽的约瑟夫森结的一个或多个版图结构所对应制造的量子电路，进行多次测量(获得常温电阻以及品质因子，并且还可以对应记录制造结时的氧化条件)。当Qi出现明显下降时，表明此时线宽已经达到极限线宽。

通过确认极限线宽，可以为了制造性能参数满足设计指标要求，并且降低制造难度而提高积极的意义。因此，发明人通过实践发现，通过增加线宽可以使得不同批次的结面积偏差小；如图6所示。因此，在性能满足设计要求的前提下，在一定程度上增加约瑟夫森结的线宽有助于工艺实现，降低难度、提高制造的质量以及批间性能和质量的一致性。

进一步地，针对约瑟夫森结面积增大引起读取谐振腔的品质因子数量级的下降，发明人研究了造成这种情况的原因。

试验时，将氧化条件中氧化时间固定执行为20min，分别通过电子束光刻制备面积0.0324μm²、0.0529μm²、0.0784μm²、0.1089μm²、0.1444μm²、0.1849μm²、0.2304μm²、0.2809μm²、0.3364μm²的结。完成JJ1和对JJ1原位氧化生成非晶氧化铝AlOx(制备电阻4～6kΩ的氧化条件)，随后原位传送至FIB-TEM设备(聚焦离子束透射电子显微镜)中切片后进行AlOx厚度的表征。

通过表征结果发现：势垒层氧化铝厚度由1.2nm逐渐上升，并且当实际约瑟夫森结面积为0.1089μm²时，势垒层厚度为1.9nm。随着结面积的增大，约瑟夫森结达到相同电阻所对应的实际氧化得到的非晶氧化铝厚度会越来越厚。

上述试验说明：约瑟夫森结的极限面积大约在0.1μm²，当结面积超过这一值时，因约瑟夫森结中的非晶氧化铝势垒层引起的二能级损耗使其成为一个较大的损耗源(结面积增大以及势垒层厚度增加)，从而引起量子比特品质因子及退相干时间T1、T2(因Q＝2π·f·T₁，，所以Q下降，退相干时间也跟着下降)的骤减；相应地与比特耦合的读取谐振腔的品质因子也下降。

上述实验说明随着结面积增大也即线宽增大，结(常温)电阻达到设定值所需要的制造势垒层时的氧化剂量越高。通过进一步增大线宽进行测试，发现饱和势垒层厚度大约在2.72nm，并且对应的约瑟夫森结面积为1μm²。

在上述研究的基础上，根据不同结面积制备4～6kΩ的结的方式制造版图结构，兵对其进行测量，然后再拟合出对应电阻Rn与P、t、S之间的关系式。

Jc＝Ic/S＝π·Δ/(2e·Rn·S)≈250μA/(Rn·S)

Jc＝1.6·(P·t)^-0.32

所以Rn≈156.25·S^-1(P·t)^0.32， 式1。

其中，Ic表示结临界电流，S表示结面积，Rn表示结常温电阻，P表示制造势垒层的氧气压强，t表示制造势垒层的氧化时间。

综上，本申请示例的方案，给出了Rn与P、t、S之间的关系式，从而为后续制备约瑟夫森结提供了依据；并且还获得了约瑟夫森结失效面积(也对应于制造约瑟夫森结时的极限线宽)。并且，示例还给出了极限结面积及极限势垒层厚度，为后续制备大线宽提供了依据。

此外，通过谐振腔耦合约瑟夫森结来研究极限线宽(涉及常温电阻的测量、以及低温下的谐振腔品质因子测量)，不需要进行结退相干时间的测量，可以大大缩短低温测试时间，提高效率。低温测量量子比特的退相干时间所需时长，要显著地大于低温测量谐振腔品质因子所需时长。

在上述试验研究中，具体测量结构和版图结构的实施，是通过在此版图结构的基础上，通过使用集成电路工艺、微纳加工工艺等制造量子电路、并对其测量而得以实现。

量子电路中所具有的量子元器件以及这些元器件之间的配合关系，通过版图结构被限定，在此不予以赘述。

参阅图4，一种示例的制造量子电路的方法包括以下步骤。

步骤S101、提供或制造在表面沉积有金属层的衬底，其中的金属层的的至少部分被用于提供地平面。

在该步骤中，衬底例如被选择为蓝宝石、或者高阻硅。其表面可以通过机械化学打磨抛光，以及减薄等操作。金属层例如为铝。

金属层可以通过电子束蒸发等方式沉积到衬底的表面。

步骤S102、通过选择的执行顺序和执行次数的组合，实施第一步骤、第二步骤以及第三步骤，以制造测试结构、传输线和第二约瑟夫森结。

其中，第一步骤包括：刻蚀金属层以形成沉积窗口。其中的刻蚀方式可以是湿法刻蚀、或者干法刻蚀。

其中，第二步骤包括：在沉积窗口限定的区域内予以沉积操作以形成超导金属膜层(如铝)。沉积超导金属膜层的方式可以参考步骤S101中的沉积制造金属层的步骤。

其中，第三步骤包括：将膜层中的对应于约瑟夫森结的势垒层的超导金属膜层予以氧化形成势垒层(如AlOx)。该步骤中制造势垒层例如可以是热氧化。如前述，为了考虑氧化条件的结的影响，制造约瑟夫结时，在将膜层中的对应于约瑟夫森结的势垒层的膜层予以氧化形成势垒层的步骤中：氧化是在给定的氧化剂量条件下发生的，并且氧化剂量为氧气压强与氧化时间的乘积。

在表面沉积有金属层的衬底上制造量子元器件，可以通过合理地选择第一步骤、第二步骤以及第三步骤的执行顺序、以及各个步骤的执行的次数，完成对应于版图结构的量子电路的结构。

为了简洁起见，在本文中不详细描述涉及量子电路相关的，并且与半导体和/或超导器件以及集成电路(integrated circuit，简称IC)制造相关的技术。

此外，本文的各种任务和过程步骤可并入具有本文未详细描述的额外步骤或功能性的更综合程序或过程中。特别地，半导体和/或超导器件和基于半导体/超导体的IC的制造中的各个步骤是公知的，因此为了简洁起见，许多常规步骤将在此仅简要提及或将被完全省略而不提供公知的工艺细节。

以下就量子电路的制造工艺主要涉及的工艺手段简述。

在制造过程中，可能需要沉积一种或多种材料。这些材料例如包括超导体、电介质和/或金属。同时，取决于所选择的材料，这些材料可以通过诸如化学气相沉积、物理气相沉积(例如，蒸发或溅射)的沉积工艺或外延技术以及其他沉积工艺来沉积以制造相应的结构。

示例性的，其中的工艺包括离子束辅助沉积法(IBAD)、真空蒸发镀膜法(Evaporation)、分子束外延(MBE)、脉冲激光沉积法(PLD)、化学气相沉积法(CVD)、溶胶-凝胶法(sol-gel)以及磁控溅射镀膜法(Magnetron 25Sputtering)等。

进一步地，在制造过程期间还可以去除一种或多种材料。并且取决于要去除的材料，不同示例中的去除工艺可以包括例如湿蚀刻技术、干蚀刻技术或剥离(lift-off)工艺等。同时，可以使用已知的曝光(lithographic)技术(例如，光刻或电子束曝光)对形成电路元器件的材料进行图案化，以便结合刻蚀、剥离等工艺形成特定形状、尺寸的元器件。

通过各种适当工艺，基于版图结构所制造的量子电路，能够如前述被用于实施测量，以获得所需要的相关数据。例如，通过第二约瑟夫结(或者描述为测试结)测量，获得常温电阻Rn。再使用矢量网络分析仪，通过传输线测量读取谐振腔的品质因子Qi。

后文将对基于版图结构所制造的量子电路的应用进行说明。

正如前述所提及的内容所讨论版图结构可以用于制造制造量子电路，进而可以用于研究约瑟夫森结与常温电阻、线宽以及氧化剂量的关系。

因此，在示例中，公开了一种通过量子电路提取约瑟夫森结制造参数的方法。其中的量子电路具有如上述的版图结构所限定的结构。

在第一示例中，该制造参数可以是约瑟夫森结的极限线宽。并且该极限线宽表示了制造约瑟夫森结时的线宽上限。也即，当设计线宽大于该极限线宽时，按照该指标实施制造工艺会使得所制造的结性能难以超导量子比特的要求，或者结不能被用于构建量子比例。

其中，该量子电路中的第一约瑟夫森结具有预设的设计线宽和设计电阻。其中设计线宽是指期望制造的、且用于如超导量子比特的量子元器件中的约瑟夫森结的线宽，而设计电阻则是前述的约瑟夫森结常温电阻。

因此，示例中的通过量子电路提取约瑟夫森结制造参数的方法包括：

S201、对量子电路进行测量以获得多组数据，每组数据包括常温电阻以及相应的品质因子，并且各组数据表征的是具有不同设计线宽的第一约瑟夫森结以及相应的读取谐振腔，常温电阻与设计电阻匹配；

S202、确定各组数据中，最接近且小于阈值的品质因子，所对应的第一约瑟夫森结的设计线宽，以作为极限线宽。

其中最接近且小于阈值可以是：通过将小于阈值的各个品质因子与阈值做差，并且将差值进行排序选择其中数值上最小的一个所对应的品质因子。当存在多个差值相同，与阈值的差值都最小时，可以任选一个前述差值所对应的品质因子。

进一步地，其他示例中，约瑟夫森结的制造参数还可以包括氧化剂量。其中的氧化剂量＝氧气压强与氧化时间的乘积、且用于表示制造量子电路时通过氧化超导金属膜层以形成约瑟夫森结中的势垒层的氧化工艺条件。在此基础上，提取参数的方法还包括：

对各组数据进行筛选，获得小于阈值的品质因子，所对应的第一约瑟夫森结的设计线宽；

将筛选出的设计线宽，以及对应的常温电阻、和氧化剂量，建立函数关系；以及将给定的电阻和线宽，代入函数关系，获得氧化剂量。

以上依据图式所示的实施例详细说明了本申请的构造、特征及作用效果，以上所述仅为本申请的较佳实施例，但本申请不以图面所示限定实施范围，凡是依照本申请的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本申请的保护范围内。

Claims (10)

1.一种版图结构，应用于超导量子芯片的制造，其特征在于，所述版图结构包括：

测试结构，具有第一约瑟夫结，以及一端与第一约瑟夫森结耦合的读取谐振器；

传输线，与所述读取谐振器的另一端耦合，用于测量读取谐振器的品质因子；以及

第二约瑟夫森结，用于被测量电阻以表示第一约瑟夫森结的常温电阻。

2.根据权利要求1所述的版图结构，其特征在于，所述版图结构包括以下一种或多种限定：

第一限定：所述测试结构具有至少两个；

第二限定：所述第二约瑟夫结有至少两个；

第三限定：第一约瑟夫森结和第二约瑟夫森结一一对应，或者一个第一约瑟夫森结对应于多个第二约瑟夫森结。

3.根据权利要求1所述的版图结构，其特征在于，所述测试结构和所述第二约瑟夫森结构成一个组件单元；

所述版图结构中的组件单元的数量为两个以上，并且各个组件单元中的第一约瑟夫森结的常温电阻被配置为不同；

或者，所述版图结构中的组件单元的数量为两个以上，并且各个组件单元中的第一约瑟夫森结的常温电阻被配置相同。

4.根据权利要求3所述的版图结构，其特征在于，第一约瑟夫森结和第二约瑟夫森结是隧道结，并且所述隧道结包括势垒层、以及夹持所述势垒层的第一超导层和第二超导层；

可选地，第一超导层和第二超导层是纵横交叉的；

可选地，各个组件单元中的第一约瑟夫森结的结面积不同；和或，各个组件单元中的第一约瑟夫森结的势垒层的厚度不同。

5.根据权利要求1至4中任意一项所述的版图结构，其特征在于，版图结构中的第一约瑟夫结与地平面断路、且第二约瑟夫森结与地平面连接形成通路。

6.一种量子电路，其特征在于，依据权利要求1至5中任意一项所述的版图结构制造而成。

7.一种制造权利要求6所述的量子电路的方法，其特征在于，包括：

提供或制造在表面沉积有金属层的衬底，所述金属层的的至少部分被用于提供所述地平面；

通过选择的执行顺序和执行次数的组合，实施第一步骤、第二步骤以及第三步骤，以制造测试结构、传输线和第二约瑟夫森结；

其中，第一步骤包括：刻蚀金属层以形成沉积窗口；

其中，第二步骤包括：在所述沉积窗口限定的区域内予以沉积操作以形成超导金属膜层；

其中，第三步骤包括：将膜层中的对应于约瑟夫森结的势垒层的超导金属膜层予以氧化形成势垒层。

8.根据权利要求7所述的方法，其特征在于，将膜层中的对应于约瑟夫森结的势垒层的膜层予以氧化形成势垒层的步骤中：

氧化是在给定的氧化剂量条件下发生的，所述氧化剂量为氧气压强与氧化时间的乘积。

9.一种通过如权利要求6所述的量子电路提取约瑟夫森结制造参数的方法，所述制造参数包括极限线宽，所述极限线宽表示制造的约瑟夫森结时的线宽上限，其特征在于，所述量子电路中的第一约瑟夫森结具有预设的设计线宽和设计电阻，所述方法包括：

对量子电路进行测量以获得多组数据，每组数据包括常温电阻以及相应的品质因子，并且各组数据表征的是具有不同设计线宽的第一约瑟夫森结以及相应的读取谐振腔，所述常温电阻与所述设计电阻匹配；

确定各组数据中，最接近且小于阈值的品质因子，所对应的第一约瑟夫森结的设计线宽，以作为所述极限线宽。

10.根据权利要求9所述的方法，其特征在于，所述制造参数还包括氧化剂量，所述氧化剂量＝氧气压强与氧化时间的乘积、且用于表示制造所述量子电路时通过氧化超导金属膜层以形成约瑟夫森结中的势垒层的氧化工艺条件，所述方法还包括：

对所述各组数据进行筛选，获得小于阈值的品质因子，所对应的第一约瑟夫森结的设计线宽；

将筛选出的设计线宽，以及对应的常温电阻、和氧化剂量，建立函数关系；以及

将给定的电阻和线宽，代入所述函数关系，获得氧化剂量。