CN116825763A - 量子比特的制造方法及量子芯片 - Google Patents
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Abstract
本申请公开了一种量子比特的制造方法及量子芯片，属于量子计算技术领域。本申请提出的方案，先利用第一超导膜、第二超导膜与测试电路接触连接实现超导量子干涉装置的电学参数测量，再针对第一超导膜、第二超导膜上实施图形化工艺等，在第一超导膜、第二超导膜的基础上即可形成量子比特的组成元件。本申请利用超导膜直接构建出方便超导量子干涉装置测试时实现接触连接的区域，有助于实现对超导量子干涉装置squid的高效电学检测。
Description
技术领域
本申请属于量子信息领域，尤其是量子计算技术领域，特别地，本申请涉及一种量子比特的制造方法及量子芯片。
背景技术
量子芯片是量子计算机的核心部件。超导物理体系的量子芯片，其基本结构是：将由约瑟夫森结并联形成的超导量子干涉装置squid，与额外构建的电容极板并联，基于该并联结构形成的超导量子比特电路即作为量子芯片上执行量子计算的基本单元——量子比特。约瑟夫森结(Josephson junction)，一般是由两块超导体夹以某种很薄的势垒层(厚度≤Cooper电子对的相干长度)而构成的结构，例如S(超导材料层)—I(半导体或绝缘体材料层)—S(超导材料层)结构。超导量子干涉装置squid的性能质量直接决定量子比特性能的好坏，因此必须进行测试来确认是否合格。
发明创造内容
本申请的实施例提供一种量子比特的制造方法及量子芯片，以实现对超导量子干涉装置squid的高效电学检测。
本申请的一个实施例提供了一种量子比特的制造方法，包括：
形成超导膜于衬底表面，并图形化所述超导膜形成用于与测试电路接触连接的第一超导膜和第二超导膜，以及位于所述第一超导膜和所述第二超导膜之间的结制备区；
在所述结制备区形成一端与所述第一超导膜连接、且另一端与所述第二超导膜连接的超导量子干涉装置；
将所述第一超导膜和所述第二超导膜与测试电路接触连接，并测试所述超导量子干涉装置的电学参数；
在所述电学参数符合设计要求时，利用所述第一超导膜和所述第二超导膜形成量子比特的组成元件，所述组成元件包括至少一个电容。
如上所述的制造方法，在一些实施方式中，所述利用所述第一超导膜和所述第二超导膜形成量子比特的组成元件的步骤，包括：图形化所述第一超导膜形成电容，并图形化所述第二超导膜形成地，且所述电容与所述超导量子干涉装置的一端连接，所述地与所述超导量子干涉装置的另一端连接。
如上所述的制造方法，在一些实施方式中，所述利用所述第一超导膜和所述第二超导膜形成量子比特的组成元件的步骤，包括：图形化所述第一超导膜形成第一电容，并图形化所述第二超导膜形成第二电容，且所述第一电容与所述超导量子干涉装置的一端连接，所述第二电容与所述超导量子干涉装置的另一端连接。
如上所述的制造方法，在一些实施方式中，所述超导量子干涉装置包括至少两个约瑟夫森结，且所述约瑟夫森结形成并联。
如上所述的制造方法，在一些实施方式中，所述约瑟夫森结的数量为奇数。
如上所述的制造方法，在一些实施方式中，所述约瑟夫森结的临界电流不相同。
如上所述的制造方法，在一些实施方式中，所述约瑟夫森结为隧道结、点接触、或者其他呈现约瑟夫森效应的结构。
如上所述的制造方法，在一些实施方式中，还包括：在所述电学参数不符合设计要求时，去除所述超导量子干涉装置，并返回所述在所述结制备区形成一端与所述第一超导膜连接、且另一端与所述第二超导膜连接的超导量子干涉装置的步骤。
如上所述的制造方法，在一些实施方式中，所述电学参数包括电阻值。
本申请的另一个实施例提供了一种量子芯片，它包括根据如上所述制造方法制造的量子比特。
与现有技术相比，本申请提供的量子比特的制造方法，通过形成超导膜于衬底表面，并图形化所述超导膜形成用于与测试电路接触连接的第一超导膜和第二超导膜，以及位于所述第一超导膜和所述第二超导膜之间的结制备区；然后在所述结制备区形成一端与所述第一超导膜连接、且另一端与所述第二超导膜连接的超导量子干涉装置；再将所述第一超导膜和所述第二超导膜与测试电路接触连接，并测试所述超导量子干涉装置的电学参数；最后在所述电学参数符合设计要求时，利用所述第一超导膜和所述第二超导膜形成量子比特的组成元件，所述组成元件包括至少一个电容。本申请提出的方案，先利用第一超导膜、第二超导膜与测试电路接触连接实现超导量子干涉装置的电学参数测量，再针对第一超导膜、第二超导膜上实施图形化工艺等，从而可以在第一超导膜、第二超导膜基础上形成量子比特的组成元件。本申请利用超导膜直接构建出方便超导量子干涉装置测试时实现接触连接的区域，有助于实现对超导量子干涉装置squid的高效电学检测。
附图说明
图1为相关技术中量子芯片上量子比特的结构示意图；
图2为本申请的一个实施例提供的量子比特的制造方法的流程图；
图3至图6为本申请的一个实施例提供的量子比特的制造方法各步骤的示意图。
图7为本申请的一个实施例提供的第一超导膜21的结构示意图。
附图标记说明：
1-衬底，2-超导膜，3-超导量子干涉装置，
21-第一超导膜，211-第一比特组成元件，212-第一接触膜，
22-第二超导膜，221-第二比特组成元件，222-第二接触膜。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
另外，应该理解的是，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。
示例性的，在超导物理体系的量子芯片中，量子芯片上至少具有一个量子比特，在量子比特的附近还形成有与其耦合的读取腔和调控信号线等。量子比特包括对地电容、与电容并联的超导量子干涉装置squid，该超导量子干涉装置squid由约瑟夫森结并联构成，例如，由两个约瑟夫森结并联构成，其中，约瑟夫森结(Josephson junction)，或称为超导隧道结，一般是由两块超导体夹以某种很薄的势垒层(厚度≤Cooper电子对的相干长度)而构成的结构，例如S(超导材料层)—I(半导体或绝缘体材料层)—S(超导材料层)结构，简称SIS。约瑟夫森结的性能质量直接决定超导量子比特性能的好坏，因此，该超导量子干涉装置Squid(即相互并联的约瑟夫森结)的制备工艺十分关键，直接影响着量子比特的性能，如量子比特的相干性等。
参见图1所示的一种量子比特的结构，十字型电容板Cq被接地平面(GND)包围，且十字型电容板Cq与接地平面(GND)之间具有间隙，超导量子干涉装置squid的一端连接至十字型电容板Cq，另一端连接至接地平面(GND)，由于十字型电容板Cq的第一端通常用于连接超导量子干涉装置squid，第二端用于与读取谐振腔耦合，第一端和第二端的附近需要预留一定的空间用于布线，例如，第一端的附近需预留布置xy信号线和z信号线的空间，十字型电容板Cq的另外两端用于与相邻位置的量子比特耦合，结合图1所示，可以理解，这种结构的量子比特便于一维链排布。
目前，实施量子比特的制造工艺一般如下：首先，在衬底的沉积薄膜经过图形化形成读取腔、调控信号线，以及组成量子比特的地和对地电容等，并裸露出用于制造约瑟夫森结的区域(即结制备区)；然后，在衬底上涂覆光刻胶，曝光显影后形成带有窗口的掩膜图形，再利用该掩膜图形在衬底的结制备区上蒸镀、氧化、再蒸镀分别制备出层叠的超导层、薄的氧化层、超导层，获得并联的约瑟夫森结(即超导量子干涉装置squid)，并且超导量子干涉装置squid的一个超导层与地连接，另一个超导层与对地电容连接。电容极板不直接连接接地平面(GND)，而是与接地平面(GND)之间具有合适的间隙，间隙的物理尺寸根据量子芯片的性能参数的需要进行设计确定，需要说明的，电容极板与接地平面(GND)之间形成电容Cq，可以根据量子芯片的性能参数计算确定电容Cq的值进而计算确定出电容极板的物理尺寸。
通常，为确定制造的超导量子干涉装置squid的性能参数是否符合设计要求，一般还需经过电学检测确认超导量子干涉装置squid的电阻值等电学参数，而电学接触过程中对构成量子比特的电路元件直接接触极易造成结构损伤，导致量子比特受到不可逆的影响，进而影响超导量子芯片的正常使用。
为此，本申请的实施例提供一种量子比特的制造方法及量子芯片，在量子比特的制造过程中对超导量子干涉装置实施电学检测以提高超导量子干涉装置squid的电学检测效率，并且在该过程的接触连接可以避免损伤构成量子比特的电路元件。
图2为本申请的一个实施例提供的量子比特的制造方法的流程图；
图3至图6为本申请的一个实施例提供的量子比特的制造方法各步骤的示意图。
结合图2、图3至图6所示，本申请的一个实施例提供了一种量子比特的制造方法，包括如下步骤S101至步骤S104，其中：
S101、参见图3所示，在高阻硅、蓝宝石等材质的衬底1表面利用超导材料形成超导膜2，并图形化所述超导膜2以形成用于与测试电路接触连接的第一超导膜21和第二超导膜22，以及位于所述第一超导膜21和所述第二超导膜22之间的结制备区，第一超导膜21、第二超导膜22以及结制备区被周围作为地的超导膜(如图中GND所在区域)包围，且与地之间形成有合适的间隔，所述超导材料包括TiN、Nb、NbTiN、Al或者Ta中之一，具体实施时不限于这几种，在等于或低于临界温度的温度时展现超导特性的材料均可；
S102、参见图4所示，在所述结制备区形成一端与所述第一超导膜21连接、且另一端与所述第二超导膜22连接的超导量子干涉装置3，超导量子干涉装置3所包括的约瑟夫森结是由两超导层夹以某种很薄的势垒层(厚度≤Cooper电子对的相干长度)而构成的结构，例如S(超导材料层)—I(半导体或绝缘体材料层)—S(超导材料层)结构，超导量子干涉装置3通过一超导层与所述第一超导膜21连接，并通过另一超导层与所述第二超导膜22连接；
S103、参见图5所示，将所述第一超导膜21和所述第二超导膜22与测试电路接触连接，并测试所述超导量子干涉装置3的电学参数，示例性的，可以通过测试电路施加一电流信号并测试在所述第一超导膜21和所述第二超导膜22之间的电压信号确定电阻值；
S104、参见图6所示，在所述电学参数符合设计要求时，利用所述第一超导膜21和所述第二超导膜22形成量子比特的组成元件，具体的，针对所述第一超导膜21和所述第二超导膜22实施图形化工艺等，以所述第一超导膜21和所述第二超导膜22为基础形成目标形状构造的元件作为量子比特的组成元件，所述组成元件包括至少一个电容。
在实施本申请提出的量子比特的制造方法时，先利用第一超导膜21、第二超导膜22与测试电路接触连接实现超导量子干涉装置3的电学参数测量，示例性的，第一超导膜21可以包括一体的第一比特组成元件211和第一接触膜212两部分，第二超导膜22可以包括一体的第二比特组成元件221和第二接触膜222两部分，然后再针对第一超导膜21、第二超导膜22上实施图形化工艺等，从而可以在第一超导膜21、第二超导膜22基础上形成量子比特的组成元件，如第一比特组成元件211和第二比特组成元件221。本申请利用超导膜2直接构建出方便超导量子干涉装置3测试时实现接触连接的区域(如第一接触膜212、第二接触膜222)，将该区域与测试电路接触连接，有助于实现对超导量子干涉装置squid的高效电学检测。
并且，基于本申请提出的方案，在针对第一超导膜21、第二超导膜22上实施图形化等工艺获得量子比特的组成元件时，有足够的空间可以避开与测试电路接触连接的位置，即在实施图形化等工艺时，可以将所述第一超导膜21和所述第二超导膜22与测试电路接触连接的部位(如附图所示的第一接触膜212、第二接触膜222)去除，保留未经接触的第一比特组成元件211和第二比特组成元件221，从而可以避免损伤构成量子比特的电路元件。
示例性的，针对铝材质的第一超导膜21、第二超导膜22上实施图形化工艺获得期望的形状构造时，可以利用湿法刻蚀工艺，例如利用TMAH溶液去除多余部分，也可利用气态干法刻蚀工艺去除，刻蚀气体可以选择氯气或者三氯化硼气体。
图7为本申请的一个实施例提供的第一超导膜21的结构示意图。
需要说明的是，所述第一超导膜21和所述第二超导膜22的形状构造并不限于图3至图6所示。以第一超导膜21为例，只要第一超导膜21包括第一比特组成元件211和第一接触膜212两部分，并且在利用第一接触膜212的部分与测试电路接触连接实施电学参数测试后，可以利用半导体工艺去除该第一接触膜212，仅仅保留第一比特组成元件211为量子比特的组成元件即可。示例性的，结合图7所示，第一超导膜21包括位于外围的第一接触膜212，以及部分(或全部)被第一接触膜212包围、且与第一接触膜212一体的第一比特组成元件211，利用该第一接触膜212与测试电路接触连接，具体的，可以利用探针扎入第一接触膜212，将其接入测试电路。实施电学测试后，刻蚀去除位于外围的第一接触膜212，即可获得用于与超导量子干涉装置3组成量子比特的电容极板。由于被探针扎入而发生结构损伤的第一接触膜212独立于电容极板，因此，这种结构可以实现电学检测的同时又保证量子比特的组成元件不会发生结构损伤。
在一些实施例中，所述利用所述第一超导膜和所述第二超导膜形成量子比特的组成元件的步骤，包括：图形化所述第一超导膜21形成第一电容(如附图所示的第一比特组成元件211)，并图形化所述第二超导膜22形成第二电容(如附图所示的第二比特组成元件221)，且所述第一电容与所述超导量子干涉装置3的一端连接，所述第二电容与所述超导量子干涉装置3的另一端连接。
在另一些实施例中，所述利用所述第一超导膜21和所述第二超导膜222形成量子比特的组成元件的步骤，包括：图形化所述第一超导膜21形成电容，并图形化所述第二超导膜22形成地，且所述电容与所述超导量子干涉装置3的一端连接，所述地与所述超导量子干涉装置3的另一端连接。需要说明的是，所形成的电容可以参照附图所示的第一比特组成元件211，所形成的地在附图中未示意，其可以是与地一体或连接的部分。
在一些实施方式中，所述超导量子干涉装置3包括至少两个约瑟夫森结，且所述约瑟夫森结形成并联。为使量子比特的频率对磁通调控信号具有两个甚至更多的不敏感点，示例性的，所述约瑟夫森结的数量为奇数，又示例性的，所述约瑟夫森结的临界电流不相同。在一个实施例中，所述约瑟夫森结为隧道结、点接触、或者其他呈现约瑟夫森效应的结构。
在一些实施方式中，本申请提供的量子比特的制造方法还包括：在所述电学参数不符合设计要求时，去除所述超导量子干涉装置3，并返回所述在所述结制备区形成一端与所述第一超导膜21连接、且另一端与所述第二超导膜22连接的超导量子干涉装置3的步骤，从而在结制备区再次实施制备超导量子干涉装置3的工艺。去除所述超导量子干涉装置3的方式，可以是干法刻蚀，或者湿法刻蚀等。
本申请实施例提供的一种量子比特的制造可能需要沉积一种或多种材料，例如超导体、电介质和/或金属。取决于所选择的材料，这些材料可以使用诸如化学气相沉积、物理气相沉积(例如，蒸发或溅射)的沉积工艺或外延技术以及其他沉积工艺来沉积。本申请实施例描述的一种量子比特的制备工艺可能需要在制造过程期间从器件去除一种或多种材料。取决于要去除的材料，去除工艺可以包括例如湿蚀刻技术、干蚀刻技术或剥离(lift-off)工艺。可以使用已知的曝光(lithographic)技术(例如，光刻或电子束曝光)对形成本文所述的电路元件的材料进行图案化。
本申请的一个实施例提供了一种量子芯片，它包括根据如上所述制造方法制造的量子比特。
这里需要指出的是：以上量子芯片中的量子比特根据以上制造方法获得，且具有同上述制造方法实施例相同的有益效果，因此不做赘述。对于本申请超导量子芯片实施例中未披露的技术细节，本领域的技术人员请参照上述量子芯片的描述而理解，为节约篇幅，这里不再赘述。
本申请的实施例还提供了一种量子计算机，所述量子计算机为超导体系，且所述量子计算机至少设置有本申请的实施例中所述的量子芯片。
以上依据图式所示的实施例详细说明了本申请的构造、特征及作用效果，以上所述仅为本申请的较佳实施例，但本申请不以图面所示限定实施范围，凡是依照本申请的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本申请的保护范围内。
Claims (10)
1.一种量子比特的制造方法，其特征在于，包括：
形成超导膜于衬底表面，并图形化所述超导膜形成用于与测试电路接触连接的第一超导膜和第二超导膜，以及位于所述第一超导膜和所述第二超导膜之间的结制备区；
在所述结制备区形成一端与所述第一超导膜连接、且另一端与所述第二超导膜连接的超导量子干涉装置；
将所述第一超导膜和所述第二超导膜与测试电路接触连接，并测试所述超导量子干涉装置的电学参数；
在所述电学参数符合设计要求时，利用所述第一超导膜和所述第二超导膜形成量子比特的组成元件，所述组成元件包括至少一个电容。
2.根据权利要求1所述的制造方法，其特征在于，所述利用所述第一超导膜和所述第二超导膜形成量子比特的组成元件的步骤，包括：
图形化所述第一超导膜形成电容，并图形化所述第二超导膜形成地，且所述电容与所述超导量子干涉装置的一端连接，所述地与所述超导量子干涉装置的另一端连接。
3.根据权利要求1所述的制造方法，其特征在于，所述利用所述第一超导膜和所述第二超导膜形成量子比特的组成元件的步骤，包括：
图形化所述第一超导膜形成第一电容，并图形化所述第二超导膜形成第二电容，且所述第一电容与所述超导量子干涉装置的一端连接，所述第二电容与所述超导量子干涉装置的另一端连接。
4.根据权利要求1至3任一项所述的制造方法，其特征在于，所述超导量子干涉装置包括至少两个约瑟夫森结，且所述约瑟夫森结形成并联。
5.根据权利要求4所述的制造方法，其特征在于，所述约瑟夫森结的数量为奇数。
6.根据权利要求4所述的制造方法，其特征在于，所述约瑟夫森结的临界电流不相同。
7.根据权利要求4所述的制造方法，其特征在于，所述约瑟夫森结为隧道结、点接触、或者其他呈现约瑟夫森效应的结构。
8.根据权利要求1至3、5至7所述的制造方法，其特征在于，还包括：
在所述电学参数不符合设计要求时，去除所述超导量子干涉装置，并返回所述在所述结制备区形成一端与所述第一超导膜连接、且另一端与所述第二超导膜连接的超导量子干涉装置的步骤。
9.根据权利要求1至3、5至7所述的制造方法，其特征在于，所述电学参数包括电阻值。
10.一种量子芯片，其特征在于，包括根据权利要求1至9中任一项所述制造方法制造的量子比特。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310790828.0A CN116825763A (zh) | 2023-06-29 | 2023-06-29 | 量子比特的制造方法及量子芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310790828.0A CN116825763A (zh) | 2023-06-29 | 2023-06-29 | 量子比特的制造方法及量子芯片 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116825763A true CN116825763A (zh) | 2023-09-29 |
Family
ID=88121694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310790828.0A Pending CN116825763A (zh) | 2023-06-29 | 2023-06-29 | 量子比特的制造方法及量子芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116825763A (zh) |
-
2023
- 2023-06-29 CN CN202310790828.0A patent/CN116825763A/zh active Pending
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