JP2023545804A - 埋め込みマイクロストリップ伝送線路 - Google Patents

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Abstract

１つまたは複数の超伝導マイクロ波電子デバイスに実装される埋め込みマイクロストリップ伝送線路に関する技術が提供されている。例えば、本明細書に記載される１つまたは複数の実施形態は装置を含み得、その装置は誘電体基板の隆起部上に配置された超伝導材料層を含み得る。隆起部は誘電体基板の表面から突き出得る。本装置は、超伝導材料層および誘電体基板の隆起部の少なくとも一部を覆う誘電体膜も備え得る。

Description

主題の開示は、埋め込みマイクロストリップ伝送線路の構造または製造あるいはその両方に関し、より詳細には、超伝導マイクロ波電子デバイス内のクロストークを低減するために、超伝導接地面の下に埋め込まれ得る１つまたは複数のマイクロストリップ伝送線路に関する。
以下は、本発明の１つまたは複数の実施形態の基本的な理解を提供するための概要を提示する。この概要では、重要なまたは決定的な要素を識別すること、あるいは特定の実施形態の範囲または特許請求の範囲を詳述することを意図していない。その唯一の目的は、後に提示するより詳細な説明の前段階として、概念を簡略化した形式で提示することである。本明細書で説明される１つまたは複数の実施形態では、埋め込みマイクロストリップ伝送線路に関するシステム、装置、または方法あるいはその組合せが説明される。
一実施形態によれば、装置が提供される。この装置は、誘電体基板の隆起部上に配置された超伝導材料層を備え得る。隆起部は、誘電体基板の表面から突き出得る。本装置は、超伝導材料層および誘電体基板の隆起部の少なくとも一部を覆う誘電体膜も備え得る。
一実施形態によれば、方法が提供される。本方法は、誘電体基板上に超伝導材料層を堆積させることを含み得る。本方法は、超伝導材料層および誘電体基板をエッチングすることによって、超伝導材料層を誘電体基板の隆起部上に配置することも含み得る。加えて、本方法は、超伝導材料層および誘電体基板の上に誘電体膜を堆積させることを含み得る。
一実施形態によれば、別の装置が提供される。本装置は、第１の誘電体基板上に配置された超伝導量子ビットを含む第１のチップを備え得る。本装置は、第１のチップにボンディングされた、第２の誘電体基板の隆起部上に配置された超伝導材料層と、超伝導材料層および隆起部の少なくとも一部を覆う誘電体膜とを含み得る第２のチップも備え得る。隆起部は、誘電体基板の表面から突き出得る。
本明細書に記載される１つまたは複数の実施形態による、１つまたは複数の超伝導マイクロ波デバイスの接地面の下に埋め込まれ得る、例示的で非限定的なマイクロストリップ伝送線路構造の図である。 本明細書に記載される１つまたは複数の実施形態による、製造の第１段階中の例示的で非限定的なマイクロストリップ伝送線路の図である。 本明細書に記載される１つまたは複数の実施形態による、製造の第２段階中の例示的で非限定的なマイクロストリップ伝送線路の図である。 本明細書に記載される１つまたは複数の実施形態による、製造の第３段階中の例示的で非限定的なマイクロストリップ伝送線路の図である。 本明細書に記載される１つまたは複数の実施形態による、製造の第４段階中の例示的で非限定的なマイクロストリップ伝送線路の図である。 本明細書に記載される１つまたは複数の実施形態による、積層量子コンピューティング・デバイスの例示的で非限定的な側面図の図である。 本明細書に記載される１つまたは複数の実施形態による、コプレーナ導波路伝送線路に動作可能に結合され得る埋め込みマイクロストリップ伝送線を備え得る、量子コンピューティング・デバイスのチップの例示的で非限定的な平面図を示す図である。 本明細書に記載される１つまたは複数の実施形態による、信号バンプに動作可能に結合され得る埋め込みマイクロストリップ伝送線路を備え得る量子コンピューティング・デバイスのチップの例示的で非限定的な平面図を示す図である。 （Ａ）～（Ｂ）は、本明細書に記載される１つまたは複数の実施形態による、信号バンプに動作可能に結合され得る埋め込みマイクロストリップ伝送線路を備え得る量子コンピューティング・デバイスの例示的で非限定的なチップの図である。 本明細書に記載される１つまたは複数の実施形態による、量子ビットに動作可能に結合され得る埋め込みマイクロストリップ伝送線路を備え得る量子コンピューティング・デバイスのチップの例示的で非限定的な平面図を示す図である。 本明細書に記載される１つまたは複数の実施形態による、埋め込みマイクロストリップ伝送線路を製造することを容易にし得る、例示的で非限定的な方法のフロー図を示す図である。 本明細書に記載される１つまたは複数の実施形態による、埋め込みマイクロストリップ伝送線路を製造することを容易にし得る、例示的で非限定的な方法のフロー図を示す図である。
以下の詳細な説明は、単に例示であり、実施形態および／または実施形態の適用もしくは使用を限定することを意図していない。さらに、前記の「技術分野」または「発明の概要」の項、あるいは「発明を実施するための形態」の項に提示された明示または黙示された情報に拘束されることを意図していない。
次に、１つまたは複数の実施形態を、図面を参照しながら説明するが、全体を通して同様の参照番号は同様の要素を参照するように使用されている。以下の記述では、説明のために、多数の具体的な詳細が、１つまたは複数の実施形態のより完璧な理解をもたらすように述べられる。しかしながら、この１つまたは複数の実施形態は、これらの具体的な詳細なく実践され得ることは、様々な場合において明らかである。さらに、陰影付け（ｓｈａｄｉｎｇ）、クロスハッチング、または彩色（ｃｏｌｏｒｉｎｇ）あるいはその組合せのようなもので図面に表された機構（ｆｅａｔｕｒｅ）は、共通の組成または材料あるいはその両方を有し得る。
超伝導マイクロ波電子機器は、信号を伝送するため、ならびに／あるいは構築ブロックとしてフィルタおよび／または共振器などの回路要素のために伝送線路を利用する。従来、超伝導材料から製造されるコプレーナ導波管（「ＣＰＷ（coplanar waveguide）」）伝送線路は、製造が容易であること、または低誘電正接要素（low-loss tangent element）であること、あるいはその両方のために採用されてきた。しかし、ＣＰＷ伝送線路は大量のクロストークを被ることがあり、チップ上の伝送線路の微細化や配置を制限し得る。許容できないレベルのクロストークを予防するため、ＣＰＷ伝送線路は物理的に比較的大きく離間されなければならない。さらに、従来技術は、例えば、エアブリッジ接地ストラップ、または接地バンプ、あるいはその両方を使用して、ＣＰＷ伝送線路を遮蔽している。したがって、超伝導マイクロ波電子デバイスの表面積は、実質的に伝送線路によって覆われ得る。例えば、量子プロセッサ・チップのかなりの部分は、伝送線路から構成され得る。したがって、回路アーキテクチャ（例えば、量子プロセッサにおける、量子ビットの数または配置あるいはその両方など）は、ＣＰＷ伝送線路、または遮蔽要素、あるいはその両方の、サイズ、数、または位置、あるいはその組合せによって制限され得る。
本発明の様々な実施形態は、埋め込みマイクロストリップ伝送線路に関する装置、システム、または方法、あるいはその組合せに向けられ得る。例えば、本明細書に記載される１つまたは複数の実施形態は、超伝導接地面の下に配置されたマイクロストリップ伝送線路に関係し得る。マイクロストリップ伝送線路は、凹まされた基板の隆起部上に配置され、または低損失の誘電体膜によって覆われ、あるいはその両方が行われ得る。マイクロストリップ伝送線路のこの構造は、クロストークが少ない遮蔽を実現し得る。様々な実施形態において、埋め込みマイクロストリップ伝送線路によって被るクロストークが低減されると、従来技術と比較して、伝送線路の高密度化を可能にし得る。さらに、１つまたは複数の実施形態において、埋め込みマイクロストリップ伝送線路は、読出し共振器など、１つまたは複数の量子コンピューティング・デバイスに採用され得る。
本明細書で説明するように、「堆積プロセス」という用語、または「複数の堆積プロセス」という用語、あるいはその両方は、１つまたは複数の第１の材料を、１つまたは複数の第２の材料の上に、生成し、被覆し、堆積させ、さもなければ移動させ、あるいはその組合せを行う、任意のプロセスを指し得る。例示的な堆積プロセスは、物理気相成長法（「ＰＶＤ（physical vapor deposition）」）、化学気相成長法（「ＣＶＤ（chemical vaper deposition）」）、電気化学堆積法（「ＥＣＤ（electrochemical deposition）」）、原子層堆積法（「ＡＬＤ（atomic layer deposition）」）、低圧化学気相成長法（「ＬＰＣＶＤ（low-pressure chemical vapor deposition）」）、プラズマ化学気相成長法（「ＰＥＣＶＤ（plasma enhanced chemical vapor deposition）」）、高密度プラズマ化学気相成長法（「ＨＤＰＣＶＤ（high density plasma chemical vapor deposition）」）、準大気圧化学気相成長法（「ＳＡＣＶＤ（sub-atmospheric chemical vapor deposition）」）、急速熱化学気相成長法（「ＲＴＣＶＤ（rapid thermal chemical vapor deposition）」）、インサイチュ・ラジカル・アシスト堆積法、高温酸化物堆積法（「ＨＴＯ（high temperature oxide deposition）」）、低温酸化物堆積法（「ＬＴＯ（low temperature oxide deposition）」）、限定反応処理ＣＶＤ法（「ＬＲＰＣＶＤ（limited reaction processing CVD）」）、超高真空化学蒸着法（「ＵＨＶＣＶＤ（ultrahigh vacuum chemical vapor deposition）」）、有機金属化学気相成長法（「ＭＯＣＶＤ（metalorganic chemical vapor deposition）」）、化学酸化法、スパッタリング、メッキ、蒸着、スピンオンコート、イオン・ビーム堆積法、電子ビーム堆積法、レーザ支援蒸着法、化学的溶液堆積法、これらの組合せ、および／または同様のものを含むが、これらに限定されない。
本明細書で説明するように、「エッチング・プロセス」、「複数のエッチング・プロセス」、「除去プロセス」、または「複数の除去プロセス」という用語、あるいはその組合せは、１つまたは複数の第１の材料を、１つまたは複数の第２の材料から除去する任意のプロセスを指し得る。エッチング・プロセス、または除去プロセス、あるいはその両方の例としては、ウェット・エッチング、ドライ・エッチング（例えば、反応性イオン・エッチング（「ＲＩＥ（reactive ion etching）」）、深掘り反応性イオン・エッチング（「ＤＲＩＥ（deep reactive ion etching）」）、または同様のもの、あるいはその組合せ）、化学的機械的平坦化（「ＣＭＰ（chemical-mechanical planarization）」）、これらの組合せ、および／または同様のものを含むが、これらに限定されない。
本明細書で説明するように、「リソグラフィ・プロセス」または「複数のリソグラフィ・プロセス」という用語あるいはその両方は、その後の材料へのパターンの転写のために材料上に３次元レリーフ画像または３次元パターンを形成することを指し得る。リソグラフィにおいて、パターンはフォトレジストと呼ばれる感光性高分子によって形成され得る。電子デバイスを構成する複雑な構造や、回路の様々な機構を接続する多くの配線を構築するために、複数のリソグラフィ・プロセス、または複数のエッチ・パターン転写ステップ、あるいはその両方が複数回繰り返され得る。ウェハ上に印刷される各パターンは、以前に形成されたパターンにアラインメントされ得、対象の特徴（例えば、導体、絶縁体、または選択的にドープされた領域、あるいはその組合せ）が徐々に構築されて最終デバイスを形成し得る。
本明細書で説明するように、「超伝導」という用語は、アルミニウム（例えば、１．２ケルビンの超伝導臨界温度）またはニオブ（例えば、９．３ケルビンの超伝導臨界温度）など、超伝導臨界温度以下で超伝導特性を示す物質の特性を記述し得る。加えて、当業者であれば、他の超伝導体材料（例えば、水素化リチウム／マグネシウム合金などの水素化物超伝導体）が、本明細書に記載される様々な実施形態において使用され得ることを認識するであろう。
本明細書で説明するように、「低損失」という用語は、マイクロ波周波数（例えば、約１ギガヘルツ（ＧＨｚ）と約１０ＧＨｚとの間）においてｅ－５以下である誘電正接を示す材料の特性を記述することができる。
図１は、マイクロストリップ伝送線路構造１００の例示的で非限定的な断面図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。図１は、例示的なＡ－Ａ’平面に沿ったマイクロストリップ伝送線路構造１００の断面図を示す。さらに、マイクロストリップ伝送線路構造１００は、誘電体膜１０４によって少なくとも部分的に覆われ、超伝導電極１０６の下に配置された超伝導材料層１０２を含み得る。さらに、超伝導材料層１０２は基板１１０の隆起部１０８上に配置され得る。
様々な実施形態において、基板１１０は低損失基板であり得る。例えば、基板１１０は、超伝導マイクロ波電子デバイスに適した低損失誘電体材料を備え得る。１つまたは複数の実施形態において、基板１１０は、１つまたは複数の量子コンピューティング回路要素における使用に好適であり得る。基板１１０内に含まれ得る例示的な材料は、シリコン、サファイア、シリコン・オン・インシュレータ（「ＳＯＩ（silicon-on-insulator）」）、それらの組合せ、および／または同様のものを含み得るが、これらに限定されない。例えば、１つまたは複数の実施形態において、基板１１０はシリコンウェハであり得る。
図１に示すように、基板１１０の上面１１２は、基板１１０の隆起部１０８を画定するように（例えば、図１に示す「Ｙ」軸に沿って）凹まされ得る。例えば、隆起部１０８は、上面１１２から先端部１１４まで突き出得る。先端部１１４は、上面１１２から、例えば、１０ナノメートル（ｎｍ）以上、５００ｎｍ以下の範囲の（例えば、図１に示す「Ｙ」軸に沿った）高さまで突き出得る。加えて、隆起部１０８は、得られるマイクロストリップ伝送線路の１つまたは複数の動作特性に基づく（例えば、図１に示す「Ｘ」軸に沿った）幅を有し得る（例えば、１０マイクロメートル（μｍ）など）。例えば、隆起部１０８は、２μｍ以上、２０μｍ以下の範囲の（例えば、図１に示す「Ｘ」軸に沿った）幅を有し得る。
基板１１０上の隆起部１０８の位置は、マイクロストリップ伝送線路構造１００の所望の位置に依存し得る。さらに、様々な実施形態において、隆起部１０８は、基板１１０上の所望の回路レイアウトを容易にするために、１つまたは複数のパターンに従って上面１１２を走り得る。図１は、基板１１０上の単一のマイクロストリップ伝送線路構造１００を示しているが、アーキテクチャがそのように限定されているわけではない。例えば、複数のマイクロストリップ伝送線路構造１００は、基板１１０上に配置され得る。複数のマイクロストリップ伝送線路構造１００が採用される場合、各マイクロストリップ伝送線路構造１００は、それぞれの隆起部１０８上に配置された１つまたは複数の超伝導材料層１０２を含み得る。１つまたは複数の実施形態において、単一のマイクロストリップ伝送線路は、マイクロストリップ伝送線路構造１００に従って、各隆起部１０８上に配置され得る。
１つまたは複数の超伝導材料層１０２は、１つまたは複数のマイクロストリップ伝送線路、または１つまたは複数の他の回路要素（例えば、容量パッド、バス共振器、直接容量性カプラ（例えば、量子ビット間）、量子ビット間結合要素、入力／出力キャパシタ、読出し共振器、パーセル・フィルタ、これらの組合せ、および／または同様のもの）、あるいはその両方を形成し得る。１つまたは複数の超伝導材料層１０２内に含まれ得る例示的な超伝導材料は、ニオブ、アルミニウム、チタン、タンタル、レニウム、窒化チタン、それらの組合せ、および／または同様のものを含み得るが、これらに限定されない。例えば、１つまたは複数の超伝導材料層１０２は、ニオブの１つまたは複数の層であり得る。様々な実施形態において、１つまたは複数の超伝導材料層１０２は、隆起部１０８の先端部１１４の表面上に配置され得る。例えば、１つまたは複数の超伝導材料層１０２の配置は、隆起部１０８に限定され得る。
１つまたは複数の実施形態において、１つまたは複数の超伝導材料層１０２は、例えば、１０ｎｍ以上、５００ｎｍ以下の範囲の（例えば、図１に示す「Ｙ」軸に沿った）厚さを有し得る。また、１つまたは複数の超伝導材料層１０２は、例えば、２μｍ以上、２０μｍ以下の範囲の（例えば、図１に示す「Ｘ」軸に沿った）幅を有し得る。図１は、単一層を備える１つまたは複数の超伝導材料層１０２を表しているが、１つまたは複数の超伝導材料層１０２のアーキテクチャがそのように限定されているわけではない。１つまたは複数の超伝導材料層１０２が複数の層を備える実施形態も想定される。さらに、１つまたは複数の超伝導材料層１０２が複数の層を備える場合、各層の組成は同じであっても異なっていてもよい。加えて、１つまたは複数の超伝導材料層１０２の厚さまたは幅あるいはその両方は、１つまたは複数の超伝導材料層１０２が隆起部１０８を走る範囲は実質的に同一であっても、隆起部１０８の１つまたは複数の部分に沿って変化してもよい。
１つまたは複数の超伝導材料層１０２は、１つまたは複数の誘電体膜１０４によって実質的に覆われるか、または少なくとも部分的に覆われ得る。様々な実施形態において、１つまたは複数の誘電体膜１０４は、低損失の誘電体材料を含み得る。１つまたは複数の誘電体膜１０４内に含まれ得る例示的な材料は、水素化アモルファス・シリコン（「α－Ｓｉ：Ｈ」）、ポリシリコン、シリコン・ゲルマニウム、それらの組合せ、および／または同様のものを含み得るが、これらに限定されない。１つまたは複数の実施形態において、１つまたは複数の誘電体膜１０４は、１つまたは複数の超伝導材料層１０２の上で、例えば、１０ｎｍ以上、２μｍ以下の範囲の（例えば、図１に示す「Ｙ」軸に沿った）厚さを有し得る。
図１に示すように、１つまたは複数の誘電体膜１０４は、１つまたは複数の超伝導材料層１０２または基板１１０の隆起部１０８あるいはその両方を覆い得る。例えば、１つまたは複数の誘電体膜１０４は、（例えば、図１に示す「Ｘ」軸に沿って）１つまたは複数の超伝導材料層１０２または隆起部１０８あるいはその両方の上方の位置から、基板１１０の凹まされた上面１１２上方の位置まで延在し得る。様々な実施形態において、１つまたは複数の超伝導材料層１０２は、隆起部１０８の先端部１１４と１つまたは複数の誘電体膜１０４との間に埋め込まれ得る。さらに、本明細書に記載される１つまたは複数の実施形態によれば、１つまたは複数の誘電体膜１０４は、１つまたは複数の超伝導材料層１０２の１つまたは複数の部分を露出するようにパターニングされ得る。
超伝導電極１０６は、１つまたは複数の誘電体膜１０４上にさらに配置され得る。様々な実施形態において、超伝導電極１０６は、１つまたは複数の超伝導マイクロ波デバイスのための超伝導接地面であり得る。超伝導電極１０６内に含まれ得る例示的な超伝導材料は、アルミニウム、ニオブ、チタン、タンタル、レニウム、窒化チタン、これらの組合せ、および／または同様のものを含み得るが、これらに限定されない。図１に示すように、超伝導電極１０６は、１つまたは複数の超伝導材料層１０２または隆起部１０８あるいはその両方の上方の位置から、基板１１０の上面１１２上方の位置まで延在し得る。例えば、超伝導電極１０６が上面１１２上方に配置される場合、超伝導電極１０６は、隆起部１０８の先端部１１４よりも下にある上面１１２からの高さに配置され得る。したがって、超伝導電極１０６の少なくとも一部は、１つまたは複数の超伝導材料層１０２の（例えば、「Ｙ」軸に沿った）高さよりも低い高さに配置され得る。したがって、超伝導電極１０６は、１つまたは複数の超伝導材料層１０２を少なくとも部分的に取り囲み得る。
様々な実施形態において、超伝導電極１０６はさらにパターニングされて、基板１１０上に１つまたは複数の回路要素の生成を容易にし得る。例えば、超伝導電極１０６は、１つまたは複数の信号を、１つまたは複数の超伝導材料層１０２によって形成された埋め込みマイクロストリップ伝送線路に結合するようにパターニングされ得る。
図２は、製造の第１段階中の例示的で非限定的なマイクロストリップ伝送線路構造１００の図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。図２に示すように、製造の第１段階中に、１つまたは複数の超伝導材料層１０２は基板１１０上に堆積させられ得る。１つまたは複数の超伝導材料層１０２は、スパッタリングなど、１つまたは複数の堆積プロセスによって堆積させられ得る。製造の第１段階における堆積に続いて、１つまたは複数の超伝導材料層１０２または基板１１０あるいはその両方は、パターニングされて、埋め込みマイクロストリップ伝送線路（例えば、図１に示すように）など、１つまたは複数の超伝導回路要素を画定し得る。
図３は、製造の第２段階中の、例示的で非限定的なマイクロストリップ伝送線路構造１００の図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。図３に示すように、製造の第２段階中に、１つまたは複数のレジスト層３０２は、１つまたは複数の堆積プロセスによって、１つまたは複数の誘電体層１０４上に堆積させられ得る。様々な実施形態において、１つまたは複数のレジスト層３０２は、１つまたは複数の超伝導材料層１０２上に、１つまたは複数の超伝導材料層から形成される１つまたは複数のマイクロストリップ伝送線路、または１つまたは複数の他の回路要素（例えば、共振器、フィルタ、容量パッド、バス共振器、直接容量フィルタ、これらの組合せ、および／または同様のもの）、あるいはその両方にとって望ましい位置に一致する位置においてパターニングされ得る。
様々な実施形態において、１つまたは複数のレジスト層３０２は、１つまたは複数の超伝導材料層１０２または基板１１０あるいはその両方の一部を、１つまたは複数の後続のエッチング・プロセスから保護し得る。１つまたは複数のレジスト層３０２の（例えば、図３に示す「Ｙ」軸に沿った）厚さは、１つまたは複数のエッチング・プロセスによって実行されるエッチングの量、またはレジスト層３０２の組成、あるいはその両方に依存し得る。例えば、１つまたは複数のレジスト層３０２の厚さは、５００ｎｍ以上、３μｍ以下の範囲で変動し得る。１つまたは複数のレジスト層３０２内に含まれ得る例示的な材料は、ポリメチル・メタクリレート（「ＰＭＭＡ（polymethyl methacrylate）」）、ＡＺ５２１４、ＳＵ－８、それらの組合せ、および／または同様のものを含み得るが、これらに限定されない。例えば、１つまたは複数の実施形態において、１つまたは複数のレジスト層３０２はフォトレジスト層であり得る。
図４は、製造の第３段階中の、例示的で非限定的なマイクロストリップ伝送線路構造１００の図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。図４に示すように、製造の第３段階中に、１つまたは複数の超伝導材料層１０２、または基板１１０、あるいはその両方の１つまたは複数の部分は、１つまたは複数のエッチング・プロセスによって除去され得る。例えば、ＲＩＥは、製造の第３段階中に、１つまたは複数の超伝導材料層１０２、または基板１１０、あるいはその両方の一部を選択的に除去するために採用され得る。
図４に示すように、１つまたは複数のレジスト層３０２によって覆われた、１つまたは複数の超伝導材料層１０２または基板１１０あるいはその両方の部分は、１つまたは複数のエッチング・プロセスから保護され得る。１つまたは複数のエッチング・プロセスの結果として、基板の上面１１２は凹まされて、隆起部１０８を画定し得る。例えば、隆起部１０８は、１つまたは複数のレジスト層３０２によって覆われ、したがって１つまたは複数のエッチング・プロセスから保護される基板１１０の一部であり得る。様々な実施形態において、１つまたは複数のエッチング・プロセスは、上面１１２からの隆起部１０８の高さ（例えば、図４において「Ｈ１」によって表す）を規定し、以て上面１１２からの１つまたは複数の超伝導材料層１０２の高さ（例えば、図４において「Ｈ１」によって表す）を規定し得る。１つまたは複数のエッチング・プロセスの後に、１つまたは複数のレジスト層３０２は除去され得る。
図５は、製造の第４段階中の、例示的で非限定的なマイクロストリップ伝送線路構造１００の図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。図５に示すように、製造の第４段階中に、１つまたは複数の誘電体膜１０４は、１つまたは複数の堆積プロセスによって、１つまたは複数の超伝導材料層１０２上、または基板１１０上、あるいはその両方の上に堆積させられ得る。例えば、１つまたは複数の誘電体膜１０４は、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、触媒ＣＶＤ、それらの組合せ、および／または同様のものによって堆積させられ得る。
図５に示すように、１つまたは複数の誘電体膜１０４は、１つまたは複数の超伝導材料層１０２、基板１１０の隆起部１０８、または基板１１０の上面、あるいはその組合せを覆い得る。様々な実施形態において、１つまたは複数の誘電体膜１０４は、一定の、またはほぼ一定の厚さを示し得る。１つまたは複数の実施形態において、誘電体膜１０４の一部は、誘電体膜１０４の他の部分に対して、より薄くもより厚くもなり得る。さらに、様々な実施形態において、１つまたは複数の誘電体膜１０４はパターニングされて、１つまたは複数の超伝導材料層１０２から１つまたは複数の回路要素を容易に生成し得る。例えば、１つまたは複数の誘電体膜１０４はパターニングされて、１つまたは複数の超伝導材料層１０２の１つまたは複数の部分を覆うとともに、１つまたは複数の超伝導材料層１０２の１つまたは複数の他の部分は露出されたままにし得る。
製造の第５段階中に、１つまたは複数の超伝導電極１０６は、１つまたは複数の誘電体膜１０４上にさらに堆積させられて、図１に表された構造を実現し得る。１つまたは複数の超伝導電極１０６は、スパッタリング、電子ビーム蒸着、または同様のもの、あるいはその組合せなど、１つまたは複数の堆積プロセスによって堆積させられ得る。
様々な実施形態において、１つまたは複数の超伝導電極１０６は、一定の、またはほぼ一定の厚さを示し得る。１つまたは複数の実施形態において、超伝導電極１０６の一部は、超伝導電極１０６の他の部分に対して、より薄くもより厚くもなり得る。さらに、様々な実施形態において、１つまたは複数の超伝導電極１０６はパターニングされて、１つまたは複数の超伝導材料層１０２に結合された、１つまたは複数の回路要素を容易に生成し得る。例えば、１つまたは複数の超伝導電極１０６は、１つまたは複数のリソグラフィ・プロセス、エッチング・プロセス、レジスト剥離、または洗浄プロセス、あるいはその組合せによってパターニングされ得る。
様々な実施形態において、マイクロストリップ伝送線路構造１００は、量子コンピュータまたは量子コンピュータ・デバイスあるいはその両方など、１つまたは複数のマイクロ波電子デバイスに採用され得る。例えば、マイクロストリップ伝送線路構造１００は、量子力学の法則（例えば、重ね合わせまたは量子もつれあるいはその両方など）を利用して、（例えば、ＤｉＶｉｎｃｅｎｚｏ基準を満たしつつ）計算処理を促進することができる量子ハードウェア・デバイスを備える１つまたは複数の量子コンピュータに採用され得る。１つまたは複数の実施形態において、１つまたは複数の量子コンピュータは、量子データ・プレーン、制御プロセッサ・プレーン、制御および測定プレーン、または量子ビット技術、あるいはその組合せを含み得る。
１つまたは複数の実施形態において、量子データ・プレーンは、物理的な量子ビット、量子ビットの位置を固定するための構造、またはサポート回路、あるいはその組合せを含む１つまたは複数の量子回路を含み得る。サポート回路は、例えば、量子ビットの状態の測定を容易にし、または量子ビットに対するゲート操作を実行し、あるいはその両方を行い得る（例えば、ゲートベース型システムの場合）。いくつかの実施形態では、サポート回路が、複数の量子ビットが互いに相互作用することが可能になり得る配線ネットワークを備え得る。さらに、配線ネットワークは、直接の電気的接続、または電磁放射（例えば、光、マイクロ波、または低周波信号、あるいはその組合せ）、あるいはその両方を介した制御信号の伝送を促進し得る。例えば、サポート回路は、１つまたは複数の量子ビットに動作可能に結合された、１つまたは複数の超伝導共振器を備え得る。
１つまたは複数の実施形態において、制御プロセッサ・プレーンは、量子ゲートの動作または測定あるいはその両方のハミルトニアン・シーケンスを確認し、または開始し、あるいはその両方を行い、シーケンスは、量子アルゴリズムを実行するためのプログラム（例えば、ホスト・プロセッサによって提供される）を実行し得る。例えば、制御プロセッサ・プレーンは、コンパイルされたコードを制御および測定プレーンのコマンドに変換し得る。１つまたは複数の実施形態において、制御プロセッサ・プレーンは、１つまたは複数の量子誤り訂正アルゴリズムをさらに実行し得る。
１つまたは複数の実施形態において、制御および測定プレーンは、制御プロセッサ・プレーンによって生成された実行すべき量子動作を正確に記述し得るデジタル信号をアナログ制御信号に変換して、その動作を量子データ・プレーン中の１つまたは複数の量子ビット上で実行し得る。また、制御および測定プレーンは、データ・プレーン中の量子ビットの１つまたは複数のアナログ測定出力を、他のコンピュータ構成要素と共有され得る古典的バイナリ・データに変換し得る。
当業者であれば、様々な量子ビット技術が、１つまたは複数の量子コンピュータの１つまたは複数の量子ビットの基本原理を提供し得ることを認識するであろう。２つの例示的な量子ビット技術には、トラップされたイオン量子ビットまたは超伝導量子ビットあるいはその両方を含み得る。例えば、量子コンピュータがトラップされたイオン量子ビットを利用する場合、量子データ・プレーンは、量子ビットとして働く複数のイオンと、そのイオンを特定の位置に保持するように機能する１つまたは複数のトラップとを備え得る。さらに、制御および測定プレーンは、１つまたは複数のイオンに向けられ、そのイオンの量子状態に影響を与えるためのレーザもしくはマイクロ波源、イオンを冷却し、かつ／またはイオンの測定を可能にするためのレーザ、ならびに／あるいはイオンの状態を測定するための１つまたは複数の光子検出器を含み得る。別の例では、超伝導量子ビット（例えば、超伝導量子干渉デバイス「ＳＱＵＩＤ（superconducting quantum interference device）」など）が、ミリケルビン温度まで冷却されて（例えば、電子電荷または磁束の量子化状態による）量子化エネルギー・レベルを示し得る、リソグラフィで画定された電子回路であり得る。超伝導量子ビットは、ジョセフソン接合を基礎にしたトランズモン量子ビット、または同様のもの、あるいはその両方などであり得る。また、超伝導量子ビットは、マイクロ波制御電子機器と融和性があり、ゲートベースの技術または統合的な極低温制御とともに利用され得る。追加すべき例示的な量子ビット技術は、フォトニック量子ビット、量子ドット量子ビット、ゲートベースの中性原子量子ビット、半導体量子ビット（例えば、光学的ゲートもしくは電気的ゲート）、トポロジカル量子ビット、これらの組合せ、および／または同様のものを含み得るが、これらに限定されない。
図６は、本明細書に記載される１つまたは複数の実施形態による、マイクロストリップ伝送線路構造１００を含み得る、例示的で非限定的な積層量子コンピューティング・デバイス６００の断面図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。図６に示すように、積層量子コンピューティング・デバイス６００は、１つまたは複数の超伝導量子ビット６０４を含み得る第１のチップ６０２と、マイクロストリップ伝送線路構造１００を含み得る第２のチップ６０６とを備え得る。様々な実施形態において、積層量子コンピューティング・デバイス６００は、１つまたは複数の量子コンピュータに含まれ得る。例えば、第１のチップ６０２が量子コンピュータの量子データ・プレーンに含まれ得、または第２のチップ６０６が量子コンピュータの制御および測定プレーンに含まれ得、あるいはその両方が行われ得る。例えば、第２のチップ６０６は、マイクロストリップ伝送線路構造１００を含む、１つまたは複数の量子ビット読出し共振器を含み得る。
超伝導量子ビット密度を高め、以て量子データ処理動作のための超伝導量子ビット６０４をより多く提供するために、量子コンピュータの回路要素は、互いに結合された複数のチップの上に形成され得る。例えば、第１のチップ６０２および第２のチップ６０６は、それぞれ所定の量子コンピュータの回路要素を備え得、第１のチップ６０２および第２のチップ６０６は互いに積層され、または例えば超伝導相互接続を介して結合され、あるいはその両方が行われ得る。例えば、１つまたは複数の実施形態において、バンプ接続などの超伝導相互接続６０８は、第１のチップ６０２の１つまたは複数の構成要素を、第２のチップ６０６の１つまたは複数の構成要素と互いに電気的に結合するために採用され得る。別の実施例では、１つまたは複数の相互接続６０８バンプ接続が採用され、第１のチップ６０２と第２のチップ６０６とを、電気的結合を与えずに物理的に接着し得る。
図６に示すように、第１のチップ６０２は、第２のチップ６０６に面する量子ビット表面６１０を含み得る。量子ビット表面６１０は、１つまたは複数の超伝導量子ビット６０４、または１つまたは複数の超伝導量子ビット６０４を相互接続する１つまたは複数の回路要素、あるいはその両方を含み得る。例えば、量子ビット表面６１０は、超伝導量子ビット６０４間の電気的接続の確立または促進あるいはその両方を行い得る、１つまたは複数の超伝導共振器ライン、バス、ゲート、フィルタ、カプラ量子ビット、直接容量性カプラ、それらの組合せ、および／または同様のものを含み得る。様々な実施形態において、量子ビット表面６１０は、量子コンピューティング回路要素に適した第１のチップ６０２の低損失誘電体基板１１０上に配置され得る（例えば、シリコンまたはサファイア・ウェハ）。
また、図６に示すように、第２のチップ６０６は、第１のチップ６０２に面する配線表面６１４を含み得る。配線表面６１４は、マイクロストリップ伝送線路構造１００を含み得る。例えば、マイクロストリップ伝送線路構造１００は、量子コンピュータの制御および測定プレーンの機能を促進する１つまたは複数の配線回路として機能し得る。例えば、様々な実施形態において、配線表面６１４は、１つまたは複数の超伝導量子ビット６０４に結合する量子ビット読出し共振器を含み、またはマイクロストリップ伝送線路構造１００を採用し、あるいはその両方を行い得る。制御および測定プレーン（例えば、マイクロストリップ伝送線路構造１００を含む量子ビット読出し共振器）の配線回路を超伝導量子ビット６０４とは別のチップに移すことによって、超伝導量子ビット６０４と配線との間のクロストークが低減され得る。加えて、マイクロストリップ伝送線路構造１００は、マイクロストリップ伝送線路（例えば、１つまたは複数の超伝導材料層１０２から構成される）を超伝導接地面（例えば、超伝導電極１０６）の下に埋め込み、遮蔽することができるので、クロストークは、マイクロストリップ伝送線路構造１００を配線回路要素のうちの１つまたは複数に採用することによって、さらに低減させられ得る。
様々な実施形態において、第１のチップ６０２は第２のチップ６０６上方でアラインメントされ、１つまたは複数の相互接続６０８を介して物理的に接続され得る。様々な実施形態において、１つまたは複数の相互接続６０８は、１つまたは複数のバンプ接続であり得る。さらに、１つまたは複数の実施形態において、１つまたは複数の相互接続６０８は、第１のチップ６０２と第２のチップ６０６との間の構成要素を電気的に結合させ得る。１つまたは複数の実施形態において、第１のチップ６０２と第２のチップ６０６との間は真空が保持され得る。
１つまたは複数の実施形態において、相互接続６０８のうちの１つまたは複数が、第１のチップ６０２と第２のチップ６０６との間の構成要素を電気的に結合し得る超伝導バンプ接続であり得る。１つまたは複数の超伝導バンプ接続に含まれ得る例示的材料は、インジウム、鉛、レニウム、パラジウム、ニオブ、金、チタン、これらの組合せ、および／または同様のものを含み得るが、これらに限定されない。相互接続６０８の（例えば、図６に示す「Ｙ」軸に沿った）厚さは、第１のチップ６０２と第２のチップ６０６との間の距離を規定し得る。様々な実施形態において、第１のチップ６０２と第２のチップ６０６との間隔は、第１のチップ６０２の構成要素と第２のチップ６０６の構成要素との間の容量性または誘導性結合に影響を及ぼし得る。相互接続６０８の（例えば、図６に示す「Ｙ」軸に沿った）厚さは、例えば、２０μｍ以上、１００μｍ以下であり得る。
図７は、本明細書に記載される１つまたは複数の実施形態による、例示的で非限定的な第２のチップ６０６の平面図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。図７に示す平面図は、配線表面６１４の、第１のチップ６０２に面する部分を表し得る。図７に示すように、配線表面６１４は、第１のパッド要素７０２に電気的に結合されたマイクロストリップ伝送線路７０１と、コプレーナ導波路（「ＣＰＷ」）伝送線路７０６に電気的に結合された第２のパッド要素７０４とを含む配線アーキテクチャを含み得る。様々な実施形態において、マイクロストリップ伝送線路７０１は、マイクロストリップ伝送線路構造１００を有し得、図７の点線によって画定され得る。例えば、超伝導電極１０６は、配線表面６１４の少なくとも一部を被覆する超伝導接地面として機能し得、マイクロストリップ伝送線路７０１は、図７の点線で画定された位置において超伝導電極１０６の下方に（例えば、図１に表しているように）埋め込まれ得る。
本明細書で説明するように、マイクロストリップ伝送線路７０１は、マイクロストリップ伝送線路構造１００に従ったアーキテクチャを有し得る。例えば、図７に示す平面図からは見えない、第２のチップ６０６の超伝導接地面の下方に配置された構造的特徴を説明するために、図１に表すＡ－Ａ’断面の例示の位置を図７中に線で示す。例えば、マイクロストリップ伝送線路７０１は、マイクロストリップ伝送線路構造１００に従って、第２のチップ６０６の基板１１０の隆起部１０８上に配置され得、１つまたは複数の低損失誘電体膜１０４によって少なくとも部分的に覆われ得る。
様々な実施形態において、１つまたは複数の超伝導材料層１０２は、マイクロストリップ伝送線路７０１および第１のパッド要素７０２を形成し得る。図７に示すように、マイクロストリップ伝送線路構造１００（例えば、金属積層構造）は、１つまたは複数のＣＰＷ伝送線路との共存を可能にし得る。例えば、第１のパッド要素７０２は、ＣＰＷ伝送線路７０６に結合された第２のパッド要素７０４に隣接して配置され得る。１つまたは複数の実施形態において、第２のパッド要素７０４、または１つまたは複数のＣＰＷ伝送線路７０６あるいはその両方は、超伝導電極１０６から構成され得る。これによって、信号は、マイクロストリップ伝送線路７０１（例えば、約１５オーム（ｏｈｍ）の低インピーダンスを有し得る）からＣＰＷ伝送線路７０６（例えば、約５０ｏｈｍの高インピーダンスを有し得る）へ転移させられ得る。加えて、様々な実施形態において、第１のパッド要素７０２または第２のパッド要素７０４あるいはその両方は、第１のチップ６０２および第２のチップ６０６が互いに積層またはボンディングあるいはその両方をされるとき、１つまたは複数の超伝導量子ビット６０４とアラインメントされ得る。
１つまたは複数の実施形態において、超伝導電極１０６の一部は、１つまたは複数のエッチング・プロセスによって（例えば、本明細書に記載の製造の第５段階中または後に）エッチング除去されて、第１のパッド要素７０２を露出すること、または第２のパッド要素７０４とＣＰＷ伝送線路７０６とを画定すること、あるいはその両方が行われ得る。さらに、１つまたは複数の誘電体膜１０４の一部は、超伝導電極１０６の一部と共に随意にエッチング除去されて、第１のパッド要素７０２を露出すること、または第２のパッド要素７０４およびＣＰＷ伝送線路７０６（例えば、図７に示すように）を画定すること、あるいはその両方が行われ得る。１つまたは複数の実施形態において、１つまたは複数の誘電体膜１０４は、第１のパッド要素７０２上方に配置されたままであり得る。また、図７に示すように、マイクロストリップ伝送線路７０１は、超伝導電極１０６の下層で（例えば、第２のチップ６０６の接地面の下層で）延伸し、第１のパッド要素７０２に電気的に結合し得る。第１のパッド要素７０２が第１のチップ６０２の超伝導量子ビット６０４とアラインメントされる場合、マイクロストリップ伝送線路７０１は、量子ビットのアラインメントから横方向に外され得る。
図８は、本明細書に記載される１つまたは複数の実施形態による、例示的で非限定的な第２のチップ６０６の別の平面図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。図８は、第２のチップ６０６の配線表面６１４上にあり得、マイクロストリップ伝送線路構造１００を含み得る例示的な量子ビット読出し共振器構造を表す。例えば、１つまたは複数の実施形態によれば、図８に表された量子ビット読出し共振器は、本明細書に記載されたマイクロストリップ伝送線路７０１と第１のパッド要素７０２とを備え得る。加えて、相互接続６０８のうちの１つまたは複数は、第１のパッド要素７０２と直接コンタクトし得る（例えば、超伝導電極１０６および１つまたは複数の誘電体膜１０４がエッチング除去されて、第１のパッド要素７０２を形成する超伝導材料層１０２を露出し得る）。さらに、第１のパッド要素７０２上に配置された１つまたは複数の相互接続６０８は、第１のチップ６０２の１つまたは複数の超伝導量子ビット６０４に電気的に結合させられ得る。このように、マイクロストリップ伝送線路７０１上を搬送される信号は、電気化学的結合（galvanic coupling）を介して他のチップ（例えば、第１のチップ６０２）に、または他のチップから搬送され得る。
様々な実施形態において、第１のパッド要素７０２は、第１のチップ６０２と第２のチップ６０６とが（例えば、相互接続６０８を介して）互いにボンディングされるとき、超伝導量子ビット６０４とアラインメントされ得る。例えば、相互接続６０８のうちの１つまたは複数は、第１のパッド要素７０２上に配置され得、第１のパッド要素７０２を別のチップの１つまたは複数のアラインメントされた構成要素（例えば、第１のチップ６０２のアラインメントされた構成要素）に電気的に結合させ得る。例えば、相互接続６０８のうちの１つまたは複数は、第１のパッド要素７０２上に配置され得、第１のパッド要素７０２を第１のチップ６０２からのアラインメントされた超伝導量子ビット６０４に電気的に結合させ得る。１つまたは複数の実施形態において、相互接続６０８のうちの１つまたは複数が、（例えば、図８に示すように）第１のパッド要素７０２上に配置された超伝導バンプであり得る。これによって、マイクロストリップ伝送線路７０１上を搬送される信号は、第１のパッド要素７０２上に配置された相互接続（例えば、超伝導バンプ）を介して他のチップ（例えば、第１のチップ６０２へ）に、または他のチップから転送され得る。
図９（Ａ）は、本明細書に記載される１つまたは複数の実施形態による、例示的で非限定的な第２のチップ６０６の別の平面図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。図９（Ａ）は、第２のチップ６０６の配線表面６１４上にあり得、マイクロストリップ伝送線路構造１００を含み得る別の例示的な量子ビット読出し共振器構造を表す。例えば、１つまたは複数の実施形態によれば、図９（Ａ）に表す量子ビット読出し共振器構造は、本明細書に記載されたマイクロストリップ伝送線路７０１と第１のパッド要素７０２とを備え得る。
様々な実施形態において、第１のパッド要素７０２（例えば、１つまたは複数の超伝導材料層１０２から構成される）は、１つまたは複数の誘電体膜１０４と超伝導電極１０６とによって覆われたままであり得る。図９（Ａ）に示すように、第１のパッド要素７０２の周辺を囲む超伝導電極１０６の一部は、１つまたは複数のエッチング・プロセスによってエッチング除去されて、その結果、１つまたは複数の誘電体膜１０４の一部を露出し得る。さらに、１つまたは複数の相互接続６０８は、第１のパッド要素７０２を覆う超伝導電極１０６の部分の上に配置され得る。例えば、１つまたは複数の超伝導バンプは、第１のパッド要素７０２上方の超伝導電極１０６上に配置され得る。このように、マイクロストリップ伝送線路７０１上を搬送される信号は、容量結合を介して他のチップ（例えば、第１のチップ６０２）に、または他のチップから搬送され得る。例えば、第１のパッド要素７０２は、第１のチップ６０２の超伝導量子ビット６０４に容量結合させられ得（例えば、超伝導バンプ・パッドなどの相互接続を介して）、容量結合の量は、第１のパッド要素７０２のサイズ、アラインメントされた超伝導量子ビット６０４のサイズ、または第１のチップ６０２と第２のチップ６０６との間隔（例えば１つまたは複数の相互接続６０８の厚さ）、あるいはその組合せに依存し得る。
図９（Ｂ）は、本明細書に記載される１つまたは複数の実施形態による、例示的で非限定的な第２のチップ６０６の断面図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。図９（Ｂ）は、図９（Ａ）中に表すＢ－Ｂ’平面に沿った、第２のチップ６０６の断面を表し、さもなければ第２のチップ６０６の平面図からは見えない、１つまたは複数の構造的特徴を例示する。図９（Ｂ）に示すように、第１のパッド要素７０２は、第２のチップ６０６の基板１１０の隆起部１０８上に配置された１つまたは複数の超伝導材料層１０２から構成され得る。さらに、第１のパッド要素７０２は、１つまたは複数の誘電体膜１０４によって少なくとも部分的に覆われ得る。さらに、超伝導電極１０６の一部は、１つまたは複数のエッチング・プロセスによってエッチング除去されて、第１のパッド要素７０２を少なくとも部分的に取り囲む誘電体膜１０４の一部を露出し得る。加えて、１つまたは複数の相互接続６０８（例えば、超伝導バンプ・パッド）は、第１のパッド要素７０２上方の超伝導電極１０６上に配置され得る。図７または図８あるいはその両方に示すように、１つまたは複数の実施形態において、１つまたは複数の誘電体膜１０４もエッチング除去されて、第２のチップ６０６の配線表面６１４上に１つまたは複数の所望の回路アーキテクチャを実現し得る。
図１０は、本明細書に記載される１つまたは複数の実施形態による、例示的で非限定的な第１のチップ６０２の平面図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。例えば、図１０は、１つまたは複数の超伝導量子ビット６０４に動作可能に結合された１つまたは複数の伝送線路７０１（例えば、マイクロストリップ伝送線路構造１００を有する）を採用し得る量子ビット表面６１０の平面図を示す。様々な実施形態において、第１のチップ６０２が１つまたは複数の超伝導量子ビット６０４を結合するためにマイクロストリップ伝送線路構造１００の特徴を採用する場合、第１のチップ６０２は、第２のチップ６０６なしで動作させられ得る。例えば、量子コンピュータは、（例えば、図６に示すように）複数のチップの間ではなく、単一のチップ（例えば、第１のチップ６０２）上に量子コンピューティング回路を含み得る。
図１０に示すように、１つまたは複数の超伝導量子ビット６０４は、第１のキャパシタ・パッド１００２、第２のキャパシタ・パッド１００４、または１つまたは複数のジョセフソン接合１００６（例えば、図１０において「
Figure 2023545804000002
」によって表す）、あるいはその組合せを備え得る。様々な実施形態において、第１のキャパシタ・パッド１００２または第２のキャパシタ・パッド１００４あるいはその両方は、アルミニウム、ニオブ、チタン、レニウム、窒化チタン、タンタル、これらの組合せ、および／または同様のものなど、超伝導金属を含み得る。加えて、１つまたは複数のジョセフソン接合は、アルミニウム／アルミニウム酸化物／アルミニウム構造など、超伝導金属／金属酸化物／超伝導金属構造から形成される、１つまたは複数のトンネル障壁を含み得る。
様々な実施形態において、量子ビット表面６１０は、超伝導電極１０６と１つまたは複数の誘電体膜１０４とをエッチング除去して、（例えば、１つまたは複数の超伝導材料層１０２から構成される）第１のパッド要素７０２と超伝導量子ビット６０４の将来の位置とを露出することによって形成され得る。例えば、本明細書に記載される製造の第５段階に続いて、上部超伝導電極１０６は、（例えば、１つまたは複数のリソグラフィ・プロセスによって）パターニングされ得る。さらに、１つまたは複数のエッチング・プロセスが採用されて、超伝導電極１０６と、１つまたは複数の誘電体層１０４とをパターニングどおりに選択的にエッチング除去して、第１のパッド要素７０２を構成し得る１つまたは複数の超伝導材料層１０２と、基板１１０の上面１１２の一部とを露出し得る。
次いで、上面１１２の露出された部分は洗浄され、１つまたは複数の超伝導金属が露出された上面１１２上に（例えば、１つまたは複数の堆積プロセスによって）堆積させられて、超伝導量子ビット６０４を形成し得る。したがって、誘電体膜１０４は、第１のキャパシタ・パッド１００２の下にも第２のキャパシタ・パッド１００４の下にも配置されることなく、１つまたは複数の超伝導量子ビット６０４が、マイクロストリップ伝送線路７０１と同じチップ（例えば、マイクロストリップ伝送線路構造１００と同じ基板１１０）上に堆積させられ得る。
図１１は、本明細書に記載される１つまたは複数の実施形態による、マイクロストリップ伝送線路構造１００を製造するために採用され得る、例示的で非限定的な方法１１００のフロー図である。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。様々な実施形態において、方法１１００は、１つまたは複数の実施形態において本明細書に記載されるマイクロストリップ伝送線路７０１または第１のパッド要素７０２あるいはその両方を製造するために採用され得る。例えば、方法１１００は量子ビット読出し共振器を製造するために採用され得、量子ビット読出し共振器と１つまたは複数の超伝導量子ビット（例えば、超伝導量子ビット６０４）との間のクロストークは、誘電体基板１１０の隆起部１０８上にあって、かつ誘電体膜１０４と超伝導電極１０６との下に埋め込まれたマイクロストリップ伝送線賂７０１の性質によって抑制され得る。
１１０２において、方法１１００は、１つまたは複数の超伝導材料層１０２を誘電体基板１１０上に堆積させることを含み得る。例えば、１１０２における堆積は、少なくとも図２を参照して本明細書で説明した製造の第１段階に従って実行され得る。１１０４において、方法１１００は、１つまたは複数の超伝導材料層１０２と誘電体基板１１０とをエッチングすることによって、１つまたは複数の超伝導材料層１０２を誘電体基板１１０の隆起部上に配置することを含み得る。例えば、１１０４における配置は、少なくとも図３～図４を参照して本明細書に記載される製造の第２段階と第３段階とに従って実行され得る。例えば、１つまたは複数の超伝導材料層１０２は、１つまたは複数のレジスト層３０２でパターニングされて、１つまたは複数のエッチング・プロセスによって誘電体基板１１０を選択的に凹ませ得る。さらに、１１０４におけるエッチングは、伝送線路（例えば、マイクロストリップ伝送線路７０１）または結合パッド（例えば、第１のパッド要素７０２）あるいはその両方など、１つまたは複数の回路要素として機能し得る、１つまたは複数の超伝導材料層１０２の一部の配置を画定し得る。
１１０６において、方法１１００は、１つまたは複数の超伝導材料層と誘電体基板１１０との上に１つまたは複数の誘電体膜１０４を堆積させることを含み得る。例えば、１１０６における堆積は、少なくとも図５を参照して本明細書で説明した製造の第４段階に従って実行され得る。加えて、１つまたは複数の超伝導電極１０６が、１つまたは複数の誘電体膜１０４上に堆積させられて、接地面を形成し得る。したがって、１つまたは複数の超伝導材料層１０２は、誘電体基板１１０の隆起部１０８上に配置され、誘電体膜１０４によって覆われ、少なくとも部分的に超伝導接地面の下に埋め込まれ得る。
図１２は、本明細書に記載される１つまたは複数の実施形態よる、マイクロストリップ伝送線路構造１００を製造するために採用され得る、例示的で非限定的な方法１２００のフロー図を示す。本明細書で説明する他の実施形態で採用されている同様の要素の繰り返しになる説明は、簡潔さのために省略する。様々な実施形態において、方法１２００は、第１のチップ６０２の量子ビット表面６１０または第２のチップ６０６の配線表面６１４あるいはその両方の１つまたは複数の回路要素を製造するために採用され得る。
１２０２において、方法１２００は、誘電体基板１１０上に１つまたは複数の超伝導材料層１０２を堆積させることを含み得る。例えば、１２０２における堆積は、少なくとも図２を参照して、本明細書で説明した製造の第１段階に従って実行され得る。様々な実施形態において、誘電体基板１１０は、第１のチップ６０２または第２のチップ６０６のための誘電体ウェハであり得る。１２０４において、方法１２００は、１つまたは複数の超伝導材料層１０２を、１つまたは複数のレジスト層３０２を用いてパターニングすることを含み得る。例えば、１２０４におけるパターニングは、少なくとも図３を参照して、本明細書で説明した製造の第２段階に従って実行され得る。様々な実施形態において、１２０４におけるパターニングは、１つまたは複数のマイクロストリップ伝送線路７０１または第１のパッド要素７０２あるいはその両方の配置を画定し得る。
１２０６において、方法１２００は、１２０４からのパターニングどおりに、１つまたは複数の超伝導材料層１０２と誘電体基板１１０とを（例えば、１つまたは複数のエッチング・プロセスによって）エッチングすることを含み得る。例えば、１２０６におけるエッチングは、少なくとも図４を参照して、本明細書で説明した製造の第３段階に従って実行され得る。様々な実施形態において、１２０６におけるエッチングは、マイクロストリップ伝送線路７０１または第１のパッド要素７０２あるいはその両方の、１つまたは複数の超伝導材料層１０２が配置され得る、誘電体基板１１０の隆起部１０８を形成し得る。
１２０８において、方法１２００は、１つまたは複数の超伝導材料層１０２と誘電体基板１１０との上に、１つまたは複数の誘電体膜１０４を（例えば、１つまたは複数の堆積プロセスによって）堆積することを含み得る。例えば、１２０８における堆積は、少なくとも図５を参照して、本明細書で説明した製造の第４段階に従って実行され得る。１２１０において、方法１２００は、超伝導電極１０６を、１つまたは複数の誘電体膜１０４上に（onto）、１つまたは複数の超伝導材料層１０２上方を覆って（over）（例えば、１つまたは複数の堆積プロセスによって）堆積させることを含み得る。１２１２において、方法１２００は、超伝導電極１０６を、１つまたは複数のレジスト層３０２を用いてパターニングすることを含み得る。１２１４において、方法１２００は、１２１２におけるパターニングどおりに超伝導電極を（例えば、１つまたは複数のエッチング・プロセスによって）エッチングすることを含み得る。１つまたは複数の実施形態において、１２１４におけるエッチングは、超伝導電極１０６の下に配置された１つまたは複数の誘電体膜１０４の１つまたは複数の部分をさらにエッチング除去し得る。様々な実施形態において、１２１４におけるエッチングは、量子ビット表面６１０または配線表面６１４あるいはその両方の上に、１つまたは複数の回路要素を画定すること、または形成を促進すること、あるいはその両方を行い得る。例えば、１２１４におけるエッチングは、図７に表しているように、第１のパッド要素７０２を露出し、かつ／または、第２のパッド要素７０４および／またはＣＰＷ伝送線路７０６を画定し得る。別の例では、１２１４におけるエッチングは、図８に表しているように、相互接続６０８とコンタクトするための第１のパッド要素７０２を露出し得る。さらなる例では、１２１４におけるエッチングは、図９（Ａ）に表しているように、容量結合のために第１のパッド要素７０２上方に超伝導電極の一部を画定し得る。
なおさらなる例では、１２１４におけるエッチングは、１つまたは複数の超伝導量子ビット６０４の形成のために、誘電体基板１１０の上面を露出し得る。例えば、１２１６において、方法１２００は、誘電体基板１１０の露出された表面上に超伝導量子ビットを形成することを含み得る。例えば、１２１６における形成は、図１０に表しているように、第１のパッド要素７０２に隣接する誘電体基板１１０の露出された表面上に、１つまたは複数の超伝導金属を堆積することによって実行され得る。
上記で説明したことは、システム、コンピュータ・プログラム製品、およびコンピュータで実施される方法の単なる例を含む。当然、本開示を説明する目的で、構成要素、製品、またはコンピュータ実装方法、あるいはその組合せの、考え得るすべての組合せを説明することは不可能であるが、当業者であれば、本開示の多くのさらなる組合せおよび順列が可能であることを認識することができる。さらに、「含む（ｉｎｃｌｕｄｅｓ）」、「有する（ｈａｓ）」、「所有する（ｐｏｓｓｅｓｓｅｓ）」などの用語は、詳細な説明、請求項、付録および図面において使用されている限り、これらの用語は、請求項において「備える／含む／有する（ｃｏｍｐｒｉｓｉｎｇ）」が経過的（ｔｒａｎｓｉｔｉｏｎａｌ）な単語として採用される場合に解釈される「備える／含む／有する（ｃｏｍｐｒｉｓｉｎｇ）」と同様に包括的（ｉｎｃｌｕｓｉｖｅ）であることを意図している。様々な実施形態の説明は例示のために提示したが、網羅的であることや開示された実施形態に限定することを意図していない。説明した実施形態の範囲および思想から逸脱しない多くの改変および変形は、当業者には明らかであろう。本明細書で使用された用語は、実施形態の原理、市場で見出される技術への実際の応用または技術改善を最もよく説明し、あるいは当業者が本明細書に開示された実施形態を理解することが可能になるように選択されたものである。

Claims (20)

  1. 誘電体基板の隆起部上に配置された超伝導材料層であって、前記隆起部は前記誘電体基板の表面から突き出ている、前記超伝導材料層と、
    前記超伝導材料層および前記誘電体基板の前記隆起部の少なくとも一部を覆う誘電体膜と
    を備える装置。
  2. 前記誘電体膜が、４．５ギガヘルツと５．５ギガヘルツとの間にある周波数において、５ｅ－５以下である誘電正接を有する、請求項１に記載の装置。
  3. 前記誘電体膜上に、前記超伝導材料層上方を覆って配置される超伝導電極
    をさらに備える、請求項１ないし２のいずれか一項に記載の装置。
  4. 前記隆起部が前記表面から先端部まで突き出、前記超伝導材料層が前記先端部の表面上にある、請求項１ないし３のいずれか一項に記載の装置。
  5. 前記超伝導材料層が前記第２の表面に留められている、請求項４に記載の装置。
  6. 前記超伝導電極が、前記超伝導材料層上方の第１の位置から前記誘電体基板の前記第１の表面上方の第２の位置まで延在する、請求項４に記載の装置。
  7. 前記超伝導材料層が前記第１の表面から第１の高さに配置され、前記第２の位置における前記超伝導電極が前記第１の表面から第２の高さに配置され、前記第１の高さが前記第２の高さより大きい、請求項６に記載の装置。
  8. 前記超伝導材料層がマイクロストリップ伝送線路であり、前記超伝導電極が接地面であり、前記マイクロストリップ伝送線路が前記接地面の下に埋め込まれている、請求項３ないし７のいずれか一項に記載の装置。
  9. 前記装置が量子ビット読出し共振器である、請求項１ないし８のいずれか一項に記載の装置。
  10. 誘電体基板上に超伝導材料層を堆積させることと、
    前記超伝導材料層および前記誘電体基板をエッチングすることによって、前記超伝導材料層を前記誘電体基板の隆起部上に配置することと、
    前記超伝導材料層および前記誘電体基板の上に誘電体膜を堆積させることと
    を含む方法。
  11. 前記エッチングが、前記誘電体基板を凹ませることによって前記隆起部を形成する、請求項１０に記載の方法。
  12. 前記誘電体膜上に、前記超伝導材料層上方を覆って超伝導電極を堆積させること
    をさらに含む、請求項１０ないし１１のいずれか一項に記載の方法。
  13. 前記誘電体膜および前記超伝導電極が、前記エッチングによって凹まされた前記誘電体基板の一部の上方に延在する、請求項１２に記載の方法。
  14. 前記誘電体膜が、４．５ギガヘルツと５．５ギガヘルツとの間にある周波数において、５ｅ－５以下である誘電正接を有する、請求項１０ないし１３のいずれか一項に記載の方法。
  15. 前記エッチングによって凹まされた前記誘電体基板の一部の上方から前記誘電体膜の一部を除去することと、
    前記エッチングによって凹まされた前記誘電体基板の前記一部の上に超伝導金属を堆積させることによって、超伝導量子ビットを形成することと
    をさらに含む、請求項１０ないし１４のいずれか一項に記載の方法。
  16. 第１の誘電体基板上に配置された超伝導量子ビットを含む第１のチップと
    前記第１のチップにボンディングされた第２のチップであって、第２の誘電体基板の隆起部上に配置された超伝導材料層と、前記超伝導材料層および前記隆起部の少なくとも一部を覆う誘電体膜とを含み、前記隆起部が前記誘電体基板の表面から突き出ている、前記第２のチップと
    を備える装置。
  17. 前記誘電体膜が、４．５ギガヘルツと５．５ギガヘルツとの間にある周波数において、５ｅ－５以下である誘電正接を有する、請求項１６に記載の装置。
  18. 前記第２のチップが、前記誘電体膜上に配置されかつ前記誘電体膜と前記第１のチップとの間に配置された超伝導電極をさらに備える、請求項１６ないし１７のいずれか一項に記載の装置。
  19. 前記超伝導材料層が、前記第２のチップ上に配置された量子ビット読出し共振器である、請求項１６ないし１８のいずれか一項に記載の装置。
  20. 前記超伝導材料層が、マイクロストリップ伝送線路および量子ビット読出し共振器のパッド要素を形成し、前記パッド要素が前記超伝導量子ビットと電気的に結合されている、請求項１６ないし１８のいずれか一項に記載の装置。
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