JP2004303820A - 超伝導回路 - Google Patents
超伝導回路 Download PDFInfo
- Publication number
- JP2004303820A JP2004303820A JP2003092545A JP2003092545A JP2004303820A JP 2004303820 A JP2004303820 A JP 2004303820A JP 2003092545 A JP2003092545 A JP 2003092545A JP 2003092545 A JP2003092545 A JP 2003092545A JP 2004303820 A JP2004303820 A JP 2004303820A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- josephson junction
- junction
- superconducting
- doped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/12—Josephson-effect devices
- H10N60/124—Josephson-effect devices comprising high-Tc ceramic materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
【課題】高温超伝導体を用いた磁束量子回路とインターフェース回路とを備える超伝導回路の動作において、それぞれの回路が高性能で動作することができるようにする。
【解決手段】磁束量子回路（ＳＦＱ回路）における第１のジョセフソン接合７と、インターフェース回路（ラッチドライバー回路）における第２のジョセフソン接合１７とを異なる接合材料で構成し、さらに、第１のジョセフソン接合７における電流電圧特性のヒステリシスが第２のジョセフソン接合１７における電流電圧特性のヒステリシスよりも小さくなる接合材料を選定する。
【選択図】 図８
【解決手段】磁束量子回路（ＳＦＱ回路）における第１のジョセフソン接合７と、インターフェース回路（ラッチドライバー回路）における第２のジョセフソン接合１７とを異なる接合材料で構成し、さらに、第１のジョセフソン接合７における電流電圧特性のヒステリシスが第２のジョセフソン接合１７における電流電圧特性のヒステリシスよりも小さくなる接合材料を選定する。
【選択図】 図８
Description
【０００１】
【発明の属する技術分野】
本発明は、高温超伝導体を用いた単一磁束量子（Ｓｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍ：ＳＦＱ）回路と当該磁束量子回路のインターフェース回路とを備えた超伝導回路に関し、通信用ルーター、サーバー、ＡＤ変換器、サンプラーなど、通信、コンピューター、計測の分野における利用が可能である。
【０００２】
【従来の技術】
従来、高温超伝導体接合は、電流電圧特性がオーバーダンプ型といわれ、低温動作のＮｂ超伝導体接合とは異なり、電流電圧特性におけるヒステリシスが十分に小さいとして、抵抗でシャントすることなく、そのままＳＦＱ回路に使えると考えられてきた。また、インターフェース回路として重要なラッチドライバー回路は、ＳＦＱ回路でのパルスロジックを外部の半導体装置等で使用できるようにレベルロジックに変換することから、電流電圧特性にヒステリシスが必要となるため、高温超伝導体での構成は不向きとされてきた。
【０００３】
従来は、高温超伝導体を用いたＳＦＱ回路とインターフェース回路とを混載した超伝導回路においては、ＳＦＱ回路とインターフェース回路とが共存できるわずかな動作領域、例えば臨界電流密度に合わせて設計せざるを得なかった。
【０００４】
【特許文献１】
特開２０００−３５３８３１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、前述した超伝導回路では、ＳＦＱ回路及びインターフェース回路のいずれにおいても、それぞれが共存できるわずかな動作領域での動作を余儀なくされていたため、それぞれの最高性能、例えば高速性を発揮することができないという問題があった。例えば、インターフェース回路の性能を向上させるために、当該動作領域よりも臨界電流密度を大きく設定した場合には、ＳＦＱ回路用の接合もヒステリシスをもってしまい、当該ＳＦＱ回路の動作が不能になってしまう。一方、ＳＦＱ回路の性能を向上させるために、当該動作領域よりも臨界電流密度を小さく設定した場合には、インターフェース回路用の接合が自己の動作に必要なヒステリシスを失ってしまい、当該インターフェース回路の動作が不能となってしまう。
【０００６】
本発明は前述の問題点にかんがみてなされたもので、高温超伝導体を用いた磁束量子回路とインターフェース回路とを備える超伝導回路の動作において、磁束量子回路とインターフェース回路とが共存して動作できる動作領域を広範囲にして、それぞれの回路が高性能での動作を可能とする超伝導回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００８】
本発明の超伝導回路は、高温超伝導体を用いた磁束量子回路と当該磁束量子回路のインターフェース回路とを備えた超伝導回路であって、前記磁束量子回路は、第１のジョセフソン接合を有するとともに、前記インターフェース回路は、前記第１のジョセフソン接合とは異なる材料の組合せからなる第２のジョセフソン接合を有しており、前記第１のジョセフソン接合における電流電圧特性のヒステリシスが前記第２のジョセフソン接合における電流電圧特性のヒステリシスよりも小さいことを特徴とするものである。
【０００９】
【発明の実施の形態】
−本発明の骨子−
本発明者は、従来の超伝導回路において、ＳＦＱ回路とインターフェース回路とが、相互に共存できるわずかな動作領域での動作に限定されており、それぞれが高性能での動作を行うことができないという問題を解決すべく、以下に示す発明の骨子に想到した。
【００１０】
本発明では、高温超伝導体を用いたＳＦＱ回路とインターフェース回路において、ＳＦＱ回路におけるジョセフソン接合とインターフェース回路におけるジョセフソン接合とを異なる材料から構成するようにした。このように構成した理由は、ジョセフソン接合における構成材料をそれぞれの回路で別個に選定することで、ジョセフソン接合における電流電圧特性のヒステリシスを使用目的に応じて設定できるようにするためである。これにより、ＳＦＱ回路には、ヒステリシスの小さな接合材料を選定し、インターフェース回路には、ヒステリシスの大きな接合材料を選定することで、それぞれの回路が高性能での動作を行うことができる。
【００１１】
また、本発明において、ＳＦＱ回路の電流電圧特性におけるヒステリシスを１０％以下としたのは、通常、ＳＦＱ回路の動作においてバイアスを行っているが、ヒステリシスが１０％を超えると、そのバイアスに対するバイアスマージンが３０％よりも小さくなってしまい、ＳＦＱ回路の動作に支障をきたすからである。一方、インターフェース回路の電流電圧特性におけるヒステリシスを１０％以上としたのは、ヒステリシスが１０％よりも小さくなってしまうと、ＳＦＱ回路でのパルスロジックを外部の半導体装置等で使用するレベルロジックに変換するためのヒステリシスとしては、不十分だからである。
【００１２】
図１は、異なる材料の組合せからなる超伝導接合における電流電圧特性のヒステリシスの一例を示した温度特性図である。
図に示すように、下部電極をＬａドープのＹＢａＣｕＯ、バリアをイオンミリングにより結晶状態を変えたダメージ層、上部電極をＹｂＢａＣｕＯとした接合では、温度３０Ｋにおいてヒステリシスが消滅することがわかる。一方、下部電極をＬａドープのＹＢａＣｕＯ、バリアをイオンミリングによるダメージ層に加えてＬａＳｒＡ１ＴａＯ、上部電極をＬａドープのＹｂＢａＣｕＯとした接合では、温度３０Ｋにおいても、なおヒステリシスを有しており、温度５０Ｋまでヒステリシスが消滅しないことがわかる。前者をＳＦＱ回路、後者をインターフェース回路に用いるようにすれば、それぞれの回路に十分な性能を発揮させることが可能となる。このような特性を示す原因は、接合バリアの特性による。
【００１３】
しかも、本発明者は、臨界電流を変化させてもヒステリシスの消滅する温度がほとんど変わらないことを見出した。そのため、例えば、温度３０Ｋにおいてヒステリシスが消滅する接合では、臨界電流を大きく設定しても、温度３０Ｋではインターフェース回路としては使用することができないことがわかった。
【００１４】
図２は、図１に示したそれぞれの接合における臨界電流密度の温度特性図である。前者が温度の上昇とともにほぼ直線的に臨界電流密度が減少するのに対して、後者は上に凸のような変化を示す。これは前者がセルフシャント的性質を示すジョセフソン接合であり、後者がトンネル的性質を示すジョセフソン接合であることを示している。
【００１５】
図３は、上部電極の形成において、各材料における結晶化に必要な温度及び堆積温度を示した概略図である。ここで、結晶化に必要な温度を黒丸、接合を作製する時の堆積温度を矢印で示す。また、グレーゾーンが良好な接合特性を得るために必要な上部電極堆積温度である。さらに、各材料を上部電極材料に用いた時の接合特性の傾向も表記している。
【００１６】
下部電極を構成する材料は、接合作製時、つまり上部電極堆積時に特性が変わらないようにするために、結晶化温度が十分に高いものを選定することが好ましい。一方、上部電極を構成する材料は、接合作製温度で十分に結晶化する必要があり、接合作製温度よりも結晶化温度が低いものを選定することが好ましい。よって、上部電極をＹＢａＣｕＯで形成することは、好ましくはない。
【００１７】
各材料のうち、上部電極にＹｂＢａＣｕＯを用いた場合には、十分に結晶化するが、温度３０Ｋにおいてヒステリシスが消滅する。このため、これをインターフェース回路に適用することは不適である。また、アモルファスＬａＳｒＡ１ＴａＯ（ＬＳＡＴ）を堆積した後、ＬａドープのＹｂＢａＣｕＯを堆積した場合には、単にＬａドープのＹｂＢａＣｕＯを堆積する場合と比較して、さらに接合作製温度を上げることができ、十分結晶化されたＬａドープのＹｂＢａＣｕＯを形成することができる。その結果、セルフシャントのないヒステリシスの大きな接合特性で、しかも乗り越え部分のインダクタンスが小さく、ヒステリシス中にステップを生じない接合を得ることができる。
【００１８】
−本発明の骨子を適用した具体的な実施形態−
次に、本発明の超伝導回路の骨子を踏まえた諸実施形態について説明する。また、本発明の実施形態における超伝導回路のインターフェース回路として、ラッチドライバー回路を適用した例で説明を行う。
【００１９】
（第１の実施形態）
図４は、第１の実施形態の超伝導回路におけるＳＦＱ回路の接合部及びラッチドライバー回路の接合部の構成を示した斜視図である。
図４（ａ）に示したＳＦＱ回路の接合部は、厚さ２００ｎｍ程度でランタン（Ｌａ）がドープされたＹＢａＣｕＯからなる下部電極４と、下部電極４上に厚さ３００ｎｍ程度のＳｒＳｎＯからなる絶縁層５と、絶縁層５及び下部電極４のランプエッジ上に厚さ２００ｎｍ程度のＹｂＢａＣｕＯからなる上部電極６とで形成されている。ここで、絶縁層５及び下部電極４のランプエッジには、Ａｒ等のイオンミリングにより、バリアとなる不図示のダメージ層が形成されている。
【００２０】
一方、図４（ｂ）に示したラッチドライバー回路の接合部は、厚さ２００ｎｍ程度でＬａがドープされたＹＢａＣｕＯからなる下部電極１２と、下部電極１２上に厚さ３００ｎｍ程度のＳｒＳｎＯからなる絶縁層１３と、絶縁層１３及び下部電極１２のランプエッジ上に厚さ５ｎｍ程度のアモルファスＬａＳｒＡｌＴａＯ層１４と、アモルファスＬａＳｒＡｌＴａＯ層１４及び絶縁層１３上に厚さ２００ｎｍ程度でＬａがドープされたＹｂＢａＣｕＯからなる上部電極１５とで形成されている。ここで、絶縁層５及び下部電極４のランプエッジには、Ａｒ等のイオンミリングにより、不図示のダメージ層が形成されており、このダメージ層上に形成されるアモルファスＬａＳｒＡｌＴａＯ層１４とともにバリアを形成している。
【００２１】
本実施形態の超伝導回路におけるラッチドライバー回路は、バリアにイオンミリングによるダメージ層に加えて、より絶縁性を高めたアモルファスＬａＳｒＡｌＴａＯ層１４を設けることにより、キャパシティブな接合を形成し、ヒステリシスの大きなジョセフソン接合を実現している。
【００２２】
（第２の実施形態）
図５は、第２の実施形態の超伝導回路におけるＳＦＱ回路の接合部及びラッチドライバー回路の接合部の構成を示した斜視図である。
図５（ａ）に示したＳＦＱ回路の接合部は、厚さ２００ｎｍ程度でＬａがドープされたＹＢａＣｕＯからなる下部電極４と、下部電極４上に厚さ３００ｎｍ程度のＳｒＳｎＯからなる絶縁層５と、絶縁層５及び下部電極４のランプエッジ上に厚さ２００ｎｍ程度でＬａがドープされたＹｂＢａＣｕＯからなる上部電極２６とで形成されている。ここで、絶縁層５及び下部電極４のランプエッジには、Ａｒ等のイオンミリングにより、バリアとなる不図示のダメージ層が形成されている。
【００２３】
一方、図５（ｂ）に示したラッチドライバー回路の接合部は、第１の実施形態におけるラッチドライバー回路の接合部と同様に、厚さ２００ｎｍ程度でＬａがドープされたＹＢａＣｕＯからなる下部電極１２と、下部電極１２上に厚さ３００ｎｍ程度のＳｒＳｎＯからなる絶縁層１３と、絶縁層１３及び下部電極１２のランプエッジ上に厚さ５ｎｍ程度のアモルファスＬａＳｒＡｌＴａＯ層１４と、アモルファスＬａＳｒＡｌＴａＯ層１４上に厚さ２００ｎｍ程度でＬａがドープされたＹｂＢａＣｕＯからなる上部電極１５とで形成されている。ここで、絶縁層５及び下部電極４のランプエッジには、Ａｒ等のイオンミリングにより、不図示のダメージ層が形成されており、このダメージ層上に形成されるアモルファスＬａＳｒＡｌＴａＯ層１４とともにバリアを形成している。
【００２４】
本実施形態の超伝導回路は、第１の実施形態の超伝導回路と比較して、ＳＦＱ回路における上部電極を構成するＹｂＢａＣｕＯにＬａをドープしたものを用いているために、当該上部電極の作製温度をより高くすることができる。これにより、さらに当該上部電極上に、より低温成長が可能なＹｂＢａＣｕＯからなる配線層や、後述する図７に示すようなグランドプレーンを形成する等の超伝導回路における作製上の自由度の向上を図ることができる。
【００２５】
（第３の実施形態）
図６は、第３の実施形態の超伝導回路におけるＳＦＱ回路の接合部の構成を示した斜視図である。
本実施形態におけるＳＦＱ回路は、第１の実施形態におけるＳＦＱ回路に対して、その下層部に、厚さ３００ｎｍ程度のＰｒＢａＣｕＯからなる絶縁層３を介して、厚さ２００ｎｍ程度でＬａがドープされたＹＢａＣｕＯからなるグランドプレーン２を設けたものである。
【００２６】
このグランドプレーン２を設けることにより、ＳＦＱ回路におけるインダクタンスを抑えることができるため、より高速動作を行うことができる。また、ＳＦＱ回路の接合部へ進入する外部からの不要な磁束を超伝導のマイスナー効果を使って、遮断することもできる。
【００２７】
（第４の実施形態）
図７は、第４の実施形態の超伝導回路におけるＳＦＱ回路の接合部の構成を示した断面図である。
本実施形態におけるＳＦＱ回路は、第２の実施形態におけるＳＦＱ回路に対して、その上層部に、厚さ４００ｎｍ程度のＳｒＳｎＯからなる絶縁層２５を介して、厚さ２００ｎｍ程度のＹｂＢａＣｕＯからなるグランドプレーン２２を設けたものである。
【００２８】
本実施形態では、グランドプレーン２２の材料を、上部電極２６を構成するＬａドープのＹｂＢａＣｕＯの結晶化温度よりも、その堆積温度が低いＹｂＢａＣｕＯとすることにより、上部電極２６の上層にグランドプレーン２２の配設を実現したものである。
【００２９】
（第５の実施形態）
図８は、第５の実施形態の超伝導回路を示した断面図である。ここで、前述した構成要素と同様の構成要素については、同一の符号を付している。
本実施形態における超伝導回路は、互いに異なる材料からなる接合（ジョセフソン接合７，１７）を有するＳＦＱ回路とラッチドライバー回路とを別基板（ＭｇＯ基板１，１１）で構成して、それらを１つのアッセンブリーチップ上に混載してマルチチップモジュール（ＭＣＭ）としたものである。
【００３０】
ＳＦＱ回路の上部電極２６には、ＡｕとＴｉからなり、ＳＦＱ回路におけるバイアス電流を分配するための抵抗体１０が設けられている。また、ＳＦＱ回路及びラッチドライバー回路は、Ａｕ層１６、超伝導ハンダバンプ９又は１９を介して超伝電導配線１８により、接続されている。また、ＳＦＱ回路及びラッチドライバー回路を載置するアッセンブリーチップ上には、外部からの不要な磁束が接合部に進入をするのを超伝導のマイスナー効果を使って遮断するグランドプレーン８が設けられている。
【００３１】
本実施形態の超伝導回路は、マルチチップモジュール構成としているが、この理由としては、互いに異なる材料からなる接合を同一基板上に造ることが難しいことや、ＳＦＱ回路とラッチドライバー回路における臨界磁束密度Ｊｃの最適条件が異なり、この臨界磁束密度Ｊｃは接合材料の組合せにより決まってしまう等によるものである。これらの理由を考慮すると、ＳＦＱ回路とラッチドライバー回路とをそれぞれ別基板で形成し、それらをアッセンブリーチップ上に混載することは、超伝導回路を構成する上で理想的な形態と言える。
【００３２】
なお、図８に示した超伝導回路は、ＳＦＱ回路とラッチドライバー回路とを超伝導配線１８で接続した場合を示しているが、このアッセンブリーチップにジョセフソントランスミッションライン（ＪＴＬ）を用いて構成することもできる。
【００３３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３４】
（付記１） 高温超伝導体を用いた磁束量子回路と当該磁束量子回路のインターフェース回路とを備えた超伝導回路であって、
前記磁束量子回路は、第１のジョセフソン接合を有するとともに、前記インターフェース回路は、前記第１のジョセフソン接合とは異なる材料の組合せからなる第２のジョセフソン接合を有しており、
前記第１のジョセフソン接合における電流電圧特性のヒステリシスが前記第２のジョセフソン接合における電流電圧特性のヒステリシスよりも小さいことを特徴とする超伝導回路。
【００３５】
（付記２） 前記インターフェース回路がラッチドライバー回路で構成されていることを特徴とする付記１に記載の超伝導回路。
【００３６】
（付記３） 前記第１のジョセフソン接合には、電流電圧特性のヒステリシスが１０％以下となる接合を用い、前記第２のジョセフソン接合には、電流電圧特性のヒステリシスが１０％以上となる接合を用いることを特徴とする付記１又は２に記載の超伝導回路。
【００３７】
（付記４） 前記第１のジョセフソン接合及び前記第２のジョセフソン接合がランプエッジ接合で形成されていることを特徴とする付記１〜３のいずれか１項に記載の超伝導回路。
【００３８】
（付記５） 前記第１のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして形成されたダメージ層とを備えて構成されるとともに、
前記第２のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＬａがドープされたＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして、ダメージ層に加えてＬａＳｒＡｌＴａＯからなる層とを備えて構成されていることを特徴とする付記１〜４のいずれか１項に記載の超伝導回路。
【００３９】
（付記６） 前記第１のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＬａがドープされたＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして形成されたダメージ層とを備えて構成されるとともに、
前記第２のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＬａがドープされたＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして、ダメージ層に加えてＬａＳｒＡｌＴａＯからなる層とを備えて構成されていることを特徴とする付記１〜４のいずれか１項に記載の超伝導回路。
【００４０】
（付記７） 前記磁束量子回路に、ＬａがドープされたＹＢａＣｕＯからなり、当該磁束量子回路におけるインダクタンスを抑えるためのグランドプレーンを設けることを特徴とする付記１〜６のいずれか１項に記載の超伝導回路。
【００４１】
（付記８） 前記磁束量子回路と前記インターフェース回路とをマルチチップモジュールとして構成することを特徴とする付記１〜７のいずれか１項に記載の超伝導回路。
【００４２】
【発明の効果】
本発明によれば、磁束量子回路とインターフェース回路とが共存して動作できる動作領域を広範囲することができ、それぞれの回路を高性能で動作させることが可能となる。これにより、通信用ルーター、サーバー、ＡＤ変換器、磁束計（ＳＱＵＩＤ）、サンプラーなど、通信、コンピューター、計測の分野で有用な２０ＧＨｚ以上の高速動作を実現する超伝導回路を提供することができる。
【図面の簡単な説明】
【図１】異なる材料の組合せからなる超伝導接合における電流電圧特性のヒステリシスの一例を示した温度特性図である。
【図２】図１に示したそれぞれの接合における臨界電流密度の温度特性図である。
【図３】上部電極の形成において、各材料における結晶化に必要な温度及び堆積温度を示した概略図である。
【図４】第１の実施形態の超伝導回路におけるＳＦＱ回路の接合部及びラッチドライバー回路の接合部の構成を示した斜視図である。
【図５】第２の実施形態の超伝導回路におけるＳＦＱ回路の接合部及びラッチドライバー回路の接合部の構成を示した斜視図である。
【図６】第３の実施形態の超伝導回路におけるＳＦＱ回路の接合部の構成を示した斜視図である。
【図７】第４の実施形態の超伝導回路におけるＳＦＱ回路の接合部の構成を示した断面図である。
【図８】第５の実施形態の超伝導回路を示した断面図である。
【符号の説明】
１、１１ ＭｇＯ基板
２ グランドプレーン（ＬａがドープされたＹＢａＣｕＯ）
３ 絶縁層（ＰｒＢａＣｕＯ）
４、１２ 下部電極（ＬａがドープされたＹＢａＣｕＯ）
５、１３、２５ 絶縁層（ＳｒＳｎＯ）
６ 上部電極（ＹｂＢａＣｕＯ）
７、１７ ジョセフソン接合
８ グランドプレーン（ＹＢａＣｕＯ）
９ 超伝導ハンダバンプ
１０ 抵抗体（Ａｕ＋Ｔｉ）
１４ アモルファスＬａＳｒＡｌＴａＯ（ＬＳＡＴ）層
１５、２６ 上部電極（ＬａがドープされたＹｂＢａＣｕＯ）
１６ Ａｕ配線
１８ 超伝導配線
１９ 超伝導ハンダバンプ
２２ グランドプレーン（ＹｂＢａＣｕＯ）
【発明の属する技術分野】
本発明は、高温超伝導体を用いた単一磁束量子（Ｓｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍ：ＳＦＱ）回路と当該磁束量子回路のインターフェース回路とを備えた超伝導回路に関し、通信用ルーター、サーバー、ＡＤ変換器、サンプラーなど、通信、コンピューター、計測の分野における利用が可能である。
【０００２】
【従来の技術】
従来、高温超伝導体接合は、電流電圧特性がオーバーダンプ型といわれ、低温動作のＮｂ超伝導体接合とは異なり、電流電圧特性におけるヒステリシスが十分に小さいとして、抵抗でシャントすることなく、そのままＳＦＱ回路に使えると考えられてきた。また、インターフェース回路として重要なラッチドライバー回路は、ＳＦＱ回路でのパルスロジックを外部の半導体装置等で使用できるようにレベルロジックに変換することから、電流電圧特性にヒステリシスが必要となるため、高温超伝導体での構成は不向きとされてきた。
【０００３】
従来は、高温超伝導体を用いたＳＦＱ回路とインターフェース回路とを混載した超伝導回路においては、ＳＦＱ回路とインターフェース回路とが共存できるわずかな動作領域、例えば臨界電流密度に合わせて設計せざるを得なかった。
【０００４】
【特許文献１】
特開２０００−３５３８３１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、前述した超伝導回路では、ＳＦＱ回路及びインターフェース回路のいずれにおいても、それぞれが共存できるわずかな動作領域での動作を余儀なくされていたため、それぞれの最高性能、例えば高速性を発揮することができないという問題があった。例えば、インターフェース回路の性能を向上させるために、当該動作領域よりも臨界電流密度を大きく設定した場合には、ＳＦＱ回路用の接合もヒステリシスをもってしまい、当該ＳＦＱ回路の動作が不能になってしまう。一方、ＳＦＱ回路の性能を向上させるために、当該動作領域よりも臨界電流密度を小さく設定した場合には、インターフェース回路用の接合が自己の動作に必要なヒステリシスを失ってしまい、当該インターフェース回路の動作が不能となってしまう。
【０００６】
本発明は前述の問題点にかんがみてなされたもので、高温超伝導体を用いた磁束量子回路とインターフェース回路とを備える超伝導回路の動作において、磁束量子回路とインターフェース回路とが共存して動作できる動作領域を広範囲にして、それぞれの回路が高性能での動作を可能とする超伝導回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００８】
本発明の超伝導回路は、高温超伝導体を用いた磁束量子回路と当該磁束量子回路のインターフェース回路とを備えた超伝導回路であって、前記磁束量子回路は、第１のジョセフソン接合を有するとともに、前記インターフェース回路は、前記第１のジョセフソン接合とは異なる材料の組合せからなる第２のジョセフソン接合を有しており、前記第１のジョセフソン接合における電流電圧特性のヒステリシスが前記第２のジョセフソン接合における電流電圧特性のヒステリシスよりも小さいことを特徴とするものである。
【０００９】
【発明の実施の形態】
−本発明の骨子−
本発明者は、従来の超伝導回路において、ＳＦＱ回路とインターフェース回路とが、相互に共存できるわずかな動作領域での動作に限定されており、それぞれが高性能での動作を行うことができないという問題を解決すべく、以下に示す発明の骨子に想到した。
【００１０】
本発明では、高温超伝導体を用いたＳＦＱ回路とインターフェース回路において、ＳＦＱ回路におけるジョセフソン接合とインターフェース回路におけるジョセフソン接合とを異なる材料から構成するようにした。このように構成した理由は、ジョセフソン接合における構成材料をそれぞれの回路で別個に選定することで、ジョセフソン接合における電流電圧特性のヒステリシスを使用目的に応じて設定できるようにするためである。これにより、ＳＦＱ回路には、ヒステリシスの小さな接合材料を選定し、インターフェース回路には、ヒステリシスの大きな接合材料を選定することで、それぞれの回路が高性能での動作を行うことができる。
【００１１】
また、本発明において、ＳＦＱ回路の電流電圧特性におけるヒステリシスを１０％以下としたのは、通常、ＳＦＱ回路の動作においてバイアスを行っているが、ヒステリシスが１０％を超えると、そのバイアスに対するバイアスマージンが３０％よりも小さくなってしまい、ＳＦＱ回路の動作に支障をきたすからである。一方、インターフェース回路の電流電圧特性におけるヒステリシスを１０％以上としたのは、ヒステリシスが１０％よりも小さくなってしまうと、ＳＦＱ回路でのパルスロジックを外部の半導体装置等で使用するレベルロジックに変換するためのヒステリシスとしては、不十分だからである。
【００１２】
図１は、異なる材料の組合せからなる超伝導接合における電流電圧特性のヒステリシスの一例を示した温度特性図である。
図に示すように、下部電極をＬａドープのＹＢａＣｕＯ、バリアをイオンミリングにより結晶状態を変えたダメージ層、上部電極をＹｂＢａＣｕＯとした接合では、温度３０Ｋにおいてヒステリシスが消滅することがわかる。一方、下部電極をＬａドープのＹＢａＣｕＯ、バリアをイオンミリングによるダメージ層に加えてＬａＳｒＡ１ＴａＯ、上部電極をＬａドープのＹｂＢａＣｕＯとした接合では、温度３０Ｋにおいても、なおヒステリシスを有しており、温度５０Ｋまでヒステリシスが消滅しないことがわかる。前者をＳＦＱ回路、後者をインターフェース回路に用いるようにすれば、それぞれの回路に十分な性能を発揮させることが可能となる。このような特性を示す原因は、接合バリアの特性による。
【００１３】
しかも、本発明者は、臨界電流を変化させてもヒステリシスの消滅する温度がほとんど変わらないことを見出した。そのため、例えば、温度３０Ｋにおいてヒステリシスが消滅する接合では、臨界電流を大きく設定しても、温度３０Ｋではインターフェース回路としては使用することができないことがわかった。
【００１４】
図２は、図１に示したそれぞれの接合における臨界電流密度の温度特性図である。前者が温度の上昇とともにほぼ直線的に臨界電流密度が減少するのに対して、後者は上に凸のような変化を示す。これは前者がセルフシャント的性質を示すジョセフソン接合であり、後者がトンネル的性質を示すジョセフソン接合であることを示している。
【００１５】
図３は、上部電極の形成において、各材料における結晶化に必要な温度及び堆積温度を示した概略図である。ここで、結晶化に必要な温度を黒丸、接合を作製する時の堆積温度を矢印で示す。また、グレーゾーンが良好な接合特性を得るために必要な上部電極堆積温度である。さらに、各材料を上部電極材料に用いた時の接合特性の傾向も表記している。
【００１６】
下部電極を構成する材料は、接合作製時、つまり上部電極堆積時に特性が変わらないようにするために、結晶化温度が十分に高いものを選定することが好ましい。一方、上部電極を構成する材料は、接合作製温度で十分に結晶化する必要があり、接合作製温度よりも結晶化温度が低いものを選定することが好ましい。よって、上部電極をＹＢａＣｕＯで形成することは、好ましくはない。
【００１７】
各材料のうち、上部電極にＹｂＢａＣｕＯを用いた場合には、十分に結晶化するが、温度３０Ｋにおいてヒステリシスが消滅する。このため、これをインターフェース回路に適用することは不適である。また、アモルファスＬａＳｒＡ１ＴａＯ（ＬＳＡＴ）を堆積した後、ＬａドープのＹｂＢａＣｕＯを堆積した場合には、単にＬａドープのＹｂＢａＣｕＯを堆積する場合と比較して、さらに接合作製温度を上げることができ、十分結晶化されたＬａドープのＹｂＢａＣｕＯを形成することができる。その結果、セルフシャントのないヒステリシスの大きな接合特性で、しかも乗り越え部分のインダクタンスが小さく、ヒステリシス中にステップを生じない接合を得ることができる。
【００１８】
−本発明の骨子を適用した具体的な実施形態−
次に、本発明の超伝導回路の骨子を踏まえた諸実施形態について説明する。また、本発明の実施形態における超伝導回路のインターフェース回路として、ラッチドライバー回路を適用した例で説明を行う。
【００１９】
（第１の実施形態）
図４は、第１の実施形態の超伝導回路におけるＳＦＱ回路の接合部及びラッチドライバー回路の接合部の構成を示した斜視図である。
図４（ａ）に示したＳＦＱ回路の接合部は、厚さ２００ｎｍ程度でランタン（Ｌａ）がドープされたＹＢａＣｕＯからなる下部電極４と、下部電極４上に厚さ３００ｎｍ程度のＳｒＳｎＯからなる絶縁層５と、絶縁層５及び下部電極４のランプエッジ上に厚さ２００ｎｍ程度のＹｂＢａＣｕＯからなる上部電極６とで形成されている。ここで、絶縁層５及び下部電極４のランプエッジには、Ａｒ等のイオンミリングにより、バリアとなる不図示のダメージ層が形成されている。
【００２０】
一方、図４（ｂ）に示したラッチドライバー回路の接合部は、厚さ２００ｎｍ程度でＬａがドープされたＹＢａＣｕＯからなる下部電極１２と、下部電極１２上に厚さ３００ｎｍ程度のＳｒＳｎＯからなる絶縁層１３と、絶縁層１３及び下部電極１２のランプエッジ上に厚さ５ｎｍ程度のアモルファスＬａＳｒＡｌＴａＯ層１４と、アモルファスＬａＳｒＡｌＴａＯ層１４及び絶縁層１３上に厚さ２００ｎｍ程度でＬａがドープされたＹｂＢａＣｕＯからなる上部電極１５とで形成されている。ここで、絶縁層５及び下部電極４のランプエッジには、Ａｒ等のイオンミリングにより、不図示のダメージ層が形成されており、このダメージ層上に形成されるアモルファスＬａＳｒＡｌＴａＯ層１４とともにバリアを形成している。
【００２１】
本実施形態の超伝導回路におけるラッチドライバー回路は、バリアにイオンミリングによるダメージ層に加えて、より絶縁性を高めたアモルファスＬａＳｒＡｌＴａＯ層１４を設けることにより、キャパシティブな接合を形成し、ヒステリシスの大きなジョセフソン接合を実現している。
【００２２】
（第２の実施形態）
図５は、第２の実施形態の超伝導回路におけるＳＦＱ回路の接合部及びラッチドライバー回路の接合部の構成を示した斜視図である。
図５（ａ）に示したＳＦＱ回路の接合部は、厚さ２００ｎｍ程度でＬａがドープされたＹＢａＣｕＯからなる下部電極４と、下部電極４上に厚さ３００ｎｍ程度のＳｒＳｎＯからなる絶縁層５と、絶縁層５及び下部電極４のランプエッジ上に厚さ２００ｎｍ程度でＬａがドープされたＹｂＢａＣｕＯからなる上部電極２６とで形成されている。ここで、絶縁層５及び下部電極４のランプエッジには、Ａｒ等のイオンミリングにより、バリアとなる不図示のダメージ層が形成されている。
【００２３】
一方、図５（ｂ）に示したラッチドライバー回路の接合部は、第１の実施形態におけるラッチドライバー回路の接合部と同様に、厚さ２００ｎｍ程度でＬａがドープされたＹＢａＣｕＯからなる下部電極１２と、下部電極１２上に厚さ３００ｎｍ程度のＳｒＳｎＯからなる絶縁層１３と、絶縁層１３及び下部電極１２のランプエッジ上に厚さ５ｎｍ程度のアモルファスＬａＳｒＡｌＴａＯ層１４と、アモルファスＬａＳｒＡｌＴａＯ層１４上に厚さ２００ｎｍ程度でＬａがドープされたＹｂＢａＣｕＯからなる上部電極１５とで形成されている。ここで、絶縁層５及び下部電極４のランプエッジには、Ａｒ等のイオンミリングにより、不図示のダメージ層が形成されており、このダメージ層上に形成されるアモルファスＬａＳｒＡｌＴａＯ層１４とともにバリアを形成している。
【００２４】
本実施形態の超伝導回路は、第１の実施形態の超伝導回路と比較して、ＳＦＱ回路における上部電極を構成するＹｂＢａＣｕＯにＬａをドープしたものを用いているために、当該上部電極の作製温度をより高くすることができる。これにより、さらに当該上部電極上に、より低温成長が可能なＹｂＢａＣｕＯからなる配線層や、後述する図７に示すようなグランドプレーンを形成する等の超伝導回路における作製上の自由度の向上を図ることができる。
【００２５】
（第３の実施形態）
図６は、第３の実施形態の超伝導回路におけるＳＦＱ回路の接合部の構成を示した斜視図である。
本実施形態におけるＳＦＱ回路は、第１の実施形態におけるＳＦＱ回路に対して、その下層部に、厚さ３００ｎｍ程度のＰｒＢａＣｕＯからなる絶縁層３を介して、厚さ２００ｎｍ程度でＬａがドープされたＹＢａＣｕＯからなるグランドプレーン２を設けたものである。
【００２６】
このグランドプレーン２を設けることにより、ＳＦＱ回路におけるインダクタンスを抑えることができるため、より高速動作を行うことができる。また、ＳＦＱ回路の接合部へ進入する外部からの不要な磁束を超伝導のマイスナー効果を使って、遮断することもできる。
【００２７】
（第４の実施形態）
図７は、第４の実施形態の超伝導回路におけるＳＦＱ回路の接合部の構成を示した断面図である。
本実施形態におけるＳＦＱ回路は、第２の実施形態におけるＳＦＱ回路に対して、その上層部に、厚さ４００ｎｍ程度のＳｒＳｎＯからなる絶縁層２５を介して、厚さ２００ｎｍ程度のＹｂＢａＣｕＯからなるグランドプレーン２２を設けたものである。
【００２８】
本実施形態では、グランドプレーン２２の材料を、上部電極２６を構成するＬａドープのＹｂＢａＣｕＯの結晶化温度よりも、その堆積温度が低いＹｂＢａＣｕＯとすることにより、上部電極２６の上層にグランドプレーン２２の配設を実現したものである。
【００２９】
（第５の実施形態）
図８は、第５の実施形態の超伝導回路を示した断面図である。ここで、前述した構成要素と同様の構成要素については、同一の符号を付している。
本実施形態における超伝導回路は、互いに異なる材料からなる接合（ジョセフソン接合７，１７）を有するＳＦＱ回路とラッチドライバー回路とを別基板（ＭｇＯ基板１，１１）で構成して、それらを１つのアッセンブリーチップ上に混載してマルチチップモジュール（ＭＣＭ）としたものである。
【００３０】
ＳＦＱ回路の上部電極２６には、ＡｕとＴｉからなり、ＳＦＱ回路におけるバイアス電流を分配するための抵抗体１０が設けられている。また、ＳＦＱ回路及びラッチドライバー回路は、Ａｕ層１６、超伝導ハンダバンプ９又は１９を介して超伝電導配線１８により、接続されている。また、ＳＦＱ回路及びラッチドライバー回路を載置するアッセンブリーチップ上には、外部からの不要な磁束が接合部に進入をするのを超伝導のマイスナー効果を使って遮断するグランドプレーン８が設けられている。
【００３１】
本実施形態の超伝導回路は、マルチチップモジュール構成としているが、この理由としては、互いに異なる材料からなる接合を同一基板上に造ることが難しいことや、ＳＦＱ回路とラッチドライバー回路における臨界磁束密度Ｊｃの最適条件が異なり、この臨界磁束密度Ｊｃは接合材料の組合せにより決まってしまう等によるものである。これらの理由を考慮すると、ＳＦＱ回路とラッチドライバー回路とをそれぞれ別基板で形成し、それらをアッセンブリーチップ上に混載することは、超伝導回路を構成する上で理想的な形態と言える。
【００３２】
なお、図８に示した超伝導回路は、ＳＦＱ回路とラッチドライバー回路とを超伝導配線１８で接続した場合を示しているが、このアッセンブリーチップにジョセフソントランスミッションライン（ＪＴＬ）を用いて構成することもできる。
【００３３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３４】
（付記１） 高温超伝導体を用いた磁束量子回路と当該磁束量子回路のインターフェース回路とを備えた超伝導回路であって、
前記磁束量子回路は、第１のジョセフソン接合を有するとともに、前記インターフェース回路は、前記第１のジョセフソン接合とは異なる材料の組合せからなる第２のジョセフソン接合を有しており、
前記第１のジョセフソン接合における電流電圧特性のヒステリシスが前記第２のジョセフソン接合における電流電圧特性のヒステリシスよりも小さいことを特徴とする超伝導回路。
【００３５】
（付記２） 前記インターフェース回路がラッチドライバー回路で構成されていることを特徴とする付記１に記載の超伝導回路。
【００３６】
（付記３） 前記第１のジョセフソン接合には、電流電圧特性のヒステリシスが１０％以下となる接合を用い、前記第２のジョセフソン接合には、電流電圧特性のヒステリシスが１０％以上となる接合を用いることを特徴とする付記１又は２に記載の超伝導回路。
【００３７】
（付記４） 前記第１のジョセフソン接合及び前記第２のジョセフソン接合がランプエッジ接合で形成されていることを特徴とする付記１〜３のいずれか１項に記載の超伝導回路。
【００３８】
（付記５） 前記第１のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして形成されたダメージ層とを備えて構成されるとともに、
前記第２のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＬａがドープされたＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして、ダメージ層に加えてＬａＳｒＡｌＴａＯからなる層とを備えて構成されていることを特徴とする付記１〜４のいずれか１項に記載の超伝導回路。
【００３９】
（付記６） 前記第１のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＬａがドープされたＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして形成されたダメージ層とを備えて構成されるとともに、
前記第２のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＬａがドープされたＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして、ダメージ層に加えてＬａＳｒＡｌＴａＯからなる層とを備えて構成されていることを特徴とする付記１〜４のいずれか１項に記載の超伝導回路。
【００４０】
（付記７） 前記磁束量子回路に、ＬａがドープされたＹＢａＣｕＯからなり、当該磁束量子回路におけるインダクタンスを抑えるためのグランドプレーンを設けることを特徴とする付記１〜６のいずれか１項に記載の超伝導回路。
【００４１】
（付記８） 前記磁束量子回路と前記インターフェース回路とをマルチチップモジュールとして構成することを特徴とする付記１〜７のいずれか１項に記載の超伝導回路。
【００４２】
【発明の効果】
本発明によれば、磁束量子回路とインターフェース回路とが共存して動作できる動作領域を広範囲することができ、それぞれの回路を高性能で動作させることが可能となる。これにより、通信用ルーター、サーバー、ＡＤ変換器、磁束計（ＳＱＵＩＤ）、サンプラーなど、通信、コンピューター、計測の分野で有用な２０ＧＨｚ以上の高速動作を実現する超伝導回路を提供することができる。
【図面の簡単な説明】
【図１】異なる材料の組合せからなる超伝導接合における電流電圧特性のヒステリシスの一例を示した温度特性図である。
【図２】図１に示したそれぞれの接合における臨界電流密度の温度特性図である。
【図３】上部電極の形成において、各材料における結晶化に必要な温度及び堆積温度を示した概略図である。
【図４】第１の実施形態の超伝導回路におけるＳＦＱ回路の接合部及びラッチドライバー回路の接合部の構成を示した斜視図である。
【図５】第２の実施形態の超伝導回路におけるＳＦＱ回路の接合部及びラッチドライバー回路の接合部の構成を示した斜視図である。
【図６】第３の実施形態の超伝導回路におけるＳＦＱ回路の接合部の構成を示した斜視図である。
【図７】第４の実施形態の超伝導回路におけるＳＦＱ回路の接合部の構成を示した断面図である。
【図８】第５の実施形態の超伝導回路を示した断面図である。
【符号の説明】
１、１１ ＭｇＯ基板
２ グランドプレーン（ＬａがドープされたＹＢａＣｕＯ）
３ 絶縁層（ＰｒＢａＣｕＯ）
４、１２ 下部電極（ＬａがドープされたＹＢａＣｕＯ）
５、１３、２５ 絶縁層（ＳｒＳｎＯ）
６ 上部電極（ＹｂＢａＣｕＯ）
７、１７ ジョセフソン接合
８ グランドプレーン（ＹＢａＣｕＯ）
９ 超伝導ハンダバンプ
１０ 抵抗体（Ａｕ＋Ｔｉ）
１４ アモルファスＬａＳｒＡｌＴａＯ（ＬＳＡＴ）層
１５、２６ 上部電極（ＬａがドープされたＹｂＢａＣｕＯ）
１６ Ａｕ配線
１８ 超伝導配線
１９ 超伝導ハンダバンプ
２２ グランドプレーン（ＹｂＢａＣｕＯ）
Claims (5)
- 高温超伝導体を用いた磁束量子回路と当該磁束量子回路のインターフェース回路とを備えた超伝導回路であって、
前記磁束量子回路は、第１のジョセフソン接合を有するとともに、前記インターフェース回路は、前記第１のジョセフソン接合とは異なる材料の組合せからなる第２のジョセフソン接合を有しており、
前記第１のジョセフソン接合における電流電圧特性のヒステリシスが前記第２のジョセフソン接合における電流電圧特性のヒステリシスよりも小さいことを特徴とする超伝導回路。 - 前記インターフェース回路がラッチドライバー回路で構成されていることを特徴とする請求項１に記載の超伝導回路。
- 前記第１のジョセフソン接合には、電流電圧特性のヒステリシスが１０％以下となる接合を用い、前記第２のジョセフソン接合には、電流電圧特性のヒステリシスが１０％以上となる接合を用いることを特徴とする請求項１又は２に記載の超伝導回路。
- 前記第１のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして形成されたダメージ層とを備えて構成されるとともに、
前記第２のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＬａがドープされたＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして、ダメージ層に加えてＬａＳｒＡｌＴａＯからなる層とを備えて構成されていることを特徴とする請求項１〜３のいずれか１項に記載の超伝導回路。 - 前記第１のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＬａがドープされたＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして形成されたダメージ層とを備えて構成されるとともに、
前記第２のジョセフソン接合は、ＬａがドープされたＹＢａＣｕＯからなる下部電極と、ＬａがドープされたＹｂＢａＣｕＯからなる上部電極と、当該下部電極と当該上部電極との間にバリアとして、ダメージ層に加えてＬａＳｒＡｌＴａＯからなる層とを備えて構成されていることを特徴とする請求項１〜３のいずれか１項に記載の超伝導回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003092545A JP2004303820A (ja) | 2003-03-28 | 2003-03-28 | 超伝導回路 |
| US10/809,919 US7300909B2 (en) | 2003-03-28 | 2004-03-26 | Superconducting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003092545A JP2004303820A (ja) | 2003-03-28 | 2003-03-28 | 超伝導回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004303820A true JP2004303820A (ja) | 2004-10-28 |
Family
ID=33405595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003092545A Pending JP2004303820A (ja) | 2003-03-28 | 2003-03-28 | 超伝導回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7300909B2 (ja) |
| JP (1) | JP2004303820A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296969A (ja) * | 2003-03-28 | 2004-10-21 | Fujitsu Ltd | 高温超電導装置及びその製造方法 |
| CN102334206B (zh) * | 2009-02-27 | 2016-06-29 | D-波系统公司 | 用于制造超导集成电路的系统及方法 |
| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
| US9768371B2 (en) | 2012-03-08 | 2017-09-19 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
| EP3391415B1 (en) * | 2015-12-15 | 2019-08-21 | Google LLC | Superconducting bump bonds |
| CN117915758A (zh) | 2016-09-13 | 2024-04-19 | 谷歌有限责任公司 | 堆叠量子器件和用于制造堆叠量子器件的方法 |
| EP4142457A1 (en) | 2017-02-01 | 2023-03-01 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
| US20200152851A1 (en) | 2018-11-13 | 2020-05-14 | D-Wave Systems Inc. | Systems and methods for fabricating superconducting integrated circuits |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4374092B2 (ja) | 1999-06-10 | 2009-12-02 | 富士通株式会社 | 超伝導接合及び超伝導回路 |
| WO2003019684A1 (en) * | 2001-08-22 | 2003-03-06 | International Superconductivity Technology Center, The Juridical Foundation | High-temperature superconducting josephson junction, superconducting electronic device having the same and method for forming high-temperature superconducting josephson junction |
-
2003
- 2003-03-28 JP JP2003092545A patent/JP2004303820A/ja active Pending
-
2004
- 2004-03-26 US US10/809,919 patent/US7300909B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7300909B2 (en) | 2007-11-27 |
| US20050029512A1 (en) | 2005-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8330145B2 (en) | Superconducting junction element and superconducting junction circuit | |
| US7449769B2 (en) | Superconducting system, superconducting circuit chip, and high-temperature superconducting junction device with a shunt resistor | |
| US20120012818A1 (en) | Josephson device, method of forming josephson device and superconductor circuit | |
| JP2004303820A (ja) | 超伝導回路 | |
| Van Duzer | Superconductor—semiconductor hybrid devices, circuits and systems | |
| US7323711B2 (en) | High-temperature superconductive device | |
| JP5054463B2 (ja) | ジョセフソン接合素子、その形成方法、および超電導接合回路 | |
| JPH02391A (ja) | 超電導電界効果トランジスタ | |
| JP3669891B2 (ja) | 超電導単一磁束量子回路 | |
| JP2004274567A (ja) | 超伝導システムおよび超伝導回路チップ | |
| JP2679610B2 (ja) | 超電導素子の製造方法 | |
| JP3221037B2 (ja) | 電流変調装置 | |
| JP2867956B2 (ja) | 超電導トランジスタ | |
| JP2786827B2 (ja) | 超電導素子 | |
| JP3026482B2 (ja) | 超電導素子とその製法および動作方法 | |
| JPH1174573A (ja) | 超伝導素子回路とその製造方法および超伝導デバイス | |
| JP2663856B2 (ja) | エッジ型ジョセフソン接合を用いる超伝導回路およびその製造方法 | |
| JPH04155875A (ja) | 超電導素子および作製方法 | |
| Kim et al. | Design and Fabrication of High Temperature Superconducting Rapid Single Flux Quantum T Flip-Flop | |
| JPH07101759B2 (ja) | 超電導素子 | |
| JPH0758368A (ja) | 超伝導物質を用いた電子回路素子 | |
| JP2001345489A (ja) | 超電導回路装置 | |
| JPH1022535A (ja) | 超電導量子干渉デバイス | |
| JPH05291632A (ja) | 超電導接合構造体 | |
| JPH0974230A (ja) | イントリンシック接合磁束量子メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090106 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090428 |