JP4374092B2 - 超伝導接合及び超伝導回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ジョセフソン接合を用いた超伝導接合及び超伝導回路に関する。
【0002】
【従来の技術】
超伝導回路(超伝導ディジタル回路)は、超高速で動作し、消費電力が極めて低いという特徴を持っており、将来の高速情報処理システムの構成要素として期待されている。超伝導ディジタル回路のうち、高温超伝導接合を用いた単一磁束量子(Single Flux Quantum :SFQ)回路は、特に超高速、低エネルギーで動作するという特徴を持っており、早急な開発への要請が高い。
【0003】
【発明が解決しようとする課題】
しかしながら、高温超伝導体を用いたSFQ回路は、その動作電圧が1(mV)程度と極めて微小値であり、この程度の電圧で半導体機器を作動させることは不可能であるため、実際の情報処理機器を構成するには単磁束量子回路の電気信号を何らかの手段で取り出し、室温環境内で機能する所定の半導体機器に接続することを要する。そこで、両者の間にインターフェイスとなる増幅回路を介在させ、SFQ回路の信号振幅を半導体機器を駆動できる10(mV)程度まで増幅する必要がある。
【0004】
半導体機器へのインターフェイスとなる増幅回路としては、図15に示すように、ラッチ型の増幅回路が提案されている。図中、Jはジョセフソン接合を用いた超伝導接合、Vinは入力端子、Vout は出力端子、IB はバイアス電流、R1 〜R3 は入出力分離用抵抗である。この増幅回路(いわゆるジョセフソン昇電圧ドライバ)を接続することで数十(mV)の出力を得ることができ、高電圧化し易い。このため良好なS/N比を保つことができ、誤動作の確率を減らすことができるという点で、当該増幅回路はインターフェイスとして望ましい特性を持つ。
【0005】
ところがこのラッチ型の増幅回路は、超電導接合に電流−電圧(I−V)特性にヒステリシスを有するニオビウム(Nb)等の金属系の低温超伝導体で実現されるものである。従って、I−V特性にヒステリシスを持たない高温超伝導体をそのまま用いたのでは増幅回路を構成することはできないという問題がある。
【0006】
また、図16に示すように、金属系超伝導体では超伝導量子干渉デバイス(SQUID)を直列に数十個接続して電圧を上げる方法を適用した回路が提案されている。図中、L1 ,L2 は磁気的結合のためのインダクタ、Jはジョセフソン接合を用いた超伝導接合である。しかしこの方法により10(mV)程度の出力振幅を得るためには数百個以上の接合数が必要となり、極めて困難であって現実的でない。
【0007】
このように、高温超伝導体を用いた増幅回路は、超高速・低エネルギー動作を可能とするSFQ回路のインターフェイスとして極めて重要視されているにも係わらず、簡易且つコンパクトな構成でこれを実現することは難しいという現状にある。
【0008】
そこで本発明は、高温超伝導体を用いたヒステリシスを有しないジョセフソン接合により超高速、低エネルギーで動作可能な超伝導接合を提供することを目的とし、更にはこの超伝導接合を有し、SFQ回路と各種半導体回路との間のインターフェイスとして良好に機能する高出力の超伝導回路や、当該超伝導回路がSFQ回路及びラッチ回路と混載されてなる超伝導回路チップ、前記超伝導回路を備えた超伝導回路チップ及びこれと連結された他の超伝導回路チップを有する超伝導回路システム、前記超伝導回路を備えた超伝導回路チップ及びこれと連結された各種半導体回路を有する低温−室温間の超伝導回路システムを提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明は、上述の課題を解決するため、以下に示す手段を有する。
【0010】
第1の手段は、超伝導接合を対象としたものであり、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを夫々有する複数の複合構造を有し、前記複数の複合構造の夫々が直列接続されて超伝導接合を含むループが形成されており、前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が1より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されていることを特徴とする。
【0011】
ここで、前記ループを、前記直列接続された複数の前記複合構造からなる枝構造を複数有し、前記各枝構造が並列に接続するように構成しても好適である。
【0012】
また、具体的な前記キャパシタ部の構成は、基板上に、層間絶縁膜を挟んで下部超伝導膜及び上部超伝導膜が積層形成されており、前記層間絶縁膜の一部に貫通孔が形成され、前記貫通孔内でバリヤ膜を介して前記下部超伝導膜及び前記上部超伝導膜の各一部が前記一対の超伝導体として前記接合部を構成するとともに、前記層間絶縁膜を挟んだ前記下部超伝導膜及び前記上部超伝導膜から構成することが好適である。
【0013】
第2の手段は、バイアス電流が供給される端子と、出力信号が送出される端子と、入力信号が供給される端子とを含むとともに、超伝導接合を含むループが接続されてなる超伝導回路を対象とする。この第2の手段は、前記ループが、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを夫々有する複数の複合構造の夫々が、直列接続されてなり、前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が1より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されていることを特徴とする。
【0014】
【作用】
通常の高温超伝導接合はそのI−V特性にヒステリシスを有しないため、この接合部をそのまま用いてラッチ型回路を構成することはできない。本発明では、接合部にキャパシタ部を並列に接続することによりヒステリシスを持たせることが可能となり、更には回路構成と共に各パラメータを適正値に選ぶことにより高温超伝導接合を用いた高速で動作する安定なラッチ型回路を構成することができる。
【0015】
具体的には、パラメータとして先ずマッカンバー係数βc を1より大きい所定値とすれば、I−V特性にヒステリシスが現れる。本発明の超伝導接合はジョセフソン接合を持つ接合部にキャパシタ部が並列接続されているため、マッカンバー係数βc がキャパシタ部の静電容量に依存し、これに比例する。従って、マッカンバー係数βc をβc >1を満たす所定値とするには、静電容量を実効的に増加させるために所定数のキャパシタ部を並列に設ければよい。
【0016】
更に、パラメータとして、接合部の電圧発生時に接合部に流れる動作電流Iopを、電圧維持可能な最小電流値Imin よりも大きくなるように設定する。即ち、Iop>Imin を満たすように動作電流Iopを設定することにより、キルヒホッフの法則が成立して安定な電圧状態が現れる。
【0017】
このように、接合部にキャパシタ部を並列に接続することに加え、マッカンバー係数βc をβc >1、且つ動作電流IopをIop>Imin を満たすように設定し、例えばキャパシタ部を複数並列に接続する回路構成を行なうことにより、高温超伝導接合を用いて高速で動作する安定なラッチ型回路が実現する。
【0018】
【発明の実施の形態】
以下、本発明を適用した好適な実施形態について図面を参照しながら詳細に説明する。
【0019】
(第1の実施形態)
先ず、第1の実施形態について述べる。ここでは、高温超伝導接合を用いたラッチ型回路の基本的(原理的)構成について例示する。図1は、本実施形態のラッチ型回路の基本的構成例を示す回路図である。図1中、Iinは入力端子、Vout は出力端子、IB はバイアス電流源(不図示)から供給されたバイアス電流、J1 は高温超伝導接合部、CS は接合部J1 と並列に接続されたキャパシタ部、RL は負荷抵抗である。この高温超伝導接合は、YBCOを超伝導電極とする接合を想定しているが、ヒステリシスを持たない良好なジョセフソン接合であればこれに限らない。また金属系ジョセフソン接合でも微細化が進むとノンヒステリシス特性に近くなることが予想されており、本実施形態はそのような接合にも適用できる。
【0020】
本実施形態のラッチ型回路においては、接合部J1 にキャパシタ部CS を並列接続することにより、高温超伝導接合はそのI−V特性にヒステリシスを持たせることが可能となり、更には確実にヒステリシスを出現させるためにマッカンバー係数βc を調節するとともに、接合部J1 の電圧発生時に接合部J1 に流れる動作電流Iopと電圧維持可能な最小電流値Imin との関係を調節する。
【0021】
先ず、マッカンバー係数βc の調節について説明する。ジョセフソン接合のヒステリシス特性は、
βc =2πIc CR2 /Φ0
によって特徴付けられる。ここで、Ic は超伝導電流、Cは静電容量、Φ0 は磁束を示す。上式において、βc >1であればヒステリシスが現れる。高温超伝導接合は静電容量Cが小さいために、βc <1となってヒステリシスは生じないが、接合部J1 に並列に所定の静電容量を有するキャパシタ部CS を接続することにより実効的なβc を増大化させ、ヒステリシスを持たせることができる。
【0022】
続いて、動作電流Iopと最小電流値Imin との関係について説明する。ラッチ型回路を構成するために重要なもう一つのパラメータは電圧維持可能な最小電流Imin である。図2に図1のラッチ型回路のI−V特性曲線と負荷線との関係を示す。図2に示すように、I−V特性曲線と負荷線に2つの交点が存在し、A点は超伝導状態、B点は電圧状態を表している。ここで、B点が安定であるためには、動作電流Iopの値が、
Iop=IB RL /(RL +RN )>Imin
を満たす必要がある。ここで、RN は接合のノーマル抵抗である。単一接合のImin は図3に示すようにマッカンバー係数βc と関係があり、βc が大きいほど小さくなる(川辺編「超伝導エレクトロニクス」:丸善出版)。
【0023】
要するに、高温超伝導接合を用いてラッチ型回路を構成するために必要な条件は、
βc >1且つIop>Imin
を満たすことである。
【0024】
本実施形態のラッチ型回路では出力電圧を高くするため、図4に示すように、ジョセフソン接合を複数段直並列に接続しても好適である。具体的には、超伝導接合として、接合部J1 及びキャパシタ部CS を有してなる複合構造が複数段(図示の例ではN=4段)直列に接続され、更にこれら複合構造が設けられた枝が複数本(図示の例では2本)並列に接続される。
【0025】
このように構成されたラッチ型回路において、βc とIop,Imin の関係を回路シミュレーションにより調べた。仮定した接合の特性はIc =250(μA)、RN =8(Ω)とし、RL =50(Ω)とした。Nを1本の枝における前記複合構造の段数とし、N=4,10の場合について、Iop,Imin のCS (ひいてはβc )依存性を調べた結果を図5に示す。この図から、N=4の場合は、CS >0.07(pF)、N=10では、CS >0.3(pF)でβc >1とIop>Imin の条件を共に満たし、ラッチ型回路が構成できることが判る。このように、Nが大きいほど大きなCS が必要となる。
【0026】
次に、N=10の場合における、ラッチ型回路の出力端子Vout からの出力電圧の立ち上がり時間τのCS 依存性を調べた結果を図6に示す。CS が大きいほどτも大きくなり、増幅器として要求される高速性の制限からCS の上限が決まる。10(GHz)で動作させるためには立ち上がり時間は15(ps)程度が必要と考えると、CS <1(pF)を満たすことを要する。即ち、N=10のとき、
0.3(pF)<CS <1(pF)
となる。
【0027】
このように、前記複合構造の段数(N値)によって異なるものの、βc >1及びIop>Imin の要請と増幅器に要求される高速性の要請との調和を考慮すれば、CS の適正値は概ね、
0.1(pF)<CS <1(pF)
と見積もることが妥当であると考える。
【0028】
なお、最小電流Imin は接合部J1 に流れるバイアス電流IB の周波数にも依存するため、図5に示した特性が唯一のものではなく、従ってCS も動作周波数にあわせて設計する必要がある。シミュレーションによれば動作周波数が高くなるほどImin は小さくなる傾向が見られた。
【0029】
以上を踏まえ、本実施形態のラッチ型回路の回路動作を計算機シミュレートした結果を図7に示す。(a)が入力端子Iinからの入力電流及びバイアス電流IB の時間変化の様子を、(b)がこれらに伴った出力端子Vout からの出力電圧の時間変化の様子をそれぞれ示している。各条件としては、入力電流を50(μA)、バイアス電流を220(μA)とし、CS を1(pF)、βc を50とした。図7(a),(b)から、確かに良好なラッチ動作が実現しており、2(mV)の出力電圧が得られたことが判る。
【0030】
ここで、本実施形態のラッチ型回路における構造上の特徴について、特に接合部J1 とキャパシタ部CS からなる複合構造を有する超伝導接合1の構造について説明する。超伝導接合1は、図8に示すように、基板2上に、層間絶縁膜3を挟んで下部超伝導膜4及び上部超伝導膜5が積層形成されており、層間絶縁膜3の一部に貫通孔6が形成され、貫通孔6内でバリヤ膜7を介して下部超伝導膜4及び上部超伝導膜5の各一部が対向して接合部J1 が形成されるとともに、層間絶縁膜3を挟んだ下部超伝導膜4及び上部超伝導膜5によりキャパシタ部CS が形成されて構成されている。
【0031】
ここで、層間絶縁膜3はいわゆるLAST(La0.3 Sr0.7 (Al0.3 Ta0.7 )O3 )を、下部超伝導膜4及び上部超伝導膜5はYBCO(YBa2 Cu3 O7-X )を、バリヤ膜7はITO(Indium Tin Oxide:SnをドープしたInOX )をそれぞれ材料とする薄膜である。層間絶縁膜3の厚みdは200nm程度とされ、バリヤ膜7は臨界電流が250(μA)、トンネル抵抗が8(Ω)のものである。
【0032】
このような接合において、臨界電流密度として10(kA/cm2 )程度、超伝導電流IC とノーマル抵抗RN との積IC RN として1(mV)程度が期待できる。マッカンバー係数βc の大きさは下部超伝導膜4と上部超伝導膜5との重なり面積に依存するため、βc としてβc >1を満たす所定値を得るには、上部超伝導膜5の面積が接合部J1 の面積の10倍以上とする必要がある。具体的には、接合部J1 を一辺Wj が2μm程度の矩形とし、接合部J1 上の上部超伝導膜5を一辺We が9μm程度の矩形とすると、上部超伝導膜5の面積が接合部J1 の面積の約20倍となり、実効的なβc を7程度とすることができる。
【0033】
また、接合部J1 の周辺の層間絶縁膜を高誘電率、実効性を考慮すれば100以上の誘電率を有する材料で形成することにより、上部超伝導膜5の面積を縮小化させることができる。具体的には、図9に示すように、接合部J1 の周辺に高誘電膜であるSrTiO3 薄膜8を形成する。このSrTiO3 は温度60(K)付近で比誘電率が約1000となる材料であり、図8の構成と同等のβc を得るためには、接合部J1 上の上部超伝導膜5を矩形状であれば一辺We が2.2μm程度のものとすれば良い。従ってこの場合、上部超伝導膜5の面積を接合J1 の面積より10%程度大きくするだけで済むため、超伝導接合の微小化に寄与することになる。
【0034】
以上説明したように、第1の実施形態によれば、接合部J1 にキャパシタ部CS を並列に接続することに加え、マッカンバー係数βc をβc >1、且つ動作電流IopをIop>Imin を満たすように設定し、例えばキャパシタ部CS を複数直並列に接続する回路構成を行なうことにより、高温超伝導体を用いたヒステリシスを有しないジョセフソン接合により超高速、低エネルギーで動作する安定なラッチ型回路が実現する。
【0035】
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。この第2の実施形態では、高温超伝導接合を用いた単一磁束量子(SFQ)回路とラッチ型回路とのインターフェイスとして機能するSFQ/ラッチ変換回路について例示する。なお、第1の実施形態で説明した構成部材等と同一のものについては同符号を記して説明を省略する。
【0036】
図10は、本実施形態のSFQ/ラッチ変換回路の一例を示す回路図である。図中、Vinは入力端子、Vout は出力端子、IB はバイアス電流、J2 ,J3 は高温超伝導接合部、CS1,CS2は接合部J2 ,J3 とそれぞれ並列に接続されたキャパシタ部、RL は負荷抵抗である。ここで、J2 とCS1の複合構造を有する超伝導接合11及びJ3 とCS2からなる複合構造を有する超伝導接合12では、第1の実施形態と同様にマッカンバー係数βc 、動作電流Iop及び最小電流Imin について、
βc >1且つIop>Imin
が成立するように調節されている。
【0037】
ここで、入力端子Vinに接続されたSFQ回路から超伝導状態のSFQパルスが入力すると、超伝導接合11,12がほぼ同時に安定的に電圧状態に遷移し、出力端子Vout から所期の安定した電圧状態の出力が得られることになる。
【0038】
本実施形態のSFQ/ラッチ変換回路では出力電圧を高くするため、図11に示すように、上記の例でJ3 とCS2からなる複合構造を有する超伝導接合12が設けられてなるループ10において、ジョセフソン接合を複数個直並列に接続しても好適である。具体的には、超伝導接合として、超伝導接合12の複合構造が複数段(図示の例ではN=10段)直列に接続され、更にこれら複合構造が設けられた枝が複数本(図示の例では2本)並列に接続される。この場合、ループ10の各接合部J3 のバリヤ膜は各々独立に設けられており、共有にはされていない。
【0039】
この変換回路も第1の実施形態と同様に単一磁束量子(SFQ)パルスで動作する。当該多段構造の超伝導接合のループを備えた変換回路における動作電流Iopは280(μA)であり、前述の図5によればCsは0.3pF以上であればIop>Imin の要件を満たし、十分な増幅効果を得るためには例えば1(pF)とすれば良い。
【0040】
以上説明したように、第2の実施形態によれば、接合部J2 ,J3 にキャパシタ部CS1,CS2を並列に接続することに加え、マッカンバー係数βc をβc >1、且つ動作電流IopをIop>Imin を満たすように設定し、例えばJ3 とCS2からなる複合構造を複数直並列に接続してループを形成し回路構成を行なう。これにより、超高速、低エネルギーで動作する安定なラッチ動作が可能となり、SFQ回路とラッチ型回路と間の好適なインターフェイスが実現する。
【0041】
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。この第3の実施形態では、超伝導体を用いた情報処理機器において、高温超伝導接合を用いた単一磁束量子(SFQ)回路及びラッチ型回路と第2の実施形態で説明したSFQ/ラッチ変換回路とを1チップ内に混載した例について説明する。なお、第2の実施形態で説明した構成部材等と同一のものについては同符号を記して説明を省略する。
【0042】
図12は、本実施形態の混載チップの構成を示す模式図である。図示の如く、この混載チップ31は、SFQ回路21とラッチ型回路22とが両者の補間として機能する第2の実施形態のSFQ/ラッチ変換回路23(図10参照)を介して接続され、1チップ内に混載され構成されている。このように、高速の処理が必要な部分にはSFQ回路21を用い、メモリ周辺回路のような高速の駆動能力を必要する部分にはラッチ型回路22を用いる。
【0043】
第3の実施形態によれば、SFQ回路21及びラッチ型回路22と共に変換回路23を1チップ内に混載することにより、超高速、低エネルギーで動作する安定なラッチ動作を可能とするのみならず、半導体チップ等に要求される小型化の要請に十分に応えることができる。
【0044】
(第4の実施形態)
次に、本発明の第4の実施形態について説明する。この第4の実施形態では、SFQ回路システムのチップ間インターフェイスについて例示する。なお、第3の実施形態で説明した構成部材等と同一のものについては同符号を記して説明を省略する。
【0045】
図13は、第4の実施形態のSFQ回路システムの構成を示す模式図である。図示の如く、このシステムは、SFQ回路21及びこのSFQ回路21に接続された第2の実施形態のSFQ/ラッチ変換回路23(図10参照)が搭載されたチップ32と、少なくともSFQ回路24を搭載したチップ33とを有しており、チップ32とチップ33との間で両者を連結する伝送路25を介して電気信号の授受が行なわれるものである。距離の長いチップ間で信号の授受を行なうには素子に高い駆動能力が必要であり、それにはラッチ型回路が適している。
【0046】
第4の実施形態によれば、チップ間インターフェイスの駆動回路として変換回路23を用い、超高速、低エネルギーで動作する安定なラッチ動作を可能とするのみならず、チップ32,33間の離間距離が比較的長い場合でも、両者間で正確且つ迅速な信号伝達を行なうことが可能となる。
【0047】
(第5の実施形態)
次に、本発明の第5の実施形態について説明する。この第5の実施形態では、SFQ回路と室温の機器間のインターフェイスについて例示する。なお、第3の実施形態で説明した構成部材等と同一のものについては同符号を記して説明を省略する。
【0048】
図14は、第5の実施形態のSFQ/半導体回路システムの構成を示す模式図である。図示の如く、このシステムは、低温下において機能するSFQ回路21及びこのSFQ回路21に接続された第2の実施形態のSFQ/ラッチ変換回路26が搭載されたチップ34と、所定のアンプ28及び室温下において機能する所期の半導体回路35とを有しており、チップ34と半導体回路35との間で両者を連結する伝送路27を介して電気信号の授受が行なわれるものである。ここで、変換回路26としては、高い増幅機能が要求されるため、図11に示す多段構造のループ10を備えた変換回路を適用すれば良い。S/Nの向上のためには高い出力電圧が必要であり、それにはやはりラッチ型回路が適している。
【0049】
第5の実施形態によれば、低温・室温間インターフェイスの駆動回路として変換回路26を用い、超高速、低エネルギーで動作する安定なラッチ動作を可能とするのみならず、SFQ回路21と半導体回路35間における高いS/Nの正確且つ迅速な信号伝達を行なうことが可能となる。
【0050】
なお、以下に示すような種々の態様も本発明の内容をなす。
【0051】
本発明の超伝導接合の一態様においては、前記キャパシタ部の静電容量が0.1(pF)〜10(pF)の範囲内の所定値とされている。
【0052】
本発明の超伝導接合の一態様において、前記キャパシタ部は、前記接合部の積層方向に当該接合部と電気的に並列となるように設けられている。
【0053】
本発明の超伝導接合の一態様においては、前記上部超伝導膜の面積が前記接合部の面積の10倍以上の所定値とされている。
【0054】
本発明の超伝導接合の一態様においては、前記層間絶縁膜の少なくとも前記接合部近傍の部位が100以上の比誘電率を有する絶縁材料からなる。
【0055】
本発明の超伝導接合の一態様において、少なくとも1つの前記ループは、前記接合部及び前記キャパシタ部を有してなる前記複合構造が複数段直列に接続され、更に複数段の前記複合構造の枝が複数本並列に接続されて形成されてなるものである。
【0056】
本発明の超伝導回路チップは、単一磁束量子回路と、ラッチ回路と、前記単一磁束量子回路と前記ラッチ回路との間に介在する超伝導回路とが同一チップ内に混載されてなる超伝導回路チップであって、前記超伝導回路は、バイアス電流が供給される端子と、出力信号が送出される端子と、入力信号が供給される端子とを含むとともに、1つ又は複数の超伝導接合を含むループが接続されてなるものであり、前記ループは、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを有し、前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が1より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されている。
【0057】
本発明の超伝導回路チップの一態様において、少なくとも1つの前記ループは、前記接合部及び前記キャパシタ部を有してなる前記複合構造が複数段直列に接続され、更に複数段の前記複合構造の枝が複数本並列に接続されて形成されてなるものである。
【0058】
本発明の超伝導回路システムは、単一磁束量子回路と、前記単一磁束量子回路に接続された超伝導回路とを備えた第1の超伝導回路チップと、少なくとも単一磁束量子回路を備えた第2の超伝導回路チップとが設けられており、前記第1の超伝導回路チップと前記第2の超伝導回路チップとの間で両者を連結する伝送路を介して電気信号の授受が行なわれる超伝導回路システムであって、前記超伝導回路は、バイアス電流が供給される端子と、出力信号が送出される端子と、入力信号が供給される端子とを含むとともに、1つ又は複数の超伝導接合を含むループが接続されてなるものであり、前記ループは、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを有し、前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が1より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されている。
【0059】
本発明の超伝導回路システムの一態様において、少なくとも1つの前記ループは、前記接合部及び前記キャパシタ部を有してなる前記複合構造が複数段直列に接続され、更に複数段の前記複合構造の枝が複数本並列に接続されて形成されてなるものである。
【0060】
本発明の超伝導回路システムは、単一磁束量子回路と、前記単一磁束量子回路に接続された超伝導回路とを有し、低温環境内で機能する超伝導回路チップと、室温環境内で機能する半導体回路とが設けられており、前記超伝導回路チップと前記半導体回路との間で両者を連結する伝送路を介して電気信号の授受が行なわれることを特徴とする超伝導回路システムであって、前記超伝導回路は、バイアス電流が供給される端子と、出力信号が送出される端子と、入力信号が供給される端子とを含むとともに、1つ又は複数の超伝導接合を含むループが接続されてなるものであり、前記ループは、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを有し、前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が1より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されている。
【0061】
本発明の超伝導回路システムの一態様において、少なくとも1つの前記ループは、前記接合部及び前記キャパシタ部を有してなる前記複合構造が複数段直列に接続され、更に複数段の前記複合構造の枝が複数本並列に接続されて形成されてなるものである。
【0062】
【発明の効果】
本発明によれば、高温超伝導体を用いたヒステリシスを有しないジョセフソン接合により超高速、低エネルギーで動作可能な超伝導接合を提供することを目的とし、更には超伝導接合を有し、SFQ回路と各種半導体回路との間のインターフェイスとして良好に機能する高出力の超伝導回路や、当該超伝導回路がSFQ回路及びラッチ回路と混載されてなる超伝導回路チップ、前記超伝導回路を備えた超伝導回路チップ及びこれと連結された他の超伝導回路チップを有する超伝導回路システム、前記超伝導回路を備えた超伝導回路チップ及びこれと連結された各種半導体回路を有する超伝導回路システムを実現することが可能となる。
【図面の簡単な説明】
【図1】第1の実施形態のラッチ型回路の基本的構成例を示す回路図である。
【図2】図1に示したラッチ型回路のI−V特性曲線と負荷線との関係を示す特性図である。
【図3】単接合の電圧維持可能な最小電流Imin とマッカンバー係数βc との関係を示す特性図である。
【図4】接合部及びキャパシタ部を有してなる複合構造を複数段直並列に接続されたラッチ型回路の基本的構成例を示す回路図である。
【図5】複数の段数が4及び10の場合について、動作電流Iop,最小電流Imin のキャパシタ部の容量CS (ひいてはマッカンバー係数βc )依存性を示す特性図である。
【図6】複数の段数が10の場合における、ラッチ型回路の出力端子Vout からの出力電圧の立ち上がり時間τのCS 依存性を示す特性図である。
【図7】第1の実施形態のラッチ型回路の回路動作を計算機シミュレートした結果を示す特性図である。
【図8】第1の実施形態のラッチ型回路における構造上の特徴である複合構造を示す概略断面図である。
【図9】前記複合構造の他の例を示す概略断面図である。
【図10】第2の実施形態のSFQ/ラッチ変換回路の一例を示す回路図である。
【図11】SFQ/ラッチ変換回路の超伝導接合のループにおいて、複合構造を複数段直並列に接続された一例を示す回路図である。
【図12】第3の実施形態の混載チップの構成を示す模式図である。
【図13】第4の実施形態のSFQ回路システムの構成を示す模式図である。
【図14】第5の実施形態のSFQ/半導体回路システムの構成を示す模式図である。
【図15】従来のラッチ型の増幅回路の一例を示す回路図である。
【図16】SQUIDを直列に数十個接続して電圧を上げる方法を適用した従来の増幅回路の一例を示す回路図である。
【符号の説明】
1,11,12 超伝導接合
2 基板
3 層間絶縁膜
4 下部超伝導膜
5 上部超伝導膜
6 貫通孔
7 バリヤ膜
8 SrTiO3 薄膜
10 ループ
J1 〜J3 接合部
CS ,CS1,CS2 キャパシタ部(の静電容量)
21,24 SFQ回路
22 ラッチ型回路
23,26 SFQ/ラッチ変換回路
25,27 伝送路
28 アンプ
31 混載チップ
32,33,34 チップ
35 半導体回路
Claims (4)
- ジョセフソン接合を構成する一対の超伝導体からなる接合部と、
前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを夫々有する複数の複合構造を有し、
前記複数の複合構造の夫々が直列接続されて超伝導接合を含むループが形成されており、
前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が1より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されていることを特徴とする超伝導接合。 - 基板上に、層間絶縁膜を挟んで下部超伝導膜及び上部超伝導膜が積層形成されており、
前記層間絶縁膜の一部に貫通孔が形成され、前記貫通孔内でバリヤ膜を介して前記下部超伝導膜及び前記上部超伝導膜の各一部が前記一対の超伝導体として前記接合部を構成するとともに、
前記層間絶縁膜を挟んだ前記下部超伝導膜及び前記上部超伝導膜により前記キャパシタ部を構成することを特徴とする請求項1に記載の超伝導接合。 - 前記ループは、前記直列接続された複数の前記複合構造からなる枝構造を複数有し、前記各枝構造が並列に接続されていることを特徴とする請求項1又は2に記載の超伝導接合。
- バイアス電流が供給される端子と、出力信号が送出される端子と、入力信号が供給される端子とを含むとともに、超伝導接合を含むループが接続されてなる超伝導回路であって、
前記ループは、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを夫々有する複数の複合構造の夫々が、直列接続されてなり、
前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が1より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されていることを特徴とする超伝導回路。
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