JP6810280B2 - 積層型量子コンピューティングデバイスにおける回路要素の集積 - Google Patents

積層型量子コンピューティングデバイスにおける回路要素の集積 Download PDF

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Description

本開示は、積層型量子コンピューティングデバイスにおける回路要素の集積に関する。
量子コンピューティングは、基底状態の重ね合わせおよびエンタングルメントなどの量子効果を利用して、特定の計算を古典デジタルコンピュータより効率的に実行する比較的新しいコンピューティング方法である。情報をビット（たとえば、「１」または「０」）の形式で格納および操作するデジタルコンピュータとは対照的に、量子コンピューティングシステムはキュビットを用いて情報を操作することができる。キュビットは、複数の状態（たとえば、「０」および「１」の両方の状態のデータ）の重ね合わせを可能にする量子デバイス、および／または複数の状態のデータの重ね合わせ自体を指すことができる。従来の用語法によれば、量子システムにおける「０」および「１」状態の重ね合わせは、たとえば、α｜０＞＋β｜１＞として表すことができる。デジタルコンピュータの「０」および「１」状態は、それぞれキュビットの｜０＞および｜１＞基底状態に類似している。値｜α｜２はキュビットが｜０＞状態にある確率を表し、値｜β｜２はキュビットが｜１＞基底状態にある確率を表す。
一般に、いくつかの態様において、本開示は、第１の誘電体基板と、第１の誘電体基板上の超伝導キュビットとを含む第１のチップと、第１のチップに結合され、第２の誘電体基板と、第２の誘電体基板上のキュビット読み出し要素と、第２の誘電体基板上の制御ワイヤと、制御ワイヤを覆う誘電体層と、誘電体層を覆う遮蔽層とを含む第２のチップとを含むデバイスに関する。
いくつかの実装形態において、制御ワイヤを覆う誘電体層は、キュビット読み出し要素を露出させる開口を含む。
いくつかの実装形態において、誘電体層は、約１ＧＨｚと約１０ＧＨｚとの間の周波数で約１ｅ−５より大きい損失正接を有する誘電体材料を含む。
いくつかの実装形態において、第１のチップ上の超伝導キュビットは読み出し領域を含み、キュビット読み出し要素はキュビットの読み出し領域と重なる。
いくつかの実装形態において、キュビット読み出し要素は、パッド要素に電気的に結合された共振器要素を含み、共振器要素が超伝導キュビットの読み出し領域と重なることなく、パッド要素は超伝導キュビットの読み出し領域と重なる。
いくつかの実装形態において、第１のチップは超伝導体接地面を含み、第２のチップ上の共振器要素は超伝導体接地面と重なる。
いくつかの実装形態において、誘電体層は、誘電体層の表面から誘電体層を通って制御ワイヤまで延びるビアを含む。加えて、誘電体層は、ビア内にあり、制御ワイヤに電気的に結合されたインターコネクトと、誘電体層の表面上にあり、インターコネクトに電気的に結合された制御接点とを含む。
いくつかの実装形態において、制御接点は遮蔽層によって横方向に囲まれ、遮蔽層から物理的に分離されている。
いくつかの実装形態において、制御接点は超伝導キュビットと重なる。
いくつかの実装形態において、制御接点は、超伝導キュビットと重なることなく、超伝導キュビットから横方向にずれている。
いくつかの実装形態において、遮蔽層は誘電体層の側壁を覆っている。
いくつかの実装形態において、キュビット読み出し要素、制御ワイヤ、および遮蔽層のそれぞれは超伝導体材料を含む。
いくつかの実装形態において、第２のチップは、複数の制御ワイヤと、複数の誘電体層とを含み、遮蔽層は複数の誘電体層を覆っている。
いくつかの実装形態において、第１のチップは第２のチップにバンプボンディングされている。
いくつかの態様において、本開示は、第１の誘電体基板を提供するステップと、第１の誘電体基板上に第１の超伝導体層を形成するステップと、第１の超伝導体層がキュビット制御ワイヤを含むように第１の超伝導体層をパターニングするステップと、キュビット制御ワイヤを含む第１の超伝導体層上に誘電体層を形成するステップと、誘電体層をパターニングしてパターニングされた誘電体層を提供するステップと、パターニングされた誘電体層上に第２の超伝導体層を形成するステップと、第２の超伝導体層と第１の超伝導体層とをパターニングしてキュビット読み出し要素を提供するステップとを含む方法に関する。
いくつかの実装形態において、誘電体層をパターニングするステップは、誘電体層にビアを形成して制御ワイヤの一部を露出させるステップであって、ビアは誘電体層の表面から制御ワイヤの露出した一部まで延びる、ステップを含む。
いくつかの実装形態において、第２の超伝導体層を形成するステップは、ビア内にインターコネクトを形成するステップであって、インターコネクトは制御ワイヤの露出した一部と接触する、ステップを含む。
いくつかの実装形態において、第２の超伝導体層をパターニングするステップは、誘電体層の表面上に制御接点を形成するステップを含む。
いくつかの実装形態において、超伝導キュビットを含む第２の誘電体基板は、キュビット読み出し要素を含む第１の誘電体基板に結合されている。
いくつかの実装形態において、キュビット読み出し要素が超伝導キュビットと重なるように結合する前に、第１の誘電体基板と第２の誘電体基板を位置合わせする。
一般に、いくつかの態様において、本開示の主題は、量子計算システムを動作させる方法において実施することができ、量子計算システムを動作させることは量子コンピューティングデバイスを動作させることを含む。量子コンピューティングデバイスは、たとえば、第１の誘電体基板と、第１の誘電体基板上の超伝導キュビットとを含む第１のチップと、第１のチップに結合され、第２の誘電体基板と、第２の誘電体基板上のキュビット読み出し要素と、第２の誘電体基板上の制御ワイヤと、制御ワイヤを覆う誘電体層と、誘電体層を覆う遮蔽層とを含む第２のチップとを含む。量子コンピューティングデバイスを動作させることは、量子コンピューティングデバイスを用いて、超伝導キュビットに格納されている量子情報をコヒーレントに処理することを含むことができる。量子計算システムを動作させることは、量子計算システムから出力を取得することと、古典回路要素を用いて出力を処理することとをさらに含むことができる。
本明細書に記載の主題の特定の実施形態は、以下の利点の１つまたは複数を実現するように実施することができる。たとえば、いくつかの実装形態において、損失材料およびキュビット制御配線は、キュビットを含むチップから分離しているスタック内の１つまたは複数のチップ上に形成することができる。キュビットを含むチップを高品質（低損失）材料に限定することによって、キュビットは損失材料から実質的に隔離され、キュビットのデコヒーレンスを低減することができる。キュビットを含むチップから制御配線を離すことによって、キュビットのレイアウトおよび配線の制約を緩和することができる。レイアウトの制約をさらに緩和するため、キュビット読み出し要素を、配線および損失材料が形成されている同じチップに移動させることもできる。第２のチップ上の制御要素および配線からの第１のチップ上の超伝導キュビット間の干渉を限定するため、制御要素および配線を遮蔽層および誘電体層によって覆うことができる。キュビット読み出し要素のコヒーレンスを維持するため、キュビット読み出し要素は、誘電体層または遮蔽層なしで提供されてもよい。加えて、いくつかの実装形態において、これらのデバイスおよび方法によって、３Ｄ集積による超伝導キュビット密度および／またはキュビット結合の増加が可能になる。また、超伝導キュビットおよび配線／制御要素のための製造ステップは、超伝導キュビットを第１のチップ上に、配線／制御要素を第２の別個のチップ上に配置することによって分離される。さらに、いくつかの実装形態において、これらのデバイスおよび方法により、処理方法および材料に関連する損失を低減しながら、３Ｄ集積を達成することが可能になる。特に、製造プロセスの最終ステップの間にキュビット読み出し共振器構造をパターニングすることによって、加工（たとえば、粗化）に敏感なキュビット読み出し共振器構造のエッジおよびコーナーが高品質なものになり、結果としてデバイスの品質係数が向上する。
１つまたは複数の実施形態の詳細は、添付の図面および以下の説明に記載されている。他の特徴および利点は、説明、図面、および特許請求の範囲から明らかになるであろう。
積層型量子コンピューティングデバイスの一例の側面図を示す概略図である。 例示的な積層型量子コンピューティングデバイスの第２のチップからの回路要素が重ねられた、積層型量子コンピューティングデバイスの第１のチップからの回路要素の上面図を示す概略図である。 例示的な積層型量子コンピューティングデバイスの第２のチップからの回路要素が重ねられた、積層型量子コンピューティングデバイスの第１のチップからの回路要素の上面図を示す概略図である。 積層型量子コンピューティングデバイスの断面を示す概略図である。 例示的な積層型量子コンピューティングデバイスの第２のチップからの回路要素が重ねられた、積層型量子コンピューティングデバイスの第１のチップからの回路要素の上面図を示す概略図である。 積層型量子コンピューティングデバイスの断面を示す概略図である。 積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。 積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。 積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。 積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。 積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。 積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。 積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。 積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。 積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。 積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。 積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。 積層型量子コンピューティングデバイスで用いられるべき例示的なチップの側面図を示す概略図である。
量子コンピューティングは、量子コンピュータの量子ビット（キュビット）に格納されている量子情報をコヒーレントに処理することを伴う。超伝導量子コンピューティングは、量子コンピューティング回路要素が部分的に超伝導体材料から形成される量子コンピューティング技術の有望な実装形態である。超伝導量子コンピュータは通常マルチレベルシステムであり、最初の２つのレベルのみが計算の基礎として用いられる。いくつかの実装形態において、超伝導キュビットなどの量子回路要素（たとえば、量子コンピューティング回路要素）は、超伝導を達成することができるように、および熱揺らぎによってエネルギーレベル間の転移が生じないように、非常に低い温度で動作する。加えて、量子コンピューティング回路要素は、低いエネルギー損失および散逸で動作する（たとえば、量子コンピューティング回路要素は高い品質係数Ｑを示す）ことが好ましい場合がある。低いエネルギー損失および散逸は、たとえば、量子デコヒーレンスの回避に役立つことができる。
量子アニーラなどのいくつかのタイプの量子コンピューティングプロセッサにおいて、量子プロセッサの超伝導キュビットは、各超伝導キュビットの量子状態が、それが結合されている他の超伝導キュビットの対応する量子状態に影響するように制御可能な方法で動作可能に互いに結合される。プロセッサの設計に応じて、選択されたアーキテクチャにより、結合に使用できる超伝導キュビットの密度および総数が限定され、したがって、多数の超伝導キュビットを必要とする複雑な問題を実行するプロセッサの能力が限定されるおそれがある。さらに、いくつかの量子コンピューティング設計において、超伝導キュビットは、２つのレベルのシステムとの相互作用により、エネルギー損失およびデコヒーレンスを受けるおそれがある。たとえば、超伝導体材料から形成された超伝導キュビットを用いる量子コンピュータにおいて、たとえば、堆積誘電体、量子コンピュータが通信する古典回路要素からの、および古典回路要素と量子回路要素との間の接続からの損失のある非超伝導材料の存在は、デコヒーレンスの増加につながるおそれがある。
超伝導量子回路要素を有する量子アニーラなどの量子プロセッサにおいて結合に使用できる超伝導キュビットの密度を増やし、超伝導キュビットの数を大きくするため、３Ｄ集積を用いてプロセッサおよび関連する回路要素を構築することができる。すなわち、一次元および／または二次元（たとえば、ｘ方向および／またはｙ方向）に沿って延びるチップの単一平面内にプロセッサの量子回路要素を製造する代わりに、第３の次元（たとえば、ｚ方向）に沿って互いに結合された複数のチップに量子回路要素を形成することもできる。３Ｄ集積を達成するためのアプローチは、バンプボンディングを用いてチップを結合することであり、チップは、たとえば、超伝導体バンプボンドによって互いに接合されて積層型デバイス（たとえば、積層型量子コンピューティングデバイス）を形成する。いくつかの実装形態において、チップの物理的結合に加えて、バンプボンディングを用いてスタック内の異なるチップからのコンポーネントを互いに電気的に結合することができる。あるいは、バンプボンディングのみを用いて異なるチップの物理的結合を提供することもできる。結合のために超伝導体バンプボンディングを用いることによって、さもなければ損失のある非超伝導体材料で発生するおそれのあるエネルギー損失およびデコヒーレンスの低減を達成することができる。
さらに、いくつかの実装形態において、損失材料およびキュビット制御配線は、キュビットを含む１つまたは複数のチップとは別個のスタック内の１つまたは複数のチップ上に形成されてもよい。キュビットを含むチップを高品質（低損失）材料に限定することによって、キュビットは損失材料から実質的に隔離され、キュビットのデコヒーレンスを低減することができる。さらに、キュビットを含むチップから制御配線を離すことによって、キュビットのレイアウトおよび配線の制約を緩和することができる。
レイアウトの制約をさらに緩和するため、キュビット読み出し要素を、配線および損失材料が形成されている同じチップに移動させることもできる。しかしながら、読み出し共振器は控えめなレベルのコヒーレンスを維持すべきである。読み出し共振器は、低い結合品質係数Ｑｃでの環境に強く結合されるが、固有の品質係数Ｑｉが低すぎればキュビットを減衰させることになる。さらに、あるチップ上のキュビットと他のチップ上の配線との間のクロストークを回避するため、配線は露出させるべきでない。
本開示は、積層型量子コンピューティングデバイスにおいて回路要素を集積するためのデバイスおよび方法に関する。積層型量子コンピューティングデバイスにおける第１のチップは、高品質のコヒーレント材料（低損失材料）から形成された超伝導キュビットを含み、１つまたは複数の配線層と、損失性誘電体と統合されたキュビット制御およびキュビット読み出し要素を含む第２のチップに結合されている。配線、読み出しおよび制御要素を第２のチップに移動させることによって、第１のチップに対するキュビットのレイアウトの制約（および第２のチップに対する配線のレイアウトの制約）を緩和することができる。さらに、損失性誘電体材料を第２のチップに移動させることにより、第１のチップ上のキュビットが高いコヒーレンス（たとえば、約１，０００，０００以上のＱ）を維持することが可能になる。第２のチップ上のキュビット読み出し要素は、その表面上に損失性誘電体なしで形成することができるため、読み出し要素は適度なコヒーレンス（たとえば、約２００，０００以上のＱｉ）を維持する。さらに、第２のチップ上に遮蔽層を形成して、第１のチップ上の超伝導キュビットを第２のチップ上の配線から遮蔽し、クロストークを低減することができる。さらに、本明細書で開示されるデバイスは、読み出し要素の残留物および損傷を低減するプロセスを用いて製造することができ、読み出し要素が適度なコヒーレンスを維持することが可能になる。
図１Ａは、積層型量子コンピューティングデバイス１００の一例の側面図を示す概略図である。積層型量子コンピューティングデバイス１００は、第１のチップ１０２および第２のチップ１０４を含む。第１のチップ１０２は、データ処理動作（たとえば、量子データ処理動作）を実行する際に用いるための１つまたは複数の量子コンピューティング回路要素（たとえば、超伝導キュビット）を含む。一例において、第１のチップ１０２は、超伝導キュビットの一次元（１Ｄ）または二次元（２Ｄ）アレイを含む。第１のチップ１０２の量子コンピューティング回路要素は、基板上および／または基板内に形成することができる。第１のチップの基板は、たとえば、シリコンまたはサファイアウエハなどの量子コンピューティング回路要素に適した低損失誘電体から形成することができる。代わりに他の材料を基板に用いることもできる。
第２のチップ１０４は、たとえば、キュビット制御要素およびキュビット読み出し要素などの追加の量子コンピューティング回路要素を含む。第２のチップ１０４は配線を含むこともできる。キュビット制御要素の例は、キュビットの周波数を調整するためのキュビットＺ制御要素、およびキュビットを励起させるためのキュビットＸＹ制御要素を含む。各制御要素は、第１のチップ１０２上のキュビットに結合する（たとえば、容量結合する）ように動作可能であり得る。キュビット読み出し要素は、たとえば、第１のチップ１０２のキュビットに結合する（たとえば、誘導結合する）ように動作可能な共振器を含むことができる。第２のチップ１０４上の制御要素、読み出し要素および配線は、第２のチップの基板上の超伝導体材料から形成することができる。第２のチップの基板は、たとえば、シリコンまたはサファイアウエハなどの量子コンピューティング回路要素に適した低損失誘電体から形成することができる。代わりに他の材料を基板に用いることもできる。いくつかの実装形態において、第１のチップの基板は、第２のチップの基板とは異なる基板である。
第１のチップ１０２は、第２のチップ１０４の上に位置合わせされ、バンプボンドなどのインターコネクト１０６を用いて第２のチップ１０４に物理的に接続される。いくつかの実装形態において、バンプボンド１０６は、第１のチップ１０２のコンポーネントと第２のチップ１０４のコンポーネントとの間の電気的接続も提供する。本例において、第１のチップ１０２は、超伝導体バンプボンド１０６（たとえば、インジウムを含むバンプボンド）を介して第２のチップ１０４に接続されている。いくつかの実装形態において、第１のチップ１０２と第２のチップ１０４との間に真空が維持されている。
バンプボンド１０６は、たとえば、第１のチップ１０２上に配置することができる超伝導キュビットのエネルギー損失およびデコヒーレンスを回避するために超伝導体材料を含むことができる。たとえば、バンプボンド１０６として用いるのに適した超伝導体材料は、インジウム、鉛、レニウム、パラジウム、または金などの非超伝導体材料の薄層（たとえば、約１ｎｍと約１００ｎｍとの間）を有するニオブを含むが、これらに限定されない。バンプボンド１０６の厚さは、第１のチップ１０２上および第２のチップ１０４上の回路要素間で所望の容量結合または誘導結合を達成するように、第１のチップ１０２と第２のチップ１０４とが離間するように設定することができる。たとえば、第１のチップ１０２のデバイス表面と第２のチップ１０４の構造要素表面との間のギャップ１０８の高さは、約０．５μｍと約１００μｍとの間（たとえば、約１０μｍと約２０μｍとの間、約１μｍと１０μｍとの間、約０．５μｍと約２０μｍとの間、約０．５μｍと約１５μｍとの間、約０．５μｍと約１０μｍとの間、約０．５μｍと約５μｍとの間、または約０．５μｍと約２．５μｍとの間）に設定することができる。
図１Ｂは、第１のチップからの回路要素が例示的な積層型量子計算デバイス（たとえば、デバイス１００）において第２のチップからの回路要素と位置合わせされたときのこれらの回路要素の上面図を示す概略図である。図１Ｂに示すように、第１のチップは、超伝導キュビット１２２のアレイ（たとえば、２×２アレイ）を含む。本例におけるキュビットは、一般に４本のアームを有する「プラス」記号の形で表されるエックスモン（Ｘｍｏｎ）トランズモンキュビットである。キュビット１２２は、磁束キュビット、トランズモンキュビット、およびジーモン（ｇｍｏｎ）キュビットなどのキュビットを含むことができるが、これらに限定されない。第２のチップは、キュビット読み出しデバイス１２４のアレイを含み、各キュビット読み出しデバイス１２４は、第１のチップからの対応する超伝導キュビット１２２と位置合わせされている。各キュビット読み出しデバイス１２４は、パッド要素１２６に電気的に結合された共振器要素１２８を含む。各パッド要素１２６は、第１のチップ上の対応する超伝導キュビット１２２の中心上に位置合わせすることができる。パッド要素１２６が上に位置合わせされた超伝導キュビット１２２の領域は、超伝導キュビット１２２の読み出し領域１３４と呼ぶことができる。いくつかの実装形態において、パッド要素１２６は、キュビット１２２の読み出し領域１３４に容量結合するように動作可能である。パッド要素とキュビットとの間のキャパシタンスの量は、パッド要素１２６およびキュビット１２２の相対的な大きさに応じて変化し得る。共振器要素１２８は、超伝導キュビット１２２に対して横方向にずれて、細長アーム１３０を介してパッド要素１２８に電気的に結合することができる。共振器要素１２８は、たとえば、共平面導波路などの伝送線路共振器（たとえば、分布素子共振器または集中素子共振器）を含むことができ、共振器の長さが共振器周波数を決定する。パッド要素１２６、アーム１３０および共振器要素１２８のそれぞれは、超伝導体薄膜（たとえば、Ａｌ）から形成することができる。
第２のチップは配線要素（たとえば、制御ワイヤ１３０）を含むこともできる。配線要素も超伝導体薄膜（たとえば、Ａｌ）から形成することができる。配線要素は、キュビットＺ制御要素またはキュビットＸＹ制御要素などの制御要素を含むことができ、またはこれらの制御要素に結合することができる。いくつかの実装形態において、配線要素の制御要素部分は、第１のチップ上の対応するキュビットの１つまたは複数の部分の上（またはチップの向きによって下）に直接位置合わせすることができる。いくつかの実装形態において、配線要素の制御要素部分は、制御要素とキュビットとが重ならないように、対応するキュビットの１つまたは複数の部分から横方向にずらすことができる。パッド１３２は、バンプボンドの可能な位置を示すが、バンプボンドは他の位置に配置されてもよい。積層型量子計算デバイスにおける各チップ用の基板の厚さは、たとえば、約１０ミクロンと約１０００ミクロンとの間とすることができる。高品質、低損失の基板材料の例は、単結晶シリコンおよびサファイアを含む。
図２Ａは、積層型量子計算デバイス（デバイス１００など）を通る上面図を示す概略図であり、図１Ｂを参照してより詳細に議論した、第２のチップからの回路要素と位置合わせされた第１のチップからの回路要素を示す。第１のチップは、超伝導キュビット（たとえば、キュビット２２２ａ、２２２ｂ）のアレイを含む。第２のチップは、配線要素２３０、キュビット読み出しデバイス（たとえば、２２４ａ、２２４ｂ）、およびキュビット制御要素を含む。バンプボンドなどのチップ間インターコネクト用のパッドは、様々な場所に分散して示されている。配線要素２３０は、キュビット制御要素を含むことができ、またはこれらに結合することができる。配線要素２３０を超伝導キュビットとは別個のチップ上に形成することによって、配線要素２３０がもはやキュビットの周りを走る必要がないことを考えると、配線レイアウトの制約を緩和することができる。むしろ、図２Ｂに示すようないくつかの実装形態において、第２のチップ上の配線要素２３０は、第１のチップ上の超伝導キュビットの部分と重なってもよい。キュビット読み出しデバイス２２４ａ、２２４ｂは、第１のチップが第２のチップに結合されているとき、第１のチップ上に形成された対応する超伝導キュビット（たとえば、それぞれキュビット２２２ａ、２２２ｂ）の一部と重なるパッド要素２２６ａ、２２６ｂ（図２Ａ参照）などの部分を含むことができる。キュビット読み出しデバイス２２４ａ、２２４ｂはそれぞれ、第１のチップ上のキュビットと重ならない共振器要素２２８ａ、２２８ｂを含むこともできる。共振器要素２２８ａおよび２２８ｂは、図１Ｂおよび図２Ａにおいて固体パッドとして示されているが、たとえば、共平面導波路などの伝送線路共振器（たとえば、分布素子共振器または集中素子共振器）を含むこともできる。
図２Ｂは、図２Ａに示すデバイスなどの例示的な積層型量子計算デバイスを通る断面図を示す概略図である。本明細書で説明するように、図２Ｂに示す回路要素の配置は、図２Ａに示す回路要素の配置とわずかに異なるが、同様の参照番号は同様の特徴を指す。この積層型デバイスは、第２のチップ２０４に結合された（たとえば、バンプボンディングされた）第１のチップ２０２を含む。第１のチップ２０２および第２のチップ２０４の基板は、たとえば、シリコンまたはサファイアウエハなどの量子コンピューティング回路要素に適した低損失誘電体から形成することができる。図２Ｂに示す断面図は、隣接する超伝導キュビットの部分２２２ａ、２２２ｂ、２２２ｃと、第１のチップ２０２上に形成された接地面の部分２１４（図示を容易にするため図２Ａにおいては示さず）を含む。接地面およびキュビットは、少なくとも部分的に、Ａｌなどの超伝導体金属膜から形成することができる。部分２２２ａ、２２２ｂ、２２２ｃは、隣接する超伝導キュビットの細長アームに対応することができる（たとえば、キュビットがエックスモンキュビットを含む場合）。いくつかの実装形態において、超伝導体接地面２１４は隣接する超伝導キュビット間に配置される。
第２のチップ２０４は配線要素２３０を含み、これはキュビット制御要素（たとえば、キュビットＺ制御要素および／またはキュビットＸＹ制御要素）を含むことができる。第２のチップ２０４は１つまたは複数のキュビット読み出しデバイスを含むこともでき、これは、図２Ａに示すように、共振器要素（たとえば、２２８ａ、２２８ｂ）およびパッド要素（たとえば、２２６ａ、２２６ｂ）などの要素を含むことができる。パッド要素２２６ａが図２Ｂに示されており、キュビット２２２ｂの一部と重なっている。図２Ｂに示す断面において、第２のチップ２０４上の配線要素２３０は、第１のチップ２０２上に配置された超伝導キュビットの部分２２２ａ、２２２ｂ、２２２ｃの下を少なくとも部分的に通過する。配線要素２３０と、配線要素２３０が下を通過するキュビットとの間のクロストークを低減するため、配線要素は遮蔽層２１８によって覆われ、これはキュビットからの場と配線要素からの場とが互いに干渉するのを防ぐ。このような干渉により、超伝導キュビットが減衰およびデコヒーレンスするおそれがある。遮蔽層２１８を支持するため、誘電体層２１６が配線要素２３０上に設けられる。誘電体層２１６は、オルトケイ酸テトラエチル（ＴＥＯＳ）、二酸化ケイ素、または窒化ケイ素などの損失性誘電体を含むことができる。一般に、「損失性」誘電体は、誘電体を組み込んでいるデバイスの品質係数（Ｑ）に対して定義することができる。たとえば、品質係数Ｑを有するデバイスについて、誘電体が１／Ｑより大きい損失正接を有すれば、そのデバイスの誘電体は損失性であると見なすことができる。いくつかの実装形態において、損失性誘電体材料は、たとえば、少なくとも１ｅ−４または少なくとも１ｅ−５を超えるマイクロ波周波数（約１と約１０ＧＨｚとの間）で損失正接を有する誘電体材料を含む。損失性誘電体材料は、たとえば、プラズマ堆積プロセスを用いて堆積させることができる。堆積した誘電体材料の厚さは、約５０ｎｍと約２０００ｎｍとの間の範囲とすることができる。
遮蔽層２１８は、Ａｌなどの超伝導体材料を含み、誘電体層２１６の上に堆積して誘電体層２１６を覆うことができる。遮蔽層２１８は、たとえば物理気相成長プロセスによって堆積させることができる。いくつかの実装形態において、誘電体層２１６の表面は、誘電体層２１６の側壁（たとえば、側壁２２０ａおよび２２０ｂ）を含め、遮蔽層２１８によって完全に覆われ、第２のチップ２０４上に形成されていない誘電体層２１６の表面を効果的にカプセル化している。いくつかの場合において、遮蔽層は、第１のチップ２０２に面する誘電体層の表面のみを覆う。超伝導体層（たとえば、金属層）の厚さは、約１０ｎｍと約１０００ｎｍとの間の範囲とすることができる。
損失性誘電体により、キュビット読み出しデバイス２２４についての固有の品質係数Ｑｉが低くなり、したがって、コヒーレンスが低すぎてキュビット読み出し要素が適切に機能することができなくなるおそれがある。キュビット読み出しデバイス２２４のコヒーレンスを保持するため、読み出しデバイス２２４上には誘電体層が設けられない。たとえば、チップ２０４上に誘電体層２１６を形成した後、誘電体層２１６の部分を除去して、キュビット読み出しデバイス２２４が露出する開口を形成することができる。
配線要素２３０は図２Ｂにおいて超伝導体材料の単一層として示されているが、超伝導体材料の複数の層を配線要素２３０の一部として形成してもよく、超伝導体材料の複数の層は誘電体材料内に埋め込まれる。多層スタックの一例は図６を参照して説明する。
いくつかの実装形態において、キュビット制御要素の一部は、第１のチップ上の超伝導キュビットと相互作用する（たとえば、キュビットに誘導または容量結合してキュビットを調整または励起する）必要があり、したがって遮蔽層によって隔離することができない。図３Ａは、積層型量子計算デバイス（デバイス１００など）を通る上面図を示す概略図であり、図１Ｂおよび図２Ａに関して本明細書で議論したように、第２のチップからの回路要素と位置合わせされた第１のチップからの回路要素を示す。図２Ａとは対照的に、破線Ｂ−Ｂによって特定されるセクションは、キュビット制御要素が第１のチップの超伝導キュビットに結合する領域を示す。
図３Ｂは、図３Ａに示すデバイスのような積層型量子計算デバイスを通る断面図を示す概略図である。この積層型デバイスは、第２のチップ３０４に結合された（たとえば、バンプボンディングされた）第１のチップ３０２を含む。第１のチップ３０２および第２のチップ３０４の基板は、たとえば、シリコンまたはサファイアウエハなどの量子コンピューティング回路要素に適した低損失誘電体から形成することができる。図３Ｂに示す断面図は、超伝導キュビットの部分３２２ａと、第１のチップ３０２上に形成された接地面の部分３１４を含む。接地面およびキュビットは、少なくとも部分的に、Ａｌなどの超伝導体金属膜から形成することができる。部分３２２ａは超伝導キュビットの細長アームに対応することができる（たとえば、キュビットがエックスモンキュビットを含む場合）。バンプボンド３２０（たとえば、超伝導体バンプボンド）が、第１のチップ３０２を第２のチップ３０４に物理的に結合する。
第２のチップ３０４は配線要素３３０を含み、これは、第２のチップ３０４上に形成されたキュビット制御要素（たとえば、キュビットＺ制御要素および／またはキュビットＸＹ制御要素）を含むことができる。第２のチップ３０４は、共振器要素またはパッド要素などの１つまたは複数のキュビット読み出しデバイス３２４を含むこともできる。図２Ｂに関して説明したように、配線要素３３０は遮蔽層３１８（たとえば、Ａｌ膜などの超伝導体膜）によって覆われ、これは第１のチップ３０２上のキュビットから配線要素３３０を隔離している。遮蔽層３１８を支持するため、誘電体層３１６が配線要素３３０上に設けられる。誘電体層３１６は、オルトケイ酸テトラエチル（ＴＥＯＳ）、二酸化ケイ素、または窒化ケイ素などの損失性誘電体を含むことができる。
図２Ｂとは対照的に、図３Ｂは、第２のチップ３０４上のキュビット制御要素が第１のチップ３０２上のキュビットに結合（たとえば、容量結合）することができるように、シールドが存在しない領域を示している。図３Ｂに示す例において、ビア３２６が誘電体層３１６内に形成されている。ビア３２６は、誘電体層３１６の表面から誘電体層３１６を通って配線要素３３０まで延び、Ａｌなどの超伝導体金属で充填されてビアインターコネクトを形成することができる。接触パッド３２８がビアインターコネクト３２６上に形成され、キュビット制御要素として機能する。接触パッド３２８は、遮蔽層３１８によって横方向に囲まれてもよいが、遮蔽層３１８から物理的に分離されている（たとえば、遮蔽層３１８と露出した接触パッド３２８との間にギャップが配置されてもよい）。接触パッド３２８も、Ａｌ薄膜などの超伝導体金属から形成することができる。
いくつかの実装形態において、第２のチップ３０４上の接触パッド３２８は、２つのチップが互いに結合されているとき、接触パッド３２８が超伝導キュビットと重なる（たとえば、直接に面する）ように第１のチップ３０２上の超伝導キュビット（たとえば、キュビット３２２ａ）の一部の下または上に位置合わせされる。いくつかの実装形態において、２つのチップが位置合わせされて結合されたとき、接触パッド３２８が超伝導キュビットと重ならないように、第２のチップ３０４上の接触パッド３２８は第１のチップ３０２上の超伝導キュビットの一部から横方向にずれている。
図２Ｂに関して説明したように、誘電体層はキュビット読み出しデバイス３２４上に設けられず、キュビット読み出しデバイス３２４のコヒーレンスを保持する。いくつかの実装形態において、キュビット読み出し要素の一部は、第１のチップ３０２の超伝導体接地面３１４と位置合わせされる。
図４Ａ〜図４Ｆは、積層型量子コンピューティングデバイス用のキュビット読み出しおよび制御要素を有することになるチップ（第２のチップ２０４またはチップ３０４として）を製造するための例示的なプロセスを示す概略図である。図４Ａに示すように、チップ４０４が提供される。チップ４０４は、誘電体基板、たとえば、シリコンまたはサファイア基板から形成することができる。チップ４０４の表面上に第１の超伝導体層４２４が設けられる。超伝導体層４２４は、たとえば、アルミニウム、ニオブチタン、または超伝導臨界温度未満で超伝導特性を有する他の材料または合金を含むことができる。超伝導体層４２４は、他の技術の中でも、たとえば、物理気相成長プロセスを用いて堆積させることができる。
図４Ｂに示すように、超伝導体層４２４がパターニングされる。パターニングは、たとえば、選択的エッチングまたはリフトオフプロセスにより、既に堆積した超伝導体材料の部分を選択的に除去することを伴うことができる。あるいは、層４２４は、図４Ａに示すプロセスステップにおいて１つまたは複数のマスクを通して超伝導体材料を堆積させることによってパターニングされてもよい。超伝導体層４２４のパターニングは、１つまたは複数の配線要素４３０などの別個の構造を画定する。
図４Ｃに示すように、超伝導体層４２４上に次いで誘電体層４１６が設けられる。誘電体層４１６は、他の技術の中でも、たとえば、物理気相成長プロセスまたはプラズマ堆積プロセスを用いて堆積させることができる。誘電体層４１６は、ＴＥＯＳ、二酸化ケイ素、または窒化ケイ素などの誘電体材料を含むことができる。通常、堆積した誘電体は損失性材料であり、約１ＧＨｚと約１０ＧＨｚとの間の周波数で少なくとも１ｅ−４または少なくとも１ｅ−５を超えるマイクロ波周波数で損失正接を有する。
図４Ｄに示すように、誘電体層４１６をパターニングして誘電体材料の部分を除去する。たとえば、いくつかの実装形態において、誘電体層４１６の一部を除去して、キュビット読み出し要素が形成されることになる領域において超伝導体層４２４を露出させる。いくつかの実装形態において、誘電体層４１６の一部を除去して、キュビット制御要素が形成されることになる領域における配線要素４３０へのビア４２６を提供する。いくつかの実装形態において、超伝導体層４２４上に堆積した誘電体層４１６は、パターニングステップ中に除去されない。誘電体層４１６のパターニングは、他の技術の中でも、誘電体層を選択的にエッチングすることを含むことができる。
図４Ｅに示すように、第２の超伝導体層４１８が設けられる。第２の超伝導体層は、たとえば、誘電体層４１６の表面上、超伝導体層４２４の表面上、および露出したチップ４０４（たとえば、露出した誘電体基板）上に堆積させることができる。いくつかの実装形態において、第２の超伝導体層は、たとえば、誘電体層４１６の表面上に堆積させることができる。いくつかの実装形態において、第２の超伝導体層４１８は、ビア４２６内に堆積してビアインターコネクトを形成する。いくつかの実装形態において、第２の超伝導体層４１８は、誘電体層４１６の側壁４１５に堆積される。第２の超伝導体層４１８は、第１の超伝導体層４２４と同じまたは異なる超伝導体材料であってもよい。第２の超伝導体層４１８は、他の技術の中でも、たとえば物理気相成長プロセスによって堆積させることができる。
図４Ｆに示すように、第２の超伝導体層４１８がパターニングされる。いくつかの実装形態において、第２の超伝導体層４１８と超伝導体層４２４との両方が同時に選択的にパターニングされて、キュビット読み出し要素４５０（たとえば、共平面導波路キュビット読み出し共振器）などの回路要素を形成する。
いくつかの実装形態において、第２の超伝導体層４１８がパターニングされ、第２の超伝導体層４１８の一部および誘電体層４１６の一部が、誘電体層４１６の側壁４１５の一部が露出し、超伝導体層４２４の一部が露出するように、同じまたは後続のステップにおいて除去される。露出した誘電体層側壁４１５の一部は、超伝導キュビットおよびキュビット読み出し要素について高品質（たとえば、より良いコヒーレンス特性）を依然として達成しながら露出させることができる（超伝導体層４１８によって覆われない）。露出した超伝導体層４２４を選択的にパターニングして、キュビット読み出し要素などの回路要素を形成することができる。
加えて、いくつかの実装形態において、第２の超伝導体層４１８は、キュビット制御要素（たとえば、キュビットＺ制御要素またはキュビットＸＹ制御要素）を画定するように選択的にパターニングされる。たとえば、第２の超伝導体層４１８は、キュビット制御要素４６０の一部を形成する接触パッド４２８を画定するように図４Ｆにおいてパターニングされる。パターニングにより、第２の超伝導体層４１８の一部が除去され、層４１８が接触パッド４２８およびキュビット読み出し要素４２４から電気的に隔離される。パターニングされた層４１８は遮蔽層としても機能する。
チップ４０４の製造が完了すると、チップ４０４は位置合わせされ、超伝導キュビットを含む別個のチップ（たとえば、チップ２０２またはチップ３０２など）に結合（たとえば、フリップチップボンディングを介して）することができる。いくつかの実装形態において、図４Ａ〜図４Ｆに関して説明した製造プロセスにより、より良いコヒーレンス特性を示すキュビット読み出し要素を得ることができる。キュビット読み出し要素の適度なＱｉを達成するには、キュビット読み出し要素に近接する露出基板表面領域に高品質の金属基板界面と基板空気界面とを有するようにキュビット読み出し要素を製造することが好ましい。製造プロセス全体を通じてこれらの界面を高品質に保つため、キュビット読み出し要素のパターニングは、最後のプロセスステップまたは最後のプロセスステップの近くまで残される。このように、エッチングステップと残留物からの界面に対する損傷を減らすことができ、結果としてキュビット読み出し要素の品質係数が向上する。
図４Ｆに示すように、キュビット読み出しデバイス４５０は、（たとえば、超伝導体層のパターニングステップの結果として）配線要素４３０から物理的に分離したものとして示されている。いくつかの実装形態において、キュビット読み出しデバイス４５０は、配線要素４３０および／またはキュビット制御要素に物理的に接続される。図５Ａ〜図５Ｅは、製造プロセスの様々なステップで上面および側面から見た、積層型量子コンピューティングデバイス用のチップを製造するための例示的なプロセスを示す概略図である。図５Ａに示すように、チップ５０２が提供される。チップ５０２は、誘電体基板、たとえば、シリコンまたはサファイア基板から形成することができる。チップ５０２の表面上に第１の超伝導体層５０４を堆積させる。超伝導体層５０４は、たとえば、アルミニウム、ニオブチタン、または超伝導臨界温度未満で超伝導特性を有する他の材料または合金を含むことができる。超伝導体層５０４は、他の技術の中でも、たとえば、物理気相成長プロセスを用いて堆積させることができる。
図５Ｂに示すように、超伝導体層５０４がパターニングされる。パターニングは、たとえば、選択的エッチングまたはリフトオフプロセスにより、既に堆積した超伝導体材料の部分を選択的に除去することを伴うことができる。あるいは、層５０４は、図５Ａに示すプロセスステップにおいて１つまたは複数のマスクを通して超伝導体材料を堆積させることによってパターニングされてもよい。図５Ｂは、１つまたは複数の制御ワイヤ５０６を含む、パターニングプロセスによって画定される別個の構造を画定する。除去された第１の超伝導体層５０４の部分が、下にあるチップ５０２を露出させる。
図５Ｃに示すように、超伝導体層５０４上およびチップ５０２上に次いで誘電体層５０８が形成される。誘電体層５０８は、他の技術の中でも、たとえば、物理気相成長プロセスまたはプラズマ堆積プロセスを用いて堆積させることができる。誘電体層５０８は、ＴＥＯＳ、二酸化ケイ素、または窒化ケイ素などの誘電体材料を含むことができる。通常、堆積した誘電体は損失性材料であり、約１ＧＨｚと約１０ＧＨｚとの間の周波数で少なくとも１ｅ−４または少なくとも１ｅ−５を超えるマイクロ波周波数で損失正接を有する。誘電体層５０８をパターニングして（たとえば、エッチングまたはリフトオフプロセスにより）、キュビット読み出し要素が形成されることになる領域を露出させることができる。
図５Ｄに示すように、第２の超伝導体層５１０が、パターニングされた誘電体層５０８、第１の超伝導体層５０４（たとえば、制御ワイヤ５０６を含む）およびチップ５０２上に形成される。堆積は、第２の超伝導体層５１０が誘電体層５０８の側壁を覆うように、共形堆積であってもよい。第２の超伝導体層５１０は、第１の超伝導体層５０４と同じ超伝導体材料のものであっても、異なる超伝導体材料のものであってもよい。
第１の超伝導体層５０４および第２の超伝導体層５１０は次いで図５Ｅに示すようにパターニングされる。いくつかの実装形態において、第２の超伝導体層５１０および第１の超伝導体層５０４は、異なる構造を画定するように選択的にパターニングされる。たとえば、第２の超伝導体層５１０は、制御ワイヤ５０６、誘電体層５０８の一部および第１の超伝導体層５０４の一部を露出させるようにパターニングすることができる。対照的に、第１の超伝導体層５０４は、キュビット読み出し要素５１８を画定するようにパターニングすることができる。パターニングプロセスは、単一のエッチングステップまたは複数のエッチングステップにおいて行うことができる。いくつかの実装形態において、誘電体層５０８は、誘電体層５０８の一部を露出させるようにパターニングされる。たとえば、図５Ｅの側面図に見られるように、側壁５１２がパターニングステップにより露出している。チップの製造が完了すると、チップは位置合わせされて、超伝導キュビットを含む別個のチップ（たとえば、チップ２０２またはチップ３０２など）に結合（たとえば、フリップチップボンディングを介して）することができる。
いくつかの実装形態において、誘電体材料の複数の層および配線要素の複数の層がチップ上に製造されてもよい。図６は、積層型量子コンピューティングデバイスで用いられるべき例示的なチップの側面図を示す概略図である。チップ６０２は、１つまたは複数のキュビット読み出し要素、キュビット制御要素、および／または配線要素を含むことができる。チップ６０２は、部分的に、比較的高い損失を有する（たとえば、約１ＧＨｚと約１０ＧＨｚとの間の周波数で少なくとも約１ｅ−４または少なくとも約１ｅ−５の損失正接を有する）材料から形成することができる。チップ６０２は位置合わせされ、超伝導キュビットを含むチップに結合されて、デバイス１００などの積層型量子計算デバイスを提供することができる。
図６に示すように、チップ６０２は誘電体基板（たとえば、単結晶シリコンまたはサファイア）から形成することができ、その上に超伝導体材料（たとえば、Ａｌ薄膜）の第１の層６０４が形成される。超伝導体材料の第１の層６０４は、たとえば、１つまたは複数のキュビット読み出し要素、キュビット制御要素および／または配線要素を画定するようにパターニングすることができる。第１の超伝導体層６０４の部分の上にスタック状に配置された超伝導体材料（たとえば、Ａｌ）の追加の層（たとえば、層６０６、６０８、６１０）をチップ６０２上に形成することができる。層６０６、６０８、６１０も、配線要素および／またはキュビット制御要素を画定するようにパターニングすることができる。スタック内の超伝導体材料の層６０４、６０６、６０８、および６１０は、誘電体材料の対応する層（たとえば、６１２、６１４、６１６、６１８）によって互いに分離することができる。誘電体材料は、たとえば、ＴＥＯＳ、二酸化ケイ素、または窒化ケイ素などの損失性誘電体を含むことができる。
２つの超伝導体層が誘電体層によって分離されている（たとえば、誘電体層６１６によって分離された超伝導体層６１０および６０８）マイクロストリップ形状をチップ６０２上に形成することができる。いくつかの実装形態において、３つの超伝導体層が２つの誘電体層によって分離され（たとえば、超伝導体層６０６、誘電体層６１４、超伝導体層６０８、誘電体層６１６、および超伝導体層６１０を含む層スタック）、１つの超伝導体信号層（たとえば、超伝導体層６０８）が、接地層として機能する２つの超伝導体層（たとえば、超伝導体層６０６および６１０）の間に挟まれる、ストリップライン形状をチップ６０２上に形成することができる。いくつかの実装形態において、多層マイクロストリップ形状、多層ストリップライン形状、またはそれらの組み合わせをチップ６０２上に形成することができる。
超伝導体材料の様々な層の１つまたは複数は、１つまたは複数のビアインターコネクト（たとえば、ビアインターコネクト６２０、６２２、６２４、６２６）を介して互いに電気的に結合することができる。ビアインターコネクト６２０、６２２、６２４、６２６は、図４Ａ〜図４Ｆにおいて詳述したビアインターコネクト４２６と同様の方法で製造することができる。いくつかの実装形態において、ビアに超伝導体材料（たとえば、アルミニウム）を充填してビアインターコネクトを形成する。ビアは、たとえば、物理気相成長プロセスを用いて充填されてもよい。ビアインターコネクトの位置は、配線要素およびキュビット制御要素の望ましいルーティングレイアウトによる。
超伝導体材料の最上層６２８を、キュビット制御要素６３０（たとえば、キュビットＺ制御要素またはキュビットＸＹ制御要素）および遮蔽層６３２を画定するようにパターニングすることができる。遮蔽層６３２は、配線要素からの電磁場と別個のチップ上に提供されたキュビットからの電磁場とを互いに干渉しないように隔離することができる。いくつかの実装形態において、超伝導体材料の最上層６２８は、誘電体層６１２、６１４、６１６、および６１８の側壁を覆うように堆積させることもできる。
本開示のため、超伝導体（あるいは超伝導）材料は、超伝導臨界温度でまたはそれ未満で超伝導特性を示す材料として理解することができる。超伝導材料の例は、アルミニウム（１．２ケルビンの超伝導臨界温度）およびニオブ（９．３ケルビンの超伝導臨界温度）を含む。
量子コンピューティング回路要素の形成に用いることができる超伝導材料の一例はアルミニウムである。アルミニウムを誘電体と組み合わせて用いて、量子コンピューティング回路要素の一般的なコンポーネントであるジョセフソン接合を確立することができる。アルミニウムで形成することができる量子コンピューティング回路要素の例は、とりわけ、超伝導共平面導波路、量子ＬＣ発振器、キュビット（たとえば、磁束キュビットまたは電荷キュビット）、または超伝導量子干渉デバイス（ＳＱＵＩＤ）（たとえば、ＲＦ−ＳＱＵＩＤまたはＤＣ−ＳＱＵＩＤ）などの回路要素を含む。
アルミニウムは、超伝導量子コンピューティング回路要素と相互運用可能な超伝導古典回路要素や、相補型金属酸化膜半導体（ＣＭＯＳ）回路に基づく他の古典回路要素の形成にも用いることができる。アルミニウムで形成することができる古典回路要素の例は、高速単一磁束量子（ＲＳＦＱ）デバイス、レシプロカル量子論理（ＲＱＬ）デバイスおよび、バイアス抵抗を用いないＲＳＦＱのエネルギー効率の高いバージョンであるＥＲＳＦＱデバイスを含む。他の古典回路要素も同様にアルミニウムで形成することができる。古典回路要素は、基本的な算術、論理、および／または入力／出力動作をデータに対して実行することによってコンピュータプログラムの命令を集合的に実行するように構成することができ、データはアナログまたはデジタル形式で表される。
本明細書に記載のプロセスは、超伝導体、誘電体および／または金属などの１つまたは複数の材料の堆積を伴うことがある。選択された材料に応じて、これらの材料は、他の堆積プロセスの中でも、化学気相成長、物理気相成長（たとえば、蒸着またはスパッタリング）、またはエピタキシャル技術などの堆積プロセスを用いて堆積させることができる。本明細書で説明したプロセスは、製造中にデバイスから１つまたは複数の材料を除去することを伴うこともある。除去されるべき材料に応じて、除去プロセスは、たとえば、ウェットエッチング技術、ドライエッチング技術、またはリフトオフプロセスを含むことができる。
本開示のために、超伝導キュビットはエックスモンキュビットとして表されている。しかしながら、本開示の主題は、他の適切な超伝導キュビットで実施されてもよい。たとえば、超伝導キュビットは、他のタイプのキュビットの中でも、ジーモンキュビット、トランズモンキュビット、またはフラックスモン（ｆｌｕｘｍｏｎ）キュビットを含む。
本明細書で説明した量子の主題および量子動作の実装形態は、適切な量子回路、またはより一般的には、本明細書で開示された構造およびそれらの構造上の等価物を含む量子計算システム、またはこれらの１つまたは複数の組み合わせにおいて実施することができる。「量子計算システム」という用語は、量子コンピュータ、量子情報処理システム、量子暗号システム、または量子シミュレータを含むことができるが、これらに限定されない。
量子情報および量子データという用語は、量子システムで運搬され、保持または格納される情報またはデータを指し、ここで最小の重要なシステムはキュビット、たとえば、量子情報の単位を定義するシステムである。「キュビット」という用語は、対応する文脈において２レベルシステムと適切に近似され得るすべての量子システムを包含することが理解される。そのような量子システムは、たとえば２つ以上のレベルを備えたマルチレベルシステムを含むことができる。例として、そのようなシステムは、原子、電子、光子、イオンまたは超伝導キュビットを含むことができる。多くの実装形態において、計算基底状態は基底および最初の励起状態で識別されるが、計算状態がより高いレベルの励起状態で識別される他の設定が可能であることが理解される。量子メモリは、高い忠実度および効率で長時間にわたって量子データを格納できるデバイス、たとえば、光が伝送に用いられ、重ね合わせまたは量子コヒーレンスなどの量子データの量子特徴を格納および保存するために物質が用いられる光物質インターフェイスであることが理解される。
量子コンピューティング回路要素を用いて量子処理動作を実行することができる。すなわち、量子コンピューティング回路要素は、重ね合わせおよびエンタングルメントなどの量子力学的現象を利用して、非決定論的な方法でデータに対する動作を実行するように構成することができる。キュビットなどの特定の量子コンピューティング回路要素は、複数の状態の情報を同時に表現および操作するように構成することができる。本明細書で開示されたプロセスで形成することができる超伝導量子コンピューティング回路要素の例は、とりわけ、共平面導波路、量子ＬＣ発振器、キュビット（たとえば、磁束キュビットまたは電荷キュビット）、超伝導量子干渉デバイス（ＳＱＵＩＤ）（たとえば、ＲＦ−ＳＱＵＩＤまたはＤＣ−ＳＱＵＩＤ）、インダクタ、コンデンサ、伝送線路、接地面などの回路要素を含む。
対照的に、古典回路要素は一般に決定論的な方法でデータを処理する。古典回路要素は、基本的な算術、論理、および／または入力／出力動作をデータに対して実行することによってコンピュータプログラムの命令を集合的に実行するように構成することができ、データはアナログまたはデジタル形式で表される。いくつかの実装形態において、古典回路要素を用いて、電気接続または電磁接続を介して量子コンピューティング回路要素にデータを送信および／またはそこからデータを受信することができる。本明細書で開示されたプロセスで形成することができる古典回路要素の例は、高速単一磁束量子（ＲＳＦＱ）デバイス、レシプロカル量子論理（ＲＱＬ）デバイスおよび、バイアス抵抗を用いないＲＳＦＱのエネルギー効率の高いバージョンであるＥＲＳＦＱデバイスを含む。他の古典回路要素も同様に本明細書で開示されたプロセスで形成することができる。
本明細書に記載の回路要素などの超伝導量子コンピューティング回路要素および／または超伝導古典回路要素を用いる量子計算システムの動作中、超伝導回路要素は、クリオスタット内で超伝導体材料が超伝導体特性を示すことが可能な温度まで冷却される。
本明細書は多くの特定の実装形態の詳細を含むが、これらは特許請求の範囲に対する限定としてではなく、特定の実装形態に特有の特徴の説明として解釈されるべきである。別個の実装形態の文脈で本明細書に記載したいくつかの特徴は、単一の実装形態において組み合わせて実現することもできる。逆に、単一の実装形態の文脈で説明した様々な特徴も、複数の実装形態において別個に、または任意の適切なサブコンビネーションで実現することができる。また、いくつかの組み合わせで動作するものとして特徴を上で説明し、最初はそのようにクレームさえしたが、クレームされた組み合わせからの１つまたは複数の特徴はいくつかの場合において組み合わせから削除することができ、クレームされた組み合わせはサブコンビネーションまたはサブコンビネーションの変形を対象とすることがある。
同様に、特定の順序で動作が図面において描かれているが、これは、所望の結果を達成するために、そのような動作を示した特定の順序でまたは連続した順序で実行すること、またはすべての説明した動作を実行することを要求するものとして理解されるべきではない。たとえば、請求項に記載されているアクションは、異なる順序で実行することができ、それでも望ましい結果を達成することができる。いくつかの状況において、マルチタスクおよび並列処理が有利なことがある。また、上述の実装形態における様々なコンポーネントの分離は、すべての実装形態においてそのような分離を必要とするものとして理解されるべきではない。
多くの実装形態を説明してきた。それにもかかわらず、本発明の趣旨および範囲から逸脱することなく様々な修正を行うことができることが理解されるであろう。以下の特許請求の範囲内には他の実装形態がある。
１００ 積層型量子コンピューティングデバイス
１０２ 第１のチップ
１０４ 第２のチップ
１０６ バンプボンド
１０８ ギャップ
１２２ 超伝導キュビット
１２４ キュビット読み出しデバイス
１２６ パッド要素
１２８ 共振器要素
１３０ 細長アーム、制御ワイヤ
１３２ パッド
１３４ 読み出し領域
２０２ 第１のチップ
２０４ 第２のチップ
２１４ 超伝導体接地面、接地面の部分
２１６ 誘電体層
２１８ 遮蔽層
２２０ａ 側壁
２２０ｂ 側壁
２２２ａ キュビット、超伝導キュビットの部分
２２２ｂ キュビット、超伝導キュビットの部分
２２２ｃ キュビット、超伝導キュビットの部分
２２４ａ キュビット読み出しデバイス
２２４ｂ キュビット読み出しデバイス
２２６ａ パッド要素
２２６ｂ パッド要素
２２８ａ 共振器要素
２２８ｂ 共振器要素
２３０ 配線要素
３０２ 第１のチップ
３０４ 第２のチップ
３１４ 超伝導体接地面、接地面の部分
３１６ 誘電体層
３１８ 遮蔽層
３２０ バンプボンド
３２２ａ キュビット、超伝導キュビットの部分
３２４ キュビット読み出しデバイス
３２６ ビア
３２８ 接触パッド
３３０ 配線要素
４０４ チップ
４１５ 側壁
４１６ 誘電体層
４１８ 第２の超伝導体層
４２４ 第１の超伝導体層
４２６ ビア
４２８ 接触パッド
４３０ 配線要素
４５０ キュビット読み出し要素
４６０ キュビット制御要素
５０２ チップ
５０４ 第１の超伝導体層
５０６ 制御ワイヤ
５０８ 誘電体層
５１０ 第２の超伝導体層
５１２ 側壁
５１８ キュビット読み出し要素
６０２ チップ
６０４ 第１の超伝導体層
６０６ 超伝導体材料の層
６０８ 超伝導体材料の層
６１０ 超伝導体材料の層
６１２ 誘電体材料の層
６１４ 誘電体材料の層
６１６ 誘電体材料の層
６１８ 誘電体材料の層
６２０ ビアインターコネクト
６２２ ビアインターコネクト
６２４ ビアインターコネクト
６２６ ビアインターコネクト
６２８ 最上層
６３０ キュビット制御要素
６３２ 遮蔽層

Claims (21)

  1. 第１の誘電体基板と、
    前記第１の誘電体基板上の超伝導キュビットと
    を含む第１のチップと、
    前記第１のチップに結合された第２のチップであって、
    第２の誘電体基板と、
    前記第２の誘電体基板上のキュビット読み出し要素と、
    前記第２の誘電体基板上の制御ワイヤと、
    前記制御ワイヤを覆う誘電体層と、
    前記誘電体層を覆う遮蔽層と
    を含む第２のチップと
    を含み、
    前記遮蔽層は、前記制御ワイヤからの電磁場と前記超伝導キュビットからの電磁場とを互いに干渉しないように隔離することによって、前記第２のチップ上の前記制御ワイヤと前記第１のチップ上の前記超伝導キュビットとの間のクロストークを低減するように配置されている、デバイス。
  2. 前記誘電体層は、前記キュビット読み出し要素を露出させる開口を含む、請求項１に記載のデバイス。
  3. 前記誘電体層は、約１ＧＨｚと約１０ＧＨｚとの間の周波数で約１０−５より大きい損失正接を有する誘電体材料を含む、請求項１または２に記載のデバイス。
  4. 前記超伝導キュビットは読み出し領域を含み、
    前記キュビット読み出し要素は前記超伝導キュビットの前記読み出し領域と重なる、請求項１から３のいずれか一項に記載のデバイス。
  5. 前記キュビット読み出し要素は、パッド要素に電気的に結合された共振器要素を含み、前記共振器要素が前記超伝導キュビットの前記読み出し領域と重なることなく、前記パッド要素は前記超伝導キュビットの前記読み出し領域と重なる、請求項４に記載のデバイス。
  6. 前記第１のチップは超伝導体接地面を含み、前記共振器要素は前記超伝導体接地面と重なる、請求項５に記載のデバイス。
  7. 前記誘電体層は、
    前記誘電体層の表面から前記誘電体層を通って前記制御ワイヤまで延びるビアと、
    前記ビア内にあり、前記制御ワイヤに電気的に結合されたインターコネクトと、
    前記誘電体層の前記表面上にあり、前記インターコネクトに電気的に結合された制御接点と
    を含む、請求項１から６のいずれか一項に記載のデバイス。
  8. 前記制御接点は前記遮蔽層によって横方向に囲まれ、前記遮蔽層から物理的に分離されている、請求項７に記載のデバイス。
  9. 前記制御接点は前記超伝導キュビットと重なる、請求項７または８に記載のデバイス。
  10. 前記制御接点は、前記超伝導キュビットと重なることなく、前記超伝導キュビットから横方向にずれている、請求項７から９のいずれか一項に記載のデバイス。
  11. 前記遮蔽層は前記誘電体層の側壁を覆っている、請求項１から１０のいずれか一項に記載のデバイス。
  12. 前記キュビット読み出し要素、前記制御ワイヤ、および前記遮蔽層のそれぞれは超伝導体である、請求項１から１１のいずれか一項に記載のデバイス。
  13. 前記第２のチップは、複数の制御ワイヤと、複数の誘電体層とを含み、
    前記複数の制御ワイヤは前記複数の誘電体層内に埋め込まれ、
    前記遮蔽層は前記複数の誘電体層を覆っている、
    請求項１から１２のいずれか一項に記載のデバイス。
  14. 前記第１のチップは前記第２のチップにバンプボンディングされている、請求項１から１３のいずれか一項に記載のデバイス。
  15. 第１の誘電体基板と、
    前記第１の誘電体基板上の超伝導キュビットと
    を含む第１のチップを提供するステップと、
    第２のチップを提供するステップであって、
    第２の誘電体基板を提供するステップと、
    前記第２の誘電体基板上に第１の超伝導体層を形成するステップと、
    前記第１の超伝導体層が制御ワイヤを含むように前記第１の超伝導体層をパターニングするステップと、
    前記制御ワイヤを含む前記第１の超伝導体層上に誘電体層を形成するステップと、
    前記誘電体層をパターニングしてパターニングされた誘電体層を提供するステップと、
    前記パターニングされた誘電体層上に第２の超伝導体層を形成するステップと、
    前記第２の超伝導体層と前記第１の超伝導体層とをパターニングしてキュビット読み出し要素および遮蔽層を提供するステップと
    を含む、ステップと、
    前記第２のチップを前記第１のチップに結合するステップと
    を含み、
    前記遮蔽層は、前記制御ワイヤからの電磁場と前記超伝導キュビットからの電磁場とを互いに干渉しないように隔離することによって、前記第２のチップ上の前記制御ワイヤと前記第１のチップ上の前記超伝導キュビットとの間のクロストークを低減するように配置される、方法。
  16. 前記誘電体層をパターニングするステップは、前記誘電体層にビアを形成して前記制御ワイヤの一部を露出させるステップであって、前記ビアは前記誘電体層の表面から前記制御ワイヤの露出した前記一部まで延びる、ステップを含む、請求項１５に記載の方法。
  17. 前記第２の超伝導体層を形成するステップは、前記ビア内にインターコネクトを形成するステップであって、前記インターコネクトは前記制御ワイヤの露出した前記一部と接触する、ステップを含む、請求項１６に記載の方法。
  18. 前記第２の超伝導体層をパターニングするステップは、前記誘電体層の前記表面上に制御接点を形成するステップを含む、請求項１７に記載の方法。
  19. 前記キュビット読み出し要素が前記超伝導キュビットと重なるように結合する前に、前記第２の誘電体基板を前記第１のチップに位置合わせするステップ
    をさらに含む、請求項１５に記載の方法。
  20. 第１のチップを第２のチップに結合する方法であって、
    前記第１のチップを提供するステップであって、前記第１のチップは、第１の誘電体基板と、前記第１の誘電体基板上の超伝導キュビットとを含む、ステップと、
    前記第２のチップを提供するステップであって、前記第２のチップは、第２の誘電体基板と、前記第２の誘電体基板上のキュビット読み出し要素と、前記第２の誘電体基板上の制御ワイヤと、前記制御ワイヤを覆う誘電体層と、前記誘電体層を覆う遮蔽層とを含む、ステップと、
    超伝導体バンプボンドで前記第１のチップを前記第２のチップに結合するステップと
    を含み、
    前記遮蔽層は、前記制御ワイヤからの電磁場と前記超伝導キュビットからの電磁場とを互いに干渉しないように隔離することによって、前記第２のチップ上の前記制御ワイヤと前記第１のチップ上の前記超伝導キュビットとの間のクロストークを低減するように配置される、方法。
  21. 第１の誘電体基板と、
    前記第１の誘電体基板上の超伝導キュビットと
    を含む第１のチップと、
    前記第１のチップに結合された第２のチップであって、
    第２の誘電体基板と、
    前記第２の誘電体基板上の第１の超伝導体層であって、前記第１の超伝導体層の第１の領域がキュビット読み出し要素を形成し、前記第１の超伝導体層の第２の領域がキュビット制御要素を形成する、第１の超伝導体層と、
    前記第１の超伝導体層の前記第２の領域上の誘電体層と、
    前記キュビット制御要素の一部を露出させるための前記誘電体層内のビアであって、前記誘電体層の表面から前記キュビット制御要素の露出した前記一部まで延びる、ビアと、
    前記誘電体層上の第２の超伝導体層であって、前記第２の超伝導体層は前記ビア内にインターコネクトを形成し、前記インターコネクトは、前記キュビット制御要素の露出した前記一部に接触し、前記第２の超伝導体層は、前記インターコネクトから電気的に隔離された遮蔽層を形成する、第２の超伝導体層と
    を含む第２のチップと
    を含み、
    前記遮蔽層は、前記キュビット制御要素からの電磁場と前記超伝導キュビットからの電磁場とを互いに干渉しないように隔離することによって、前記第２のチップ上の前記キュビット制御要素と前記第１のチップ上の前記超伝導キュビットとの間のクロストークを低減するように配置されている、量子コンピューティング回路デバイス。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013180780A2 (en) 2012-03-08 2013-12-05 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
JP7223711B2 (ja) 2017-02-01 2023-02-16 ディー－ウェイブ システムズ インコーポレイテッド 超伝導集積回路の製造のためのシステム及び方法
AU2017404530B2 (en) 2017-03-13 2020-05-14 Google Llc Integrating circuit elements in a stacked quantum computing device
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
US10811588B2 (en) * 2018-08-06 2020-10-20 International Business Machines Corporation Vertical dispersive readout of qubits of a lattice surface code architecture
CN109494218B (zh) * 2018-09-30 2021-07-30 华东计算技术研究所（中国电子科技集团公司第三十二研究所） 双面超导量子芯片
US10720563B1 (en) 2018-11-13 2020-07-21 Google Llc Quantum processor design to increase control footprint
US20200152851A1 (en) 2018-11-13 2020-05-14 D-Wave Systems Inc. Systems and methods for fabricating superconducting integrated circuits
US10692795B2 (en) * 2018-11-13 2020-06-23 International Business Machines Corporation Flip chip assembly of quantum computing devices
WO2020168097A1 (en) 2019-02-15 2020-08-20 D-Wave Systems Inc. Kinetic inductance for couplers and compact qubits
US10840428B2 (en) * 2019-03-07 2020-11-17 International Business Machines Corporation Scalable quantum devices with vertical coaxial resonators
US10796069B1 (en) * 2019-06-06 2020-10-06 International Business Machines Corporation Bump connection placement in quantum devices in a flip chip configuration
US10944039B2 (en) 2019-06-19 2021-03-09 International Business Machines Corporation Fabricating transmon qubit flip-chip structures for quantum computing devices
JP7427914B2 (ja) * 2019-10-30 2024-02-06 日本電気株式会社 超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法
US11568296B2 (en) * 2019-12-11 2023-01-31 International Business Machines Corporation Highway jumper to enable long range connectivity for superconducting quantum computer chip
JP7528564B2 (ja) 2020-06-29 2024-08-06 日本電気株式会社 量子デバイス及びその製造方法
EP3937093B1 (en) * 2020-07-09 2024-09-04 IQM Finland Oy Quantum computing circuit comprising a plurality of chips and method for manufacturing the same
CN111967603B (zh) * 2020-09-01 2022-04-08 腾讯科技（深圳）有限公司 量子芯片、量子处理器及量子计算机
CA3198725A1 (en) * 2020-10-14 2022-06-16 Daniel Yohannes Interconnections between quantum computing module and non-quantum processing modules in quantum computing systems
US11469485B2 (en) 2020-10-21 2022-10-11 International Business Machines Corporation Embedded microstrip transmission line
US12033981B2 (en) * 2020-12-16 2024-07-09 International Business Machines Corporation Create a protected layer for interconnects and devices in a packaged quantum structure
EP4227862A4 (en) * 2020-12-31 2024-04-24 Origin Quantum Computing Technology (Hefei) Co., Ltd SUPERCONDUCTING QUANTUM CHIP STRUCTURE AND FABRICATION METHOD FOR SUPERCONDUCTING QUANTUM CHIP
WO2022232717A2 (en) * 2021-02-17 2022-11-03 Cornell University Integrated quantum computing with epitaxial materials
WO2022178130A1 (en) * 2021-02-19 2022-08-25 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits with improved coherence
CN115050886B (zh) * 2021-03-09 2024-08-16 本源量子计算科技（合肥）股份有限公司 一种量子芯片及制备方法
EP4352664A1 (en) 2021-06-11 2024-04-17 Seeqc Inc. System and method of flux bias for superconducting quantum circuits
US20240284805A1 (en) * 2021-07-01 2024-08-22 MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. Method for producing a solid-state component, solid-state component, quantum component and apparatus for producing a solid-state component
WO2023284816A1 (zh) * 2021-07-14 2023-01-19 合肥本源量子计算科技有限责任公司 一种量子芯片、量子计算机及量子芯片制备方法
CN113725208A (zh) * 2021-08-13 2021-11-30 中国科学院物理研究所 一种三维量子芯片及其制备方法
WO2023132063A1 (ja) 2022-01-07 2023-07-13 富士通株式会社 量子演算装置及び量子演算装置の製造方法
CN114757140B (zh) * 2022-03-31 2024-06-04 本源科仪(成都)科技有限公司 量子比特版图的布线方法、装置、电子设备及存储介质
WO2023188391A1 (ja) * 2022-03-31 2023-10-05 富士通株式会社 量子デバイス及び量子デバイスの製造方法
WO2024102504A2 (en) * 2022-08-09 2024-05-16 1372934 B.C. Ltd. Systems and methods for fabrication of superconducting integrated circuits having flip-chip arrangements with high coherence devices
CN115312656A (zh) * 2022-09-02 2022-11-08 量子科技长三角产业创新中心 一种超导量子约瑟夫森结及其制备方法
WO2024129567A2 (en) 2022-12-13 2024-06-20 Google Llc Multi-layer chip architecture and fabrication

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59138390A (ja) * 1983-01-28 1984-08-08 Hitachi Ltd 超電導スイツチング装置
JP2964112B2 (ja) * 1992-08-11 1999-10-18 セイコーインスツルメンツ株式会社 直流駆動型超伝導量子干渉素子
JP2835307B2 (ja) * 1996-01-29 1998-12-14 株式会社移動体通信先端技術研究所 超伝導平面回路
JP5289673B2 (ja) * 2005-10-21 2013-09-11 中国電力株式会社 超電導接合素子および超電導接合回路
CA2667640C (en) * 2006-12-01 2016-10-04 D-Wave Systems, Inc. Superconducting shielding for use with an intergrated circuit for quantum computing
US8301214B1 (en) 2010-01-08 2012-10-30 Hypres, Inc. System and method for providing multi-conductive layer metallic interconnects for superconducting integrated circuits
CA2898598C (en) * 2013-01-18 2023-01-03 Yale University Superconducting device with at least one enclosure
KR102192270B1 (ko) 2013-01-18 2020-12-18 예일 유니버시티 적어도 하나의 인클로저를 구비한 초전도 디바이스를 제조하는 방법
US9219298B2 (en) * 2013-03-15 2015-12-22 International Business Machines Corporation Removal of spurious microwave modes via flip-chip crossover
CN107408224B (zh) * 2015-02-27 2022-09-13 耶鲁大学 将平面量子位耦合至非平面共振器的技术以及相关系统
US9836699B1 (en) * 2015-04-27 2017-12-05 Rigetti & Co. Microwave integrated quantum circuits with interposer
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US10381542B2 (en) * 2015-04-30 2019-08-13 International Business Machines Corporation Trilayer Josephson junction structure with small air bridge and no interlevel dielectric for superconducting qubits
EP3266063B1 (en) * 2015-05-14 2020-03-18 D-Wave Systems Inc. Frequency multiplexed resonator input and/or output for a superconducting device
US9524470B1 (en) * 2015-06-12 2016-12-20 International Business Machines Corporation Modular array of vertically integrated superconducting qubit devices for scalable quantum computing
US10134972B2 (en) * 2015-07-23 2018-11-20 Massachusetts Institute Of Technology Qubit and coupler circuit structures and coupling techniques
JP6883870B2 (ja) * 2016-01-15 2021-06-09 イェール ユニバーシティーＹａｌｅ Ｕｎｉｖｅｒｓｉｔｙ ２キュービット量子状態の操作のための技術ならびに関連のある系および方法
AU2017404530B2 (en) * 2017-03-13 2020-05-14 Google Llc Integrating circuit elements in a stacked quantum computing device
US11362257B2 (en) 2017-05-16 2022-06-14 National Institute Of Advanced Industrial Science And Technology Quantum bit device
US10535809B1 (en) * 2017-08-30 2020-01-14 Rigetti & Co, Inc. Substrate materials for quantum processors
US10305015B1 (en) * 2017-11-30 2019-05-28 International Business Machines Corporation Low loss architecture for superconducting qubit circuits
US10811588B2 (en) * 2018-08-06 2020-10-20 International Business Machines Corporation Vertical dispersive readout of qubits of a lattice surface code architecture
US11121302B2 (en) * 2018-10-11 2021-09-14 SeeQC, Inc. System and method for superconducting multi-chip module
US11223355B2 (en) * 2018-12-12 2022-01-11 Yale University Inductively-shunted transmon qubit for superconducting circuits
US11011693B2 (en) * 2019-06-24 2021-05-18 Intel Corporation Integrated quantum circuit assemblies for cooling apparatus
US10978631B2 (en) * 2019-09-11 2021-04-13 International Business Machines Corporation Combined dolan bridge and quantum dot josephson junction in series
KR20210128787A (ko) * 2020-04-17 2021-10-27 삼성전자주식회사 양자 컴퓨팅 장치
US20230200260A1 (en) 2021-12-16 2023-06-22 International Business Machines Corporation Scaled quantum circuits

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JP2020511794A (ja) 2020-04-16
US11436516B2 (en) 2022-09-06
EP3852021B1 (en) 2024-07-31
US12033029B2 (en) 2024-07-09
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