JP7427914B2 - 超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法 - Google Patents
超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法 Download PDFInfo
- Publication number
- JP7427914B2 JP7427914B2 JP2019197721A JP2019197721A JP7427914B2 JP 7427914 B2 JP7427914 B2 JP 7427914B2 JP 2019197721 A JP2019197721 A JP 2019197721A JP 2019197721 A JP2019197721 A JP 2019197721A JP 7427914 B2 JP7427914 B2 JP 7427914B2
- Authority
- JP
- Japan
- Prior art keywords
- quantum circuit
- spacer
- region
- substrate
- superconducting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 125000006850 spacer group Chemical group 0.000 title claims description 293
- 238000000034 method Methods 0.000 title claims description 68
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims description 174
- 230000008878 coupling Effects 0.000 claims description 40
- 238000010168 coupling process Methods 0.000 claims description 40
- 238000005859 coupling reaction Methods 0.000 claims description 40
- 239000000463 material Substances 0.000 claims description 34
- 239000010936 titanium Substances 0.000 claims description 32
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 31
- 229910052719 titanium Inorganic materials 0.000 claims description 31
- 229910001069 Ti alloy Inorganic materials 0.000 claims description 19
- 238000005520 cutting process Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 239000011888 foil Substances 0.000 claims description 3
- 238000005096 rolling process Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 32
- 230000001939 inductive effect Effects 0.000 description 12
- 230000001105 regulatory effect Effects 0.000 description 12
- 239000010949 copper Substances 0.000 description 9
- 238000005452 bending Methods 0.000 description 7
- 230000005389 magnetism Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010955 niobium Substances 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 239000002096 quantum dot Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000032258 transport Effects 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910020012 Nb—Ti Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
- H01L2224/8114—Guiding structures outside the body
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Wire Bonding (AREA)
Description
本発明は、超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法に関する。
超伝導素子を用いた量子計算機は、超伝導素子を構成している超伝導材料、例えばニオブ（Ｎｂ）やアルミニウム（Ａｌ）など、が超伝導状態になるような極低温に冷却されて動作する。超伝導量子計算機を動作させる温度は低いほど好ましい。これは、温度が低いほどノイズの影響を低減できるため、量子計算機の性能が向上するからである。具体的には、超伝導量子計算機は１００ｍＫ（ミリケルビン；絶対温度）以下の温度で動作させることが好ましく、１００ｍＫ以下であれば温度は低いほど好ましい。例えば、超伝導量子計算機は、１０ｍＫ程度の極低温に冷却して動作させる。超伝導素子を用いた量子計算機では、超伝導量子ビット（超伝導量子回路）を集積した量子回路チップが、フリップチップ接続により基板に接続されることが多い。ここで、特許文献１は、フリップチップ実装方法を開示している。特許文献１において、ＩＣチップには、電極パッドに設けられた電気接続部材と高さ規制部材とが設けられている。そして、ＩＣチップに設けられた電気接続部材を基板上の電極パッド上に位置決め搭載し、ＩＣチップに設けられた高さ規制部材でＩＣチップの高さ制御を行う。
超伝導素子を用いた量子計算機では、超伝導量子回路（以下、単に量子回路と称する）の性能と、量子回路の状態の読み出しとを両立するには、量子回路チップと基板との間の距離を、半導体装置では要求されないような極めて高い精度で調整する必要がある。一方、上述の特許文献１では、ＩＣチップと基板間の間隔の精度を±５μｍ以下に規制することができると記載されている。しかしながら、超伝導素子を用いた量子計算機では、量子回路チップと基板との間の距離の精度を、±５μｍ以下よりもはるかに厳しい精度とすることが要求される。
本開示の目的は、このような課題を解決するためになされたものであり、量子回路チップと基板との間の距離を極めて精度よく調整することが可能な超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法を提供することにある。
本開示にかかる超伝導回路装置は、超伝導材料を用いた量子回路と第１の電極とが形成された量子回路チップと、第２の電極が形成された基板と、スペーサとを有し、前記第１の電極と前記第２の電極とはバンプで接続されており、前記スペーサは、チタン又はチタン合金で形成され、量子回路チップと基板との間の予め定められた位置に配置されている。
また、本開示にかかるスペーサは、チタン又はチタン合金で形成され、超伝導回路装置に用いられる。
また、本開示にかかる超伝導回路装置の製造方法は、超伝導材料を用いた量子回路と第１の電極とが形成された量子回路チップと、第２の電極が形成された基板とを対向させ、前記基板の予め定められた位置に、チタン又はチタン合金で形成されたスペーサを配置し、前記基板の予め定められた位置に前記スペーサが配置された状態で、前記第１の電極と前記第２の電極とをバンプで接続する。
本開示によれば、量子回路チップと基板との間の距離を極めて精度よく調整することが可能な超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法を提供できる。
（本開示にかかる実施の形態の概要）
本開示の実施形態の説明に先立って、本開示にかかる実施の形態の概要について説明する。図１は、比較例にかかる超伝導回路装置１を示す図である。図１は、超伝導回路装置１の側面から見た断面図である。超伝導回路装置１は、例えば、量子計算機である。比較例にかかる超伝導回路装置１は、超伝導回路実装構造２と、読み出し部３と、制御部４とを有する。超伝導回路実装構造２は、量子回路チップ２０と、基板４０とを有する。量子回路チップ２０と、基板４０とは、フリップチップ接続によって接続されている。
本開示の実施形態の説明に先立って、本開示にかかる実施の形態の概要について説明する。図１は、比較例にかかる超伝導回路装置１を示す図である。図１は、超伝導回路装置１の側面から見た断面図である。超伝導回路装置１は、例えば、量子計算機である。比較例にかかる超伝導回路装置１は、超伝導回路実装構造２と、読み出し部３と、制御部４とを有する。超伝導回路実装構造２は、量子回路チップ２０と、基板４０とを有する。量子回路チップ２０と、基板４０とは、フリップチップ接続によって接続されている。
読み出し部３及び制御部４は、３００Ｋ（Ｋ：ケルビン）程度の室温下で使用される。一方、超伝導回路実装構造２（量子回路チップ２０及び基板４０）は、１０ｍＫ程度の極低温に冷却される。具体的には、基板４０は、コールドステージ（図示せず）に熱的に接触している。コールドステージは、１０ｍＫ程度に冷却された、冷凍機のステージである。これにより、超伝導回路実装構造２は、１０ｍＫ程度の極低温に冷却され得る。
量子回路チップ２０は、超伝導材料を用いた量子回路２２を有する。量子回路２２は、量子回路チップ２０の表面２０ａ（おもて面；基板４０と対向する面）に形成されている。また、量子回路チップ２０の表面２０ａには、導電部である電極２４（２４Ａ，２４Ｂ）が形成されている。電極２４（第１の電極）は、量子回路チップ２０のグランド電極である。
量子回路２２は、複数の超伝導量子ビットが集積された超伝導量子回路である。各超伝導量子ビットは、共振器を用いて構成されている。そして、量子ビットのＱ値を高くするほど、量子ビットのコヒーレンス時間を長くすることができ、その結果、量子計算をより長い時間実行することができるようになる。そのため、各々の量子ビットのＱ値をできるだけ大きくすることが望ましい。
基板４０は、例えばシリコン基板である。基板４０の表面４０ａ（おもて面；量子回路チップ２０と対向する面）には、導電部である電極４２（４２Ａ，４２Ｂ）及び電極４４（４４Ａ，４４Ｂ）が形成されている。電極４４（第２の電極）は、基板４０のグランド電極である。また、後述するように、電極４２Ａ，４２Ｂ（第３の電極）と量子回路２２とが、キャパシティブ結合１２又はインダクティブ結合１４によって、非接触に結合されている。
基板４０の裏面４０ｂは、コールドステージと接触している。また、基板４０の裏面４０ｂには、導電部である電極４６（４６Ａ，４６Ｂ）及び電極４８（４８Ａ，４８Ｂ）が形成されている。電極４８Ａ，４８Ｂは、基板４０のグランド電極である。電極４６Ａ及び電極４８Ａは、配線を介して読み出し部３と電気的に接続されている。また、電極４６Ｂ及び電極４８Ｂは、配線を介して制御部４と電気的に接続されている。また、電極４２Ａと電極４６Ａとの間及び電極４２Ｂと電極４６Ｂとの間には、基板４０を貫通する貫通電極４５（ＴＳＶ；Through Silicon Via）が形成されている。同様に、電極４４Ａと電極４８Ａとの間及び電極４４Ｂと電極４８Ｂとの間には、貫通電極４５が形成されている。
量子回路チップ２０の表面２０ａに形成された電極２４と、基板４０の表面４０ａに形成された電極４４とが、バンプ１０で接続されている。つまり、量子回路チップ２０の表面２０ａに形成された電極２４Ａ（第１の電極）と、基板４０の表面４０ａに形成された電極４４Ａ（第２の電極）とが、バンプ１０Ａで接続されている。同様に、量子回路チップ２０の表面２０ａに形成された電極２４Ｂ（第１の電極）と、基板４０の表面４０ａに形成された電極４４Ｂ（第２の電極）とが、バンプ１０Ｂで接続されている。
また、量子回路チップ２０の表面２０ａに形成された量子回路２２の導電部と、基板４０の表面４０ａに形成された電極４２Ｂとが対向している。そして、量子回路２２と電極４２Ｂとの間に存在する相互インダクタンスを介して、量子回路２２と電極４２Ｂとは、インダクティブ結合１４によって結合している。ここで、インダクティブ結合とは、上記の相互インダクタンスを介した非接触の結合のことである。
また、量子回路チップ２０の表面２０ａに形成された量子回路２２の別の導電部と、基板４０の表面４０ａに形成された電極４２Ａとが対向している。そして、量子回路２２と電極４２Ａとの間に存在するキャパシタンスを介して、量子回路２２と電極４２Ａとは、キャパシティブ結合１２によって結合している。ここで、キャパシティブ結合とは、上記のキャパシタンスを介した非接触の結合のことである。
そして、基板４０の裏面４０ｂの電極４６，４８に読み出し部３及び制御部４を接続することにより、量子回路２２の制御及び読み出しを行う。具体的には、制御部４から出力された制御信号は、貫通電極４５を通って基板４０の表面４０ａに形成された電極４２に到達する。そして、制御信号は、インダクティブ結合１４を介して、量子回路２２に伝達される。このようにして、制御部４は、インダクティブ結合によって、非接触で、量子回路チップ２０上の量子回路２２の制御を行う。同様に、量子回路チップ２０の量子回路２２の状態は、量子回路チップ２０と基板４０の間の非接触のキャパシティブ結合１２を介して、基板４０の表面４０ａに形成された電極４２Ａと貫通電極４５とを経由して、読み出し部３によって読み出される。
ここで、量子回路チップ２０と基板４０の間の距離は、可能な限り設計値に近く、かつ、数ｍｍ四方～数ｃｍ四方のサイズの量子回路チップ２０の全域にわたって均一であることが要求される。これは、量子回路２２の性能、及び、キャパシティブ結合１２（及びインダクティブ結合１４）の強さが、量子回路チップ２０と基板４０との間の距離に依存するためである。具体的には、量子回路チップ２０と基板４０との間の距離を、例えば１μｍ～１０μｍに設計する必要がある。さらに、数ｍｍ四方～数ｃｍ四方の量子回路チップ２０の全域にわたって、量子回路チップ２０と基板４０との間の距離の誤差を、±２０％（±０．２μｍ～±２μｍ）以内にする必要がある。
キャパシティブ結合１２のキャパシタンスは、量子回路チップ２０と基板４０との間の距離が短いほど大きくなる。そして、キャパシティブ結合１２のキャパシタンスが大きすぎると、量子回路２２のＱ値が低下してしまい、量子回路２２の性能が低下してしまう。一方、キャパシティブ結合１２のキャパシタンスを小さくすると、Ｑ値が高くなり量子回路２２の性能は向上する。しかしながら、キャパシティブ結合１２のキャパシタンスを小さすぎると、キャパシティブ結合１２が弱くなるため、読み出し部３が量子回路２２の状態を読み出すことが困難になってしまう。
キャパシティブ結合１２のキャパシタンスには、上記のようなトレードオフの関係がある。したがって、キャパシティブ結合１２のキャパシタンスの大きさ、つまり量子回路チップ２０と基板４０との間の距離には、適切な値がある。そして、超伝導量子ビットを多数集積した実用的な超伝導量子回路チップの場合、数ｍｍ四方～数ｃｍ四方のチップ全域にわたって、この距離を極めて精度よく適切な値にしなければならない、という厳しい要請がある。このように、量子回路チップ２０をフリップチップ接続により基板４０に実装する際に、非常に精度よく、量子回路チップ２０と基板４０との間の距離を制御（調整）することが要求される。そのような厳しい条件は、超伝導量子回路以外の半導体回路では要求されなかった、超伝導量子回路特有の条件である。
図２は、特許文献１にかかる、半導体回路９０のフリップチップ実装においてチップと基板との距離を制御する方法を示す図である。特許文献１においては、（ａ）に示すように、ＩＣチップ９３に、電極パッド９４に設けられた電気接続部材９５と、銅（Ｃｕ）等の高さ規制部材９６が設けられている。そして、電気接続部材９５を基板９１上の電極パッド９２上に位置決め搭載する。そして、（ｂ）に示すように、高さ規制部材９６でＩＣチップ９３の高さ制御を行い、電気接続部材９５の加熱接合を行ってＩＣチップ９３の電極パッド９４と基板９１の電極パッド９２とを接続する。そして、フリップチップ実装の際に高さ規制部材９６が基板９１に当たるため、ＩＣチップ９３と基板９１の間の距離を規制することができる。
しかしながら、図２に示すような特許文献１にかかる方法では、チップと基板の間の距離の精度が粗くなるおそれがある。特許文献１では、ＩＣチップ９３と基板９１の間の距離について、±５μｍ以内の精度を出すことを課題としている。しかしながら、超伝導量子回路のフリップチップ実装には、この精度よりも高い精度が要求されるため、この方法は適用できないという問題がある。この問題を解決し、非常に精度の高いフリップチップ実装の方法を実現することが、超伝導量子回路の実用化にとって不可欠な課題になっている。
図３は、本実施の形態にかかる超伝導回路装置１を示す図である。図３は、超伝導回路装置１の側面から見た断面図である。なお、図３において、読み出し部３及び制御部４は省略されている（以下の図においても同様）。本実施の形態にかかる超伝導回路装置１は、実質的に図１に示した超伝導回路装置１と同様の構成を有する。つまり、本実施の形態にかかる超伝導回路装置１は、量子回路チップ２０と、基板４０とを有する。量子回路チップ２０には、超伝導材料を用いた量子回路２２と電極２４（第１の電極）とが形成されている。基板４０には、電極４４（第２の電極）が形成されている。電極２４と電極４４とはバンプ１０で接続されている。
さらに、本実施の形態にかかる超伝導回路装置１は、スペーサ５０を有する。スペーサ５０は、チタン（Ｔｉ）又はチタン合金で形成されている。また、スペーサ５０は、量子回路チップ２０と基板４０との間の予め定められた位置に、量子回路チップ２０と基板４０とに接触した状態で配置されている。本実施の形態にかかる超伝導回路装置１は、このように構成されているので、後述するように、量子回路チップ２０と基板４０との間の距離を極めて精度よく調整することが可能である。したがって、本実施の形態にかかる超伝導回路装置１は、量子回路２２の性能と、量子回路２２の状態の読み出し容易性とを、両立させることができる。したがって、本実施の形態にかかる超伝導回路装置１は、装置全体としての性能を向上させることが可能である。
また、本実施の形態にかかる超伝導回路装置１の製造方法は、以下の処理を有する。すなわち、量子回路２２と電極２４とが形成された量子回路チップ２０と、電極４４が形成された基板４０とを対向させる。また、基板４０の予め定められた位置に、チタン又はチタン合金で形成されたスペーサ５０を配置する。そして、基板４０の予め定められた位置にスペーサ５０が配置された状態で、電極２４と電極４４とをバンプで接続する。これにより、量子回路チップ２０と基板４０との間の距離を極めて精度よく調整することが可能である。なお、量子回路チップ２０と基板４０とを対向させる処理と、基板４０にスペーサ５０を配置する処理の順序は問わない（以下に示す説明でも同様）。
（実施の形態１）
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
まず、実施の形態１について説明する。なお、実施の形態１にかかる超伝導回路装置１の構成は、図３に示したものと実質的に同様である。つまり、実施の形態１にかかる超伝導回路装置１は、量子回路２２と電極２４とが形成された量子回路チップ２０と、電極４４が形成された基板４０と、チタン又はチタン合金で形成されたスペーサ５０とを有する。なお、以下、図４及び図５を用いて、実施の形態１にかかる超伝導回路装置１の製造方法を説明するが、実施の形態１にかかる超伝導回路装置１の製造方法は、図４及び図５に示したものに限定されない。
図４は、実施の形態１にかかる超伝導回路装置１の製造方法の第１の例を示す図である。（ａ）で示すように、量子回路２２と電極２４とが形成された量子回路チップ２０と、電極４４が形成された基板４０とを対向させる。このとき、電極２４には、バンプ１０が付着している。また、基板４０に形成されたアライメントマーク６０Ａ（位置決め部材６０）に対応する位置に、スペーサ５０Ａを配置する。具体的には、産業用ロボット等の搬送機械が、スペーサ５０Ａを搬送する際に、アライメントマーク６０Ａを目標にして、スペーサ５０を配置してもよい。これにより、スペーサ５０Ａは、基板４０上の予め定められた位置に配置される。
その後、（ｂ）で示すように、スペーサ５０Ａが基板４０上の予め定められた位置に配置された状態で、バンプ１０によって量子回路チップ２０と基板４０とを接続する（フリップチップ接続）。具体的には、量子回路チップ２０の電極２４に付着したバンプ１０が、基板４０上の電極４４に圧接することで、電極２４と電極４４とがバンプ１０で接続される。これにより、スペーサ５０Ａは、量子回路チップ２０と基板４０との間に挟まれた状態となり、量子回路チップ２０が、スペーサ５０に接触する。つまり、スペーサ５０Ａが、量子回路チップ２０と基板４０とに接触した状態となる。
ここで、スペーサ５０Ａ（５０）は、チタン又はチタン合金で形成されているので、スペーサ５０Ａ（５０）の板厚を、量子回路チップ２０と基板４０との間の距離の設計値に対応する値に、精度よく加工することができる。したがって、量子回路チップ２０と基板４０との間の距離（間隔）を、量子回路チップ２０の全域に亘って、設計値に極めて近い値とすることができる。これにより、上述したように、量子回路２２と電極４２との間で、キャパシティブ結合１２及びインダクティブ結合１４が構成される。
図５は、実施の形態１にかかる超伝導回路装置１の製造方法の第２の例を示す図である。（ａ）で示すように、量子回路２２と電極２４とが形成された量子回路チップ２０と、電極４４が形成された基板４０とを対向させる。このとき、電極２４には、バンプ１０が付着している。また、基板４０に形成された位置決め用凸部６０Ｂ（位置決め部材６０）に対応する位置に、スペーサ５０Ａを配置する。具体的には、産業用ロボット等の搬送機械が、スペーサ５０Ａを搬送する際に、位置決め用凸部６０Ｂにスペーサ５０の側面が接するようにして、スペーサ５０を配置してもよい。これにより、スペーサ５０Ａは、基板４０上の予め定められた位置に配置される。
その後、（ｂ）で示すように、図４と同様にして、スペーサ５０Ａが基板４０上の予め定められた位置に配置された状態で、バンプ１０によって量子回路チップ２０と基板４０とを接続する（フリップチップ接続）。これにより、スペーサ５０Ａは、量子回路チップ２０と基板４０との間に挟まれた状態となり、量子回路チップ２０が、スペーサ５０に接触する。したがって、上述したように、量子回路チップ２０と基板４０との間の距離（間隔）を、量子回路チップ２０の全域に亘って、設計値に極めて近い値とすることができる。これにより、上述したように、量子回路２２と電極４２との間で、キャパシティブ結合１２及びインダクティブ結合１４が構成される。
なお、位置決め用凸部６０Ｂは、例えば酸化シリコン（ＳｉＯ２）又は銅（Ｃｕ）で形成され得る。位置決め用凸部６０ＢをＳｉＯ２で形成する場合は、まず、基板４０にスパッタによりＳｉＯ２膜を形成する。そして、そのＳｉＯ２膜をフォトリソグラフィーによりパターニングを行い、エッチングを行うことにより、基板４０上の所望の位置に所望の形状のＳｉＯ２の位置決め用凸部６０Ｂを形成することができる。位置決め用凸部６０ＢをＣｕで形成する場合は、基板４０上にレジストを塗布した後、フォトリソグラフィーによりパターニングを行い、メッキにより銅を形成する。そして、最後にレジストを除去することにより、基板４０上の所望の位置に所望の形状のＣｕの位置決め用凸部６０Ｂを形成することができる。
また、スペーサ５０Ａの配置の方法については、例えば、以下の方法を用いてもよい。例えば、真空ピンセットを用いて、スペーサ５０Ａを基板４０上の所定の位置に配置することができる。この場合、真空ピンセットでスペーサ５０Ａを吸着した状態で、基板４０上の所定の位置にスペーサ５０Ａを置く。そして、真空を解除することによりスペーサ５０Ａを真空ピンセットから離すことで、基板４０上の所定の位置にスペーサ５０Ａを配置できる。なお、真空ピンセットではなくても、ただのピンセットでスペーサ５０Ａをつまんで基板４０上の所定の位置に置くという方法でもよい。
また、離型フィルム（離型シート）を用いて、スペーサ５０Ａを基板４０上の所定の位置に配置することができる。この場合、スペーサ５０Ａの背面に離型フィルムを貼り付けた状態で、離型フィルムごとスペーサ５０Ａを基板４０上の所定の位置に置いたあと、離型フィルムをスペーサ５０Ａから剥すことで、基板４０上の所定の位置にスペーサ５０Ａを配置できる。なお、離型フィルムをスペーサ５０Ａに貼り付けておくことにより、スペーサ５０Ａの形状が容易に変形しない（破壊されない）ので、スペーサ５０Ａの形状を維持したまま基板４０上の所定の位置にスペーサ５０Ａを置くことが容易となる。また、スペーサ５０Ａを所定の位置に置いた後、スペーサ５０Ａを動かさないように離型フィルムを剥すためには、例えば、離型フィルムを、中央で左右に切断された２パーツの状態にしておくことが考えられる。この場合、スペーサ５０Ａを所定の位置に置いた後、まず、離型フィルムのついたスペーサ５０Ａの例えば左半分の任意の場所をピンセット等で抑えたまま、右半分の離型フィルムを剥す。その後、離型フィルムが剥された後のスペーサ５０Ａの右半分の任意の場所をピンセットなどで抑えながら、左半分の離型フィルムを剥す。
基板４０に形成される電極４２，４４，４６，４８の材料は、導電性がある任意の材料であってもよい。しかしながら、超伝導材料を用いた量子回路２２が実装されることを考慮して、電極４２，４４，４６，４８は、Ｎｂ（ニオブ）又はＡｌ（アルミニウム）などの超伝導材料を含んでいることが好ましい。
また、バンプ１０の材料も導電性があれば任意である。しかしながら、超伝導材料を用いた量子回路２２が実装されることを考慮して、バンプ１０は、Ｉｎ（インジウム）又はＳｎ（すず）などの超伝導材料を含んでいることが好ましい。また、基板４０上又は量子回路チップ２０上に形成されている電極の厚さは、５０ｎｍ～３００ｎｍ程度である。また、基板４０及び量子回路チップ２０の厚さは、２００μｍ～６００μｍ程度である。
次に、実施の形態１にかかるスペーサ５０Ａの特徴（要求される仕様）を説明する。まず、スペーサ５０Ａは、厚さ１μｍ以上１０μｍ以内、かつ、数ｍｍ四方～数ｃｍ四方の量子回路チップ２０全体の広さにわたって厚さの誤差が±２０％以内であることが、設計条件として要求される。上述したように、超伝導回路装置１の動作を良好にするため、数ｍｍ四方～数ｃｍ四方の量子回路チップ２０の全域にわたって、量子回路チップ２０と基板４０との間の距離の誤差を、±２０％（±０．２μｍ～±２μｍ）以内にする必要がある。この要求を満たすために、上記の設計条件は必須の条件である。
次に、スペーサ５０Ａの融点が、バンプ１０の材料の融点よりも高いことが要求される。これは、フリップチップ接続の際にスペーサ５０Ａが溶けないようにするためである。また、スペーサ５０Ａが、バンプ１０の材料よりも硬いことが要求される。これは、フリップチップ接続の際にスペーサ５０Ａが厚さ方向に変形しないようにするためである。また、スペーサ５０Ａは、非磁性であるであることが要求される。この条件は、量子回路２２を正常に動作させるために必須の条件である。
また、スペーサ５０Ａは、厚さ１μｍ程度、かつ広さ数ｍｍ四方～数ｃｍ四方程度の非常に薄い板状であっても、基板４０上に配置する際に、折れ曲がることのないようにハンドリングできることが要求される。
上記の条件を満たす材料として、チタン又はチタン合金（チタン材料）が適している。したがって、本実施の形態では、スペーサ５０として、チタン又はチタン合金を採用する。
上記の条件を満たす材料として、チタン又はチタン合金（チタン材料）が適している。したがって、本実施の形態では、スペーサ５０として、チタン又はチタン合金を採用する。
チタン合金は、例えばＮｂ－Ｔｉ合金が考えられるが、後述する条件を満たすチタン合金であれば、その組成は任意である。また、スペーサ５０Ａは、チタン材料を圧延して厚さ数μｍの箔に加工し、レーザ加工によって所定の寸法に切断することで、成形され得る。なお、レーザ加工は、切断によって発生するバリによる厚みのバラツキを上記の厚さの誤差（精度）に影響を及ぼさないようにする（厚みのバラツキを許容範囲に収める）ことを実現できる。また、上述したように、本実施の形態では、スペーサ５０Ａと基板４０とを別個に製造加工するので、基板４０からスペーサ５０の上面までの高さの精度を極めて高くすることができる。なお、スペーサ５０Ａの加工の方法として、レーザ加工の他に、水や空気やガスなどの圧力で切断する方法や、薬品を用いたエッチングや、切削や、抜型を用いた成型加工が挙げられる。
実施の形態１にかかるスペーサ５０Ａは、量子回路２２を動作させる温度において超伝導にならない、つまり常伝導状態であることが要求される。ここで、量子回路２２を動作させる温度は、１００ｍＫ以下であることが好ましく、１００ｍＫ以下であれば温度は低いほど好ましい。例えば、量子回路２２は、１０ｍＫ程度の極低温に冷却して動作される。これは、量子回路チップ２０を効率的に冷却するために、基板４０と量子回路チップ２０と間の熱パスとしても機能させるためである。以下、詳述する。
上述したように、基板４０は、コールドステージによって冷却されている。この場合、量子回路チップ２０は、コールドステージとは、基板４０及びバンプ１０を通してのみ、熱的に接触している。言い換えると、量子回路チップ２０は、基板４０及びバンプ１０を介してのみ、コールドステージによって熱を奪われる。これは、量子回路チップ２０及び基板４０の周囲が真空であり、真空は基本的に熱伝導パスとしては機能しないためである。ここで、バンプ１０にはＩｎ（インジウム）等の超伝導材料を用いることが一般的である。そして、超伝導材料を用いたバンプ１０（超伝導バンプ）は熱をほとんど通さない。したがって、結果的に、コールドステージと量子回路チップ２０との間の熱伝導パスは非常に弱いものとなってしまう。そのため、量子回路チップ２０の冷却が非効率的になってしまうという問題がある。
これに対し、実施の形態１にかかるスペーサ５０Ａは、量子回路２２を動作させる温度において超伝導にならない（常伝導状態である）チタン材料で形成されている。このような材料は、量子回路２２を動作させる温度においても熱伝導度が超伝導バンプに比べて非常に高いため、基板４０と量子回路チップ２０との間に強力な熱伝導パスを形成できる。したがって、結果として、量子回路チップ２０を効率的に冷却することが可能になるという効果がある。
なお、チタンは、非常に純度が高く結晶性の高い試料を作製できた場合、量子回路２２を動作させるような極低温、例えば１００ｍＫ以下で、超伝導状態であることが知られている。一方、チタンをスペーサの形状に成形加工した場合、成形加工によって結晶性が低下するなどの原因により、超伝導転移温度が極めて低くなり、その結果、量子回路２２を動作させるような極低温、例えば１００ｍＫ以下のような極低温、で、超伝導状態にならない場合がある。実施の形態１では、量子回路２２を動作させる温度で超伝導状態にならない（常伝導状態である）チタン材料のスペーサ５０Ａを敢えて用いることにより、基板４０と量子回路チップ２０との間の熱伝導パスを実現できる。
図６～図１１は、実施の形態１にかかる超伝導回路装置１における、基板４０に対するスペーサ５０Ａの配置方法の例を示す図である。図６～図１１は、超伝導回路装置１を上（図３の上方向）から見た平面図である。但し、説明のため、図６～図１１において、量子回路チップ２０は透過しているように示されている。また、図６～図１１では、コールドステージ及び位置決め部材６０の図示を省略している。
図６は、実施の形態１にかかる超伝導回路装置１における、基板４０に対するスペーサ５０Ａの配置方法の第１の例を示す図である。第１の例では、量子回路チップ２０の中央近傍の領域２０ｃに量子回路２２が配置され、その領域２０ｃの周囲にスペーサ５０Ａが配置されている。つまり、第１の例において、スペーサ５０Ａは、量子回路２２が配置された領域の周囲に配置されている。
通常、量子回路２２は、量子回路チップ２０の中央近傍に配置されることが多いので、量子回路チップ２０の外周（周端）近傍は空きスペースとなっていることが多い。そこで、図６に示した第１の例のように、空きスペースである外周近傍にスペーサ５０Ａを配置することで、空きスペースを有効に利用できる。
また、第１の例では、量子回路チップ２０の外周近傍にスペーサ５０Ａが配置されている。これにより、量子回路チップ２０の外周側が撓むことが抑制される。したがって、量子回路チップ２０の全域に亘って、量子回路チップ２０と基板４０との間の距離の精度を高めることができる（後述する他の例でも同様）。
図７は、実施の形態１にかかる超伝導回路装置１における、基板４０に対するスペーサ５０Ａの配置方法の第２の例を示す図である。第１の例と同様に、第２の例では、量子回路チップ２０の中央近傍の領域２０ｃに量子回路２２が配置され、その領域２０ｃの周囲にスペーサ５０Ａ－１が配置されている。但し、領域２０ｃの略中央に量子回路２２が配置されない領域が設けられており、その領域にスペーサ５０Ａ－２が配置されている。
つまり、第２の例において、スペーサ５０Ａ－１は、量子回路２２が配置された領域の周囲の領域（第１の領域）に配置されている。また、第２の例において、スペーサ５０Ａ－２は、量子回路２２が配置された領域に挟まれた領域（第２の領域）に配置されている。言い換えると、スペーサ５０Ａ－２は、量子回路２２が配置された領域に少なくとも一部を囲まれた領域（第２の領域）に配置されている。
このように、量子回路チップ２０の中央近傍にスペーサ５０Ａ－２を配置することで、量子回路チップ２０の中央近傍の撓みを抑制できる。つまり、第１の例では、量子回路チップ２０の中央近傍が支持されていないので量子回路チップ２０の中央近傍が撓んでしまうおそれがある。これに対し、第２の例のように量子回路チップ２０の中央近傍にスペーサ５０Ａ－２を配置することで、量子回路チップ２０の中央付近の撓みを抑制できる。したがって、第１の例と比較して、上述した量子回路チップ２０と基板４０との間の距離の精度をさらに高めることができる。
図８は、実施の形態１にかかる超伝導回路装置１における、基板４０に対するスペーサ５０Ａの配置方法の第３の例を示す図である。第３の例では、スペーサ５０Ａは、量子回路２２が配置された領域の周囲に配置されたスペーサ５０Ａ－１と、量子回路２２が配置された領域に挟まれた領域に配置されたスペーサ５０Ａ－３とが、一体となって構成されている。
具体的には、第１の例と同様に、スペーサ５０Ａ－１は、量子回路チップ２０の外周近傍に配置されている。また、第３の例では、量子回路２２は、量子回路チップ２０の中央付近において、領域２０ｃＡと、領域２０ｃＢとに分かれて配置されている。そして、領域２０ｃＡと領域２０ｃＢとの間に、棒状のスペーサ５０Ａ－３が配置されている。
つまり、スペーサ５０Ａ－１は、量子回路２２が配置された領域（領域２０ｃＡ，２０ｃＢ）の周囲の領域（第１の領域）に配置されている。また、スペーサ５０Ａ－３は、量子回路２２が配置された領域（領域２０ｃＡ，２０ｃＢ）に挟まれた領域（第２の領域）に配置されている。言い換えると、スペーサ５０Ａ－３は、量子回路２２が配置された領域に少なくとも一部を囲まれた領域（第２の領域）に配置されている。
このように、第３の例のように量子回路チップ２０の中央近傍にスペーサ５０Ａ－３を配置することで、第２の例と同様に、量子回路チップ２０の撓みを抑制できる。したがって、第１の例と比較して、上述した量子回路チップ２０と基板４０との間の距離の精度をさらに高めることができる。また、第３の例では、スペーサ５０Ａ－１とスペーサ５０Ａ－３とが一体となっているので、第２の例と比較して、容易に、スペーサ５０Ａを基板４０に配置することができる。
なお、図８の例では、量子回路２２が配置される領域（領域２０ｃＡ，２０ｃＢ）の形状が矩形であるが、このような構成に限られない。スペーサ５０Ａ－３がスペーサ５０Ａ－１の対角線上に設けられてもよい。この場合、量子回路２２が配置される領域（領域２０ｃＡ，２０ｃＢ）の形状は、三角形となる。このことは、後述する図９の例でも同様である。
図９は、実施の形態１にかかる超伝導回路装置１における、基板４０に対するスペーサ５０Ａの配置方法の第４の例を示す図である。第４の例では、スペーサ５０Ａは、量子回路２２が配置された領域の周囲の一部に配置された２つのスペーサ５０Ａ－４と、量子回路２２が配置された領域に挟まれた領域に配置されたスペーサ５０Ａ－３とで構成されている。
具体的には、第３の例と同様に、第４の例では、量子回路２２は、量子回路チップ２０の中央付近において、領域２０ｃＡと、領域２０ｃＢとに分かれて配置されている。そして、領域２０ｃＡと領域２０ｃＢとの間に、棒状のスペーサ５０Ａ－３が配置されている。また、２つのスペーサ５０Ａ－４は、量子回路チップ２０の対向する辺にそれぞれ配置されている。なお、第４の例では、スペーサ５０Ａ－４は、配置されている量子回路チップ２０の一辺を完全に覆うように配置されている。
スペーサ５０Ａ－４は、量子回路２２が配置された領域（領域２０ｃＡ，２０ｃＢ）の周囲の領域（第１の領域）に配置されている。また、スペーサ５０Ａ－３は、量子回路２２が配置された領域（領域２０ｃＡ，２０ｃＢ）に挟まれた領域（第２の領域）に配置されている。言い換えると、スペーサ５０Ａ－３は、量子回路２２が配置された領域に少なくとも一部を囲まれた領域（第２の領域）に配置されている。
このように、量子回路チップ２０の対向する辺に２つのスペーサ５０Ａ－４がそれぞれ配置されていることで、量子回路チップ２０の外周側が撓むことが抑制される。また、量子回路チップ２０の中央近傍にスペーサ５０Ａ－３を配置することで、第２の例と同様に、量子回路チップ２０の中央近傍の撓みを抑制できる。したがって、第１の例と比較して、上述した量子回路チップ２０と基板４０との間の距離の精度をさらに高めることができる。
なお、図９では、スペーサ５０Ａ－３とスペーサ５０Ａ－４とが別個に配置されている。しかしながら、量子回路チップ２０の辺のうち、棒状のスペーサ５０Ａ－３の両端近傍の辺（図９の縦方向の２辺）に、スペーサ５０Ａ－４を配置してもよい。こうすることで、スペーサ５０Ａ－３とスペーサ５０Ａ－４とを（Ｈ字形に）一体とすることができる。この場合、第３の例と同様に、容易に、スペーサ５０Ａを基板４０に配置することができる。
図１０は、実施の形態１にかかる超伝導回路装置１における、基板４０に対するスペーサ５０Ａの配置方法の第５の例を示す図である。第５の例では、スペーサ５０Ａは、量子回路２２が配置された領域の周囲に配置されたスペーサ５０Ａ－１と、量子回路２２が配置された領域に挟まれた領域に配置されたスペーサ５０Ａ－５とが、一体となって構成されている。
具体的には、第１の例と同様に、第５の例では、スペーサ５０Ａ－１は、量子回路チップ２０の外周近傍に配置されている。また、第５の例では、量子回路２２は、量子回路チップ２０の中央付近において、領域２０ｃＣと、領域２０ｃＤと、領域２０ｃＥと、領域２０ｃＦとに分かれて配置されている。そして、これらの４つの領域２０ｃの間に、２つの棒が交差した形状（Ｘ字形）のスペーサ５０Ａ－５が配置されている。
つまり、スペーサ５０Ａ－１は、量子回路２２が配置された領域（領域２０ｃＣ，２０ｃＤ，２０ｃＥ，２０ｃＦ）の周囲の領域（第１の領域）に配置されている。また、スペーサ５０Ａ－５は、量子回路２２が配置された領域（領域２０ｃＣ，２０ｃＤ，２０ｃＥ，２０ｃＦ）に挟まれた領域（第２の領域）に配置されている。言い換えると、スペーサ５０Ａ－５は、量子回路２２が配置された領域に少なくとも一部を囲まれた領域（第２の領域）に配置されている。なお、図１０では、スペーサ５０Ａ－５は、２つの斜め方向の棒が交差した形状であるが、スペーサ５０Ａ－５は、縦方向の横と横方向の棒とが交差した形状であってもよい。
このように、第５の例のように量子回路チップ２０の中央近傍にスペーサ５０Ａ－５を配置することで、第２の例と同様に、量子回路チップ２０の中央近傍の撓みを抑制できる。したがって、第１の例と比較して、上述した量子回路チップ２０と基板４０との間の距離の精度をさらに高めることができる。また、第５の例では、スペーサ５０Ａ－１とスペーサ５０Ａ－３とが一体となっているので、第２の例などと比較して、容易に、スペーサ５０Ａを基板４０に配置することができる。
さらに、図１０のスペーサ５０Ａ－５の面積は、図８のスペーサ５０Ａ－３の面積よりも大きい。したがって、第５の例では、第３の例と比較して、量子回路チップ２０の中央近傍で量子回路チップ２０を支持するスペーサ５０Ａの面積が大きい。したがって、量子回路チップ２０全体の撓みをさらに抑制できる。
図１１は、実施の形態１にかかる超伝導回路装置１における、基板４０に対するスペーサ５０Ａの配置方法の第６の例を示す図である。第６の例では、スペーサ５０Ａは、量子回路２２が配置された領域の周囲に配置された４つのスペーサ５０Ａ－６と、量子回路２２が配置された領域に挟まれた領域に配置されたスペーサ５０Ａ－５とが、一体となって構成されている。
具体的には、４つのスペーサ５０Ａ－６は、量子回路チップ２０の４つの角部近傍に配置されている。また、第５の例と同様に、第６の例では、量子回路２２は、量子回路チップ２０の中央付近において、領域２０ｃＣと、領域２０ｃＤと、領域２０ｃＥと、領域２０ｃＦとに分かれて配置されている。そして、これらの４つの領域２０ｃの間に、２つの棒が交差した形状のスペーサ５０Ａ－５が配置されている。
つまり、スペーサ５０Ａ－６は、量子回路２２が配置された領域（領域２０ｃＣ，２０ｃＤ，２０ｃＥ，２０ｃＦ）の周囲の領域（第１の領域）に配置されている。また、スペーサ５０Ａ－５は、量子回路２２が配置された領域（領域２０ｃＣ，２０ｃＤ，２０ｃＥ，２０ｃＦ）に挟まれた領域（第２の領域）に配置されている。言い換えると、スペーサ５０Ａ－５は、量子回路２２が配置された領域に少なくとも一部を囲まれた領域（第２の領域）に配置されている。
第６の例のように４つのスペーサ５０Ａ－６が量子回路チップ２０の４つの角部近傍に配置されていることで、量子回路チップ２０の角部が撓むことを抑制できる。また、第６の例のように量子回路チップ２０の中央近傍にスペーサ５０Ａ－５を配置することで、第２の例と同様に、量子回路チップ２０の中央近傍の撓みを抑制できる。したがって、第１の例と比較して、上述した量子回路チップ２０と基板４０との間の距離の精度をさらに高めることができる。また、第６の例では、４つのスペーサ５０Ａ－６とスペーサ５０Ａ－３とが一体となっているので、第２の例などと比較して、容易に、スペーサ５０Ａを基板４０に配置することができる。
図６～図１１に示した例において、量子回路２２を動作させる温度で常伝導状態であるチタン材料のスペーサ５０Ａが用いられ得る。したがって、基板４０と量子回路チップ２０との間の熱伝導パスを効果的に実現できる。特に、図１０に示した第５の例のように、基板４０と接触しているスペーサ５０Ａの面積が大きいほど、その熱伝導パスによる冷却効果が高くなり得る。
また、スペーサ５０Ａは、量子回路チップ２０の量子回路２２が配置されている領域２０ｃに接触しないように配置されている。仮に、スペーサ５０Ａが量子回路２２と接触してしまうと、インダクティブ結合１４又はキャパシティブ結合１２の途中にスペーサ５０Ａが存在することとなる可能性がある。この場合、インダクティブ結合１４又はキャパシティブ結合１２を効果的に機能させることができなくなるおそれがある。一方、本実施の形態では、スペーサ５０Ａが、量子回路チップ２０の量子回路２２が配置されている領域２０ｃに接触しないように配置されているので、インダクティブ結合１４又はキャパシティブ結合１２の機能の低下を抑制させることができる。
但し、量子回路２２の近傍で量子回路チップ２０が撓むことを抑制するために、スペーサ５０Ａは、量子回路２２が配置されている領域２０ｃのできるだけ近くに配置することが好ましい。つまり、量子回路２２が配置されている領域２０ｃとスペーサ５０Ａとの間の最短距離は、できるだけ短い方がよい。
上述したように、本実施の形態においては、チタン材料（チタン又はチタン合金）で形成されたスペーサ５０が量子回路チップ２０と基板４０との間の予め定められた位置に配置されている。これにより、量子回路チップ２０と基板４０との間の距離を、極めて精度よく調整することが可能である。したがって、本実施の形態にかかる超伝導回路装置１は、上述したように、装置全体としての性能を向上させることが可能である。
また、本実施の形態においては、スペーサ５０は、量子回路２２が配置された領域２０ｃの周囲の領域に配置され得る。これにより、上述したように、量子回路チップ２０の外周近傍が撓むことが抑制される。したがって、量子回路チップ２０と基板４０との間の距離を、量子回路チップ２０の全域に亘って、極めて精度よく調整することが可能である。また、スペーサ５０は、量子回路２２が配置された領域２０ｃに挟まれた領域に配置され得る。これにより、量子回路２２が配置された量子回路チップ２０の中央近傍で量子回路チップ２０が撓むことが抑制される。したがって、量子回路チップ２０と基板４０との間の距離を、量子回路チップ２０の全域に亘って、さらに精度よく調整することが可能である。また、スペーサ５０Ａは、量子回路２２が配置された領域の周囲の領域（第１の領域）に配置される部分と、量子回路２２が配置された領域に挟まれた領域（第２の領域）に配置される部分とが、一体となるように形成され得る。これにより、容易に、スペーサ５０Ａを基板４０に配置することができる。
また、実施の形態１においては、スペーサ５０Ａは、量子回路２２を動作させる温度で常伝導状態であるチタン材料で形成されている。したがって、上述したように、基板４０と量子回路チップ２０との間の熱伝導パスを効果的に実現できる。したがって、量子回路チップ２０を効率的に冷却することが可能となる。
なお、図２に示した方法では、ＩＣチップ９３に銅で形成された高さ規制部材９６が形成されている。この方法では、高さ規制部材９６を形成するために、ＩＣチップ９３が多数形成されているウエハ上に銅をメッキで積層した後、ＣＭＰ（Chemical Mechanical Polishing）によって平坦化をすることで高さ規制部材９６を形成し、そのあとでウエハを切断して各チップに個片化する必要がある。その場合、ＣＭＰによって平坦化をしたあとのウエハの平坦度にムラが生じることを避けられないため、ウエハの位置によって高さ規制部材９６の高さが異なってしまう。そのため、高さ規制部材９６を設計通りの高さで精度よく作製することが困難であるという問題がある。また、この方法では、メッキ装置及び研磨装置等が必要となり、作業工程の複雑化及びコストの高騰を招来するおそれがある。
一方、本実施の形態にかかるスペーサ５０は、量子回路チップ２０とは別個に製造される。したがって、量子回路チップ２０を個片化したあとに、基板４０上にスペーサ５０を置くだけでよい。したがって、本実施の形態では、メッキ装置及び研磨装置が不要であるので、図２の例と比較して、作業工程が簡略化でき、コストも削減され得る。また、スペーサ５０は、極めて精度よく成形され得る。さらに、スペーサ５０は、基板４０と別に製造され得る。したがって、基板４０の表面処理を精度よく行った後でスペーサ５０を置くことで、基板４０からスペーサ５０の上面までの高さの精度を極めて高くすることができる。
（実施の形態２）
次に、実施の形態２について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。実施の形態２は、スペーサ５０の特性が実施の形態１にかかるものと異なる点で、実施の形態１と異なる。
次に、実施の形態２について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。実施の形態２は、スペーサ５０の特性が実施の形態１にかかるものと異なる点で、実施の形態１と異なる。
図１２は、実施の形態２にかかる超伝導回路装置１を示す図である。実施の形態２にかかる超伝導回路装置１の構成は、後述するスペーサ５０の特性を除いて、図３に示したものと実質的に同様である。つまり、実施の形態２にかかる超伝導回路装置１は、量子回路２２と電極２４とが形成された量子回路チップ２０と、電極４４が形成された基板４０と、チタン又はチタン合金で形成されたスペーサ５０とを有する。また、実施の形態２にかかる超伝導回路装置１の製造方法は、図４及び図５に示した方法であってもよい。
したがって、実施の形態２においても、上述したような、量子回路チップ２０と基板４０との間の距離を、極めて精度よく調整することが可能である。したがって、実施の形態２にかかる超伝導回路装置１は、実施の形態１と同様に、装置全体としての性能を向上させることが可能である。
ここで、実施の形態２にかかるスペーサ５０Ｂは、実施の形態１にかかるスペーサ５０Ａと異なり、量子回路２２を動作させる温度において超伝導状態になるチタン材料で形成されている。つまり、実施の形態２にかかるスペーサ５０Ｂは、量子回路２２を動作させる温度において超伝導状態である。これは、スペーサ５０Ｂを磁気シールドとしても機能させるためである。以下、詳述する。なお、上述したように、チタンは、非常に純度が高く結晶性の高い試料を作製できた場合、量子回路２２を動作させるような極低温、例えば１００ｍＫ以下のような極低温、で、超伝導状態である。したがって、実施の形態２にかかるスペーサ５０Ｂは、純度が高く結晶性の良いチタン材料（チタン及びチタン合金）で形成され得る。
一般的に、超伝導量子回路は、磁気に非常に敏感であり、例えば地磁気程度の非常に微弱な磁気が存在するだけでも敏感に反応して誤動作を発生してしまうおそれがある。また、超伝導量子回路を動作させる環境には、地磁気以外にも、様々な磁気ノイズが存在し得る。したがって、そのような微弱な磁気ノイズから超伝導量子回路を遮蔽（シールド）することが望ましい。
実施の形態２では、スペーサ５０Ｂに超伝導材料を用いることにより、この磁気シールドの機能を実現する。超伝導材料は、マイスナー効果による完全反磁性という超伝導特有の性質により、非常に高性能な磁気シールドとして機能し得る。したがって、スペーサ５０Ｂは、図１２に示すように、矢印Ａで示すような非常に微弱な磁気ノイズから、量子回路２２を遮蔽することができる。したがって、実施の形態２にかかる超伝導回路装置１は、量子回路２２が誤動作を発生する確率を低減することができる。
なお、基板４０に対するスペーサ５０Ｂの配置方法は、図６～図１１に例示したものを採用可能である。特に、図６～図８，図１０に例示するように、量子回路チップ２０の外周近傍の全域にスペーサ５０Ｂを配置することで、量子回路２２を、外周から侵入する磁気ノイズから遮蔽することができる。言い換えると、スペーサ５０Ｂによって、量子回路２２に対する磁気ノイズの影響を抑制できる。
なお、図９に例示した配置方法であっても、スペーサ５０Ｂが量子回路２２に対する地磁気（磁気ノイズ）の影響を抑制することがあり得る。地磁気は地球の南北方向に強く働く。したがって、図９の２つのスペーサ５０Ａ－４の位置にスペーサ５０Ｂを配置し、この２つのスペーサ５０Ｂが量子回路２２のそれぞれ北側及び南側に配置されるように超伝導回路装置１を置くことで、量子回路２２に対する地磁気（磁気ノイズ）の影響を抑制し得る。言い換えると、図９の上方が北方向又は南方向となるように超伝導回路装置１を置き、２つのスペーサ５０Ｂの長手方向が東西方向に沿って配置されるようにすることで、量子回路２２に対する地磁気（磁気ノイズ）の影響を抑制し得る。なお、量子回路チップ２０の縦方向の辺から量子回路２２（領域２０ｃＡ）までの距離をできるだけ空けることで、さらに、量子回路２２に対する地磁気（磁気ノイズ）の影響を抑制することができる。
（実施の形態３）
次に、実施の形態３について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。実施の形態３は、異なる特性のスペーサ５０が同じ基板４０（超伝導回路装置１）に配置されている点で、他の実施の形態と異なる。
次に、実施の形態３について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。実施の形態３は、異なる特性のスペーサ５０が同じ基板４０（超伝導回路装置１）に配置されている点で、他の実施の形態と異なる。
図１３～図１５は、実施の形態３にかかる超伝導回路装置１における、基板４０に対するスペーサ５０の配置方法の例を示す図である。図１３～図１５は、超伝導回路装置１を上（図３の上方向）から見た平面図である。但し、説明のため、図１３～図１５において、量子回路チップ２０は透過しているように示されている。また、図１３～図１５では、位置決め部材６０の図示を省略している。
図１３は、実施の形態３にかかる超伝導回路装置１における、基板４０に対するスペーサ５０の配置方法の第１の例を示す図である。図１３に示す配置方法は、図７に示した配置方法に対応している。ここで、図１３に示す例では、量子回路チップ２０の中央近傍の領域２０ｃに量子回路２２が配置され、その領域２０ｃの周囲にスペーサ５０Ｂが配置されている。そして、領域２０ｃの略中央に量子回路２２が配置されない領域が設けられており、その領域にスペーサ５０Ａが配置されている。
つまり、図１３に示す例において、量子回路２２を動作させる温度の温度において超伝導状態であるスペーサ５０Ｂが、量子回路２２が配置された領域の周囲の領域（第１の領域）に配置されている。また、量子回路２２を動作させる温度の温度において常伝導状態であるスペーサ５０Ａが、量子回路２２が配置された領域に挟まれた領域（第２の領域）に配置されている。言い換えると、スペーサ５０Ａは、量子回路２２が配置された領域に少なくとも一部を囲まれた領域（第２の領域）に配置されている。
図１４は、実施の形態３にかかる超伝導回路装置１における、基板４０に対するスペーサ５０の配置方法の第２の例を示す図である。図１４に示す配置方法は、図８に示した配置方法に対応している。ここで、図１４に示す例では、量子回路２２が配置された領域の周囲にスペーサ５０Ｂが配置されている。また、量子回路２２は、量子回路チップ２０の中央付近において、領域２０ｃＡと、領域２０ｃＢとに分かれて配置されている。そして、領域２０ｃＡと領域２０ｃＢとの間に、棒状のスペーサ５０Ａが配置されている。
つまり、図１４に示す例において、量子回路２２を動作させる温度の温度において超伝導状態であるスペーサ５０Ｂが、量子回路２２が配置された領域の周囲の領域（第１の領域）に配置されている。また、量子回路２２を動作させる温度の温度において常伝導状態であるスペーサ５０Ａが、量子回路２２が配置された領域に挟まれた領域（第２の領域）に配置されている。言い換えると、スペーサ５０Ａは、量子回路２２が配置された領域に少なくとも一部を囲まれた領域（第２の領域）に配置されている。
図１５は、実施の形態３にかかる超伝導回路装置１における、基板４０に対するスペーサ５０の配置方法の第３の例を示す図である。図１５に示す配置方法は、図１０に示した配置方法に対応している。ここで、図１５に示す例では、量子回路２２が配置された領域の周囲にスペーサ５０Ｂが配置されている。また、量子回路２２は、量子回路チップ２０の中央付近において、領域２０ｃＣと、領域２０ｃＤと、領域２０ｃＥと、領域２０ｃＦとに分かれて配置されている。そして、これらの４つの領域２０ｃの間に、２つの棒が交差した形状のスペーサ５０Ａが配置されている。
つまり、図１５に示す例において、量子回路２２を動作させる温度の温度において超伝導状態であるスペーサ５０Ｂが、量子回路２２が配置された領域の周囲の領域（第１の領域）に配置されている。また、量子回路２２を動作させる温度の温度において常伝導状態であるスペーサ５０Ａが、量子回路２２が配置された領域に挟まれた領域（第２の領域）に配置されている。言い換えると、スペーサ５０Ａは、量子回路２２が配置された領域に少なくとも一部を囲まれた領域（第２の領域）に配置されている。
以上説明したように、実施の形態３では、スペーサ５０は、量子回路２２が配置された領域の周囲の領域（第１の領域）と、量子回路２２が配置された領域に挟まれた領域（第２の領域）とに配置されている。そして、第１の領域に配置された部分（スペーサ５０Ｂ）は、量子回路２２を動作させる温度の温度において超伝導状態であり、第２の領域に配置された部分（スペーサ５０Ａ）は、量子回路２２を動作させる温度の温度において常伝導状態である。
量子回路２２を動作させる温度の温度において超伝導状態であるスペーサ５０Ｂが、量子回路２２が配置された領域の周囲の領域（第１の領域）に配置されていることで、実施の形態２のように、量子回路２２に対する磁気ノイズを遮断することができる。また、量子回路２２を動作させる温度の温度において常伝導状態であるスペーサ５０Ａが、量子回路２２が配置された領域に挟まれた領域（第２の領域）に配置されていることで、実施の形態１のように、量子回路チップ２０を効率的に冷却することができる。したがって、実施の形態３にかかる超伝導回路装置１では、スペーサ５０が、磁気シールド及び熱伝導パスの両方の機能を果たすことが可能となる。なお、図１３～図１５の例では、量子回路チップ２０の外周近傍及び中央近傍にスペーサ５０が配置されているので、実施の形態１と同様に、量子回路チップ２０と基板４０との間の距離の精度をさらに高めることができる。
なお、実施の形態３においては、スペーサ５０Ａとスペーサ５０Ｂとで超伝導の特性が異なるので、図１４及び図１５において、スペーサ５０Ａとスペーサ５０Ｂとは、一体でなくてもよい。つまり、実施の形態３において、スペーサ５０Ａとスペーサ５０Ｂとは、別個に製造され得る。なお、超伝導の特性が異なるスペーサ５０Ａとスペーサ５０Ｂと一体とすることが可能であれば、両者を一体としてもよい。これにより、上述したように、スペーサ５０を基板４０に容易に配置することが可能となる。
（変形例）
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１において、スペーサ５０の配置方法は、図６～図１１に例示したものに限られない。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１において、スペーサ５０の配置方法は、図６～図１１に例示したものに限られない。
例えば、図６に例示したように量子回路チップ２０の外周近傍にスペーサ５０を配置し、さらに、外周近傍に配置されたスペーサ５０の内側に、外周近傍に配置されたスペーサ５０と同様の形状のスペーサ５０を配置してもよい。つまり、中空の四角形（四辺形）の形状のスペーサ５０が二重に配置されてもよい。さらに、スペーサ５０は、図６に例示するような四辺形の形状に配置される必要はない。スペーサ５０は、量子回路チップ２０の外周形状に合わせて、適宜、配置され得る。例えば、量子回路チップ２０の外周形状が円形である場合、スペーサ５０は、円形に配置され得る。これらのことは、他の実施の形態においても同様である。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
超伝導材料を用いた量子回路と第１の電極とが形成された量子回路チップと、
第２の電極が形成された基板と、
スペーサと
を有し、
前記第１の電極と前記第２の電極とはバンプで接続されており、
前記スペーサは、チタン又はチタン合金で形成され、量子回路チップと基板との間の予め定められた位置に配置されている
超伝導回路装置。
（付記２）
前記基板には、第３の電極が形成されており、
前記第３の電極と前記量子回路とが、キャパシティブ結合によって結合されており、前記キャパシティブ結合を介して、前記量子回路の状態の読み出しが行われる
付記１に記載の超伝導回路装置。
（付記３）
前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記１又は２に記載の超伝導回路装置。
（付記４）
前記スペーサは、前記量子回路を動作させる温度において超伝導状態である
付記１又は２に記載の超伝導回路装置。
（付記５）
前記スペーサは、前記量子回路が配置された領域の周囲の領域に配置されている
付記１から４のいずれか１項に記載の超伝導回路装置。
（付記６）
前記スペーサは、前記量子回路が配置された領域に挟まれた領域に配置されている
付記１から５のいずれか１項に記載の超伝導回路装置。
（付記７）
前記スペーサは、前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置されており、
前記第１の領域に配置された前記スペーサと前記第２の領域に配置された前記スペーサとが一体となるように形成されている
付記１から４のいずれか１項に記載の超伝導回路装置。
（付記８）
前記スペーサは、前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置されており、
前記第１の領域に配置された前記スペーサは、前記量子回路を動作させる温度において超伝導状態であり、
前記第２の領域に配置された前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記１又は２に記載の超伝導回路装置。
（付記９）
前記スペーサは、前記基板に形成された位置決め部材に対応する位置に配置されている
付記１から８のいずれか１項に記載の超伝導回路装置。
（付記１０）
チタン又はチタン合金で形成され、
超伝導材料を用いた量子回路と第１の電極とが形成された量子回路チップと、第２の電極が形成された基板とが、前記第１の電極と前記第２の電極とでバンプで接続される際に、前記量子回路チップと前記基板との間の予め定められた位置に配置される、
スペーサ。
（付記１１）
前記量子回路を動作させる温度において常伝導状態である
付記１０に記載のスペーサ。
（付記１２）
前記量子回路を動作させる温度において超伝導状態である
付記１０に記載のスペーサ。
（付記１３）
前記量子回路が配置された領域の周囲の領域に配置される
付記１０から１２のいずれか１項に記載のスペーサ。
（付記１４）
前記量子回路が配置された領域に挟まれた領域に配置される
付記１０から１３のいずれか１項に記載のスペーサ。
（付記１５）
前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置され、
前記第１の領域に配置される部分と前記第２の領域に配置される部分とが一体となるように形成されている
付記１０から１３のいずれか１項に記載のスペーサ。
（付記１６）
前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置されており、
前記第１の領域に配置された部分は、前記量子回路を動作させる温度において超伝導状態であり、
前記第２の領域に配置された部分は、前記量子回路を動作させる温度において常伝導状態である
付記１０又は１１に記載のスペーサ。
（付記１７）
超伝導材料を用いた量子回路と第１の電極とが形成された量子回路チップと、第２の電極が形成された基板とを対向させ、
前記基板の予め定められた位置に、チタン又はチタン合金で形成されたスペーサを配置し、
前記基板の予め定められた位置に前記スペーサが配置された状態で、前記第１の電極と前記第２の電極とをバンプで接続する
超伝導回路装置の製造方法。
（付記１８）
前記基板に形成された第３の電極と前記量子回路とが、キャパシティブ結合によって結合され、前記キャパシティブ結合を介して、前記量子回路の状態の読み出しが行われる
付記１７に記載の超伝導回路装置の製造方法。
（付記１９）
前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記１７又は１８に記載の超伝導回路装置の製造方法。
（付記２０）
前記スペーサは、前記量子回路を動作させる温度において超伝導状態である
付記１７又は１８に記載の超伝導回路装置の製造方法。
（付記２１）
前記スペーサは、前記量子回路が配置された領域の周囲の領域に配置される
付記１７から２０のいずれか１項に記載の超伝導回路装置の製造方法。
（付記２２）
前記スペーサは、前記量子回路が配置された領域に挟まれた領域に配置される
付記１７から２１のいずれか１項に記載の超伝導回路装置の製造方法。
（付記２３）
前記スペーサは、前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置され、
前記第１の領域に配置された前記スペーサと前記第２の領域に配置された前記スペーサとが一体となるように形成されている
付記１７から２０のいずれか１項に記載の超伝導回路装置の製造方法。
（付記２４）
前記スペーサは、前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置され、
前記第１の領域に配置された前記スペーサは、前記量子回路を動作させる温度において超伝導状態であり、
前記第２の領域に配置された前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記１７又は１８に記載の超伝導回路装置の製造方法。
（付記２５）
前記スペーサは、前記基板に形成された位置決め部材に対応する位置に配置される
付記１７から２４のいずれか１項に記載の超伝導回路装置の製造方法。
（付記１）
超伝導材料を用いた量子回路と第１の電極とが形成された量子回路チップと、
第２の電極が形成された基板と、
スペーサと
を有し、
前記第１の電極と前記第２の電極とはバンプで接続されており、
前記スペーサは、チタン又はチタン合金で形成され、量子回路チップと基板との間の予め定められた位置に配置されている
超伝導回路装置。
（付記２）
前記基板には、第３の電極が形成されており、
前記第３の電極と前記量子回路とが、キャパシティブ結合によって結合されており、前記キャパシティブ結合を介して、前記量子回路の状態の読み出しが行われる
付記１に記載の超伝導回路装置。
（付記３）
前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記１又は２に記載の超伝導回路装置。
（付記４）
前記スペーサは、前記量子回路を動作させる温度において超伝導状態である
付記１又は２に記載の超伝導回路装置。
（付記５）
前記スペーサは、前記量子回路が配置された領域の周囲の領域に配置されている
付記１から４のいずれか１項に記載の超伝導回路装置。
（付記６）
前記スペーサは、前記量子回路が配置された領域に挟まれた領域に配置されている
付記１から５のいずれか１項に記載の超伝導回路装置。
（付記７）
前記スペーサは、前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置されており、
前記第１の領域に配置された前記スペーサと前記第２の領域に配置された前記スペーサとが一体となるように形成されている
付記１から４のいずれか１項に記載の超伝導回路装置。
（付記８）
前記スペーサは、前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置されており、
前記第１の領域に配置された前記スペーサは、前記量子回路を動作させる温度において超伝導状態であり、
前記第２の領域に配置された前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記１又は２に記載の超伝導回路装置。
（付記９）
前記スペーサは、前記基板に形成された位置決め部材に対応する位置に配置されている
付記１から８のいずれか１項に記載の超伝導回路装置。
（付記１０）
チタン又はチタン合金で形成され、
超伝導材料を用いた量子回路と第１の電極とが形成された量子回路チップと、第２の電極が形成された基板とが、前記第１の電極と前記第２の電極とでバンプで接続される際に、前記量子回路チップと前記基板との間の予め定められた位置に配置される、
スペーサ。
（付記１１）
前記量子回路を動作させる温度において常伝導状態である
付記１０に記載のスペーサ。
（付記１２）
前記量子回路を動作させる温度において超伝導状態である
付記１０に記載のスペーサ。
（付記１３）
前記量子回路が配置された領域の周囲の領域に配置される
付記１０から１２のいずれか１項に記載のスペーサ。
（付記１４）
前記量子回路が配置された領域に挟まれた領域に配置される
付記１０から１３のいずれか１項に記載のスペーサ。
（付記１５）
前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置され、
前記第１の領域に配置される部分と前記第２の領域に配置される部分とが一体となるように形成されている
付記１０から１３のいずれか１項に記載のスペーサ。
（付記１６）
前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置されており、
前記第１の領域に配置された部分は、前記量子回路を動作させる温度において超伝導状態であり、
前記第２の領域に配置された部分は、前記量子回路を動作させる温度において常伝導状態である
付記１０又は１１に記載のスペーサ。
（付記１７）
超伝導材料を用いた量子回路と第１の電極とが形成された量子回路チップと、第２の電極が形成された基板とを対向させ、
前記基板の予め定められた位置に、チタン又はチタン合金で形成されたスペーサを配置し、
前記基板の予め定められた位置に前記スペーサが配置された状態で、前記第１の電極と前記第２の電極とをバンプで接続する
超伝導回路装置の製造方法。
（付記１８）
前記基板に形成された第３の電極と前記量子回路とが、キャパシティブ結合によって結合され、前記キャパシティブ結合を介して、前記量子回路の状態の読み出しが行われる
付記１７に記載の超伝導回路装置の製造方法。
（付記１９）
前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記１７又は１８に記載の超伝導回路装置の製造方法。
（付記２０）
前記スペーサは、前記量子回路を動作させる温度において超伝導状態である
付記１７又は１８に記載の超伝導回路装置の製造方法。
（付記２１）
前記スペーサは、前記量子回路が配置された領域の周囲の領域に配置される
付記１７から２０のいずれか１項に記載の超伝導回路装置の製造方法。
（付記２２）
前記スペーサは、前記量子回路が配置された領域に挟まれた領域に配置される
付記１７から２１のいずれか１項に記載の超伝導回路装置の製造方法。
（付記２３）
前記スペーサは、前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置され、
前記第１の領域に配置された前記スペーサと前記第２の領域に配置された前記スペーサとが一体となるように形成されている
付記１７から２０のいずれか１項に記載の超伝導回路装置の製造方法。
（付記２４）
前記スペーサは、前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置され、
前記第１の領域に配置された前記スペーサは、前記量子回路を動作させる温度において超伝導状態であり、
前記第２の領域に配置された前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記１７又は１８に記載の超伝導回路装置の製造方法。
（付記２５）
前記スペーサは、前記基板に形成された位置決め部材に対応する位置に配置される
付記１７から２４のいずれか１項に記載の超伝導回路装置の製造方法。
１ 超伝導回路装置
２ 超伝導回路実装構造
３ 読み出し部
４ 制御部
１０ バンプ
１２ キャパシティブ結合
１４ インダクティブ結合
２０ 量子回路チップ
２０ａ 表面
２０ｃ 領域
２２ 量子回路
２４ 電極
４０ 基板
４２，４４，４６，４８ 電極
４５ 貫通電極
５０ スペーサ
６０ 位置決め部材
２ 超伝導回路実装構造
３ 読み出し部
４ 制御部
１０ バンプ
１２ キャパシティブ結合
１４ インダクティブ結合
２０ 量子回路チップ
２０ａ 表面
２０ｃ 領域
２２ 量子回路
２４ 電極
４０ 基板
４２，４４，４６，４８ 電極
４５ 貫通電極
５０ スペーサ
６０ 位置決め部材
Claims (11)
- 超伝導材料を用いた量子回路と第１の電極とが形成された量子回路チップと、
第２の電極が形成された基板と、
スペーサと
を有し、
前記第１の電極と前記第２の電極とはバンプで接続されており、
前記スペーサは、チタン又はチタン合金で形成され、量子回路チップと基板との間を含む前記量子回路チップの外周の近傍の前記外周の周端の内側から外側に亘る領域に配置されている
超伝導回路装置。 - 前記スペーサは、圧延して得られた厚さ１μｍ以上１０μｍ以内の箔から切り出されて得られる、一体のものである、
請求項１に記載の超伝導回路装置。 - 前記スペーサの厚さの許容される誤差は±２０％である、
請求項１又は２に記載の超伝導回路装置。 - 前記基板には、第３の電極が形成されており、
前記第３の電極と前記量子回路とが、キャパシティブ結合によって結合されており、前記キャパシティブ結合を介して、前記量子回路の状態の読み出しが行われる
請求項１から３のいずれか１項に記載の超伝導回路装置。 - 超伝導材料を用いた量子回路と第１の電極とが形成された量子回路チップと、第２の電極が形成された基板とを対向させ、
前記基板の予め定められた位置に、チタン又はチタン合金で形成されたスペーサを配置し、
前記基板の予め定められた位置に前記スペーサが配置された状態で、前記第１の電極と前記第２の電極とをバンプで接続し、
前記基板の予め定められた位置は、前記第１の電極と前記第２の電極とをバンプで接続されたときに、前記スペーサが前記量子回路チップの外周の近傍の前記外周の周端の内側から外側に亘る位置となるような位置である、
超伝導回路装置の製造方法。 - 超伝導材料を用いた量子回路と第１の電極とが形成された量子回路チップと、
第２の電極が形成された基板と、
スペーサと
を有し、
前記第１の電極と前記第２の電極とはバンプで接続されており、
前記スペーサは、チタン又はチタン合金で形成され、量子回路チップと基板との間の、少なくとも前記量子回路が配置された領域に挟まれた領域に配置されている
超伝導回路装置。 - 前記基板には、第３の電極が形成されており、
前記第３の電極と前記量子回路とが、キャパシティブ結合によって結合されており、前記キャパシティブ結合を介して、前記量子回路の状態の読み出しが行われる
請求項６に記載の超伝導回路装置。 - 前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
請求項６又は７に記載の超伝導回路装置。 - 前記スペーサは、前記量子回路を動作させる温度において超伝導状態である
請求項６又は７に記載の超伝導回路装置。 - 前記スペーサは、前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置されており、
前記第１の領域に配置された前記スペーサと前記第２の領域に配置された前記スペーサとが一体となるように形成されている
請求項６から９のいずれか１項に記載の超伝導回路装置。 - 前記スペーサは、前記量子回路が配置された領域の周囲の第１の領域と、前記量子回路が配置された領域に挟まれた第２の領域とに配置されており、
前記第１の領域に配置された前記スペーサは、前記量子回路を動作させる温度において超伝導状態であり、
前記第２の領域に配置された前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
請求項６又は７に記載の超伝導回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019197721A JP7427914B2 (ja) | 2019-10-30 | 2019-10-30 | 超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019197721A JP7427914B2 (ja) | 2019-10-30 | 2019-10-30 | 超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021072351A JP2021072351A (ja) | 2021-05-06 |
| JP7427914B2 true JP7427914B2 (ja) | 2024-02-06 |
Family
ID=75713402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019197721A Active JP7427914B2 (ja) | 2019-10-30 | 2019-10-30 | 超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7427914B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114005930A (zh) * | 2021-10-19 | 2022-02-01 | 北京量子信息科学研究院 | 超导量子芯片及倒装焊芯片间距控制方法 |
| CN114023733A (zh) * | 2021-11-03 | 2022-02-08 | 材料科学姑苏实验室 | 一种超导量子芯片的三维封装结构及封装方法 |
| WO2023132063A1 (ja) * | 2022-01-07 | 2023-07-13 | 富士通株式会社 | 量子演算装置及び量子演算装置の製造方法 |
| WO2023132064A1 (ja) * | 2022-01-07 | 2023-07-13 | 富士通株式会社 | 量子演算装置及び量子演算装置の製造方法 |
| CN114386610B (zh) * | 2022-01-12 | 2023-04-18 | 北京百度网讯科技有限公司 | 量子芯片及其构建方法、构建装置 |
| WO2023188391A1 (ja) | 2022-03-31 | 2023-10-05 | 富士通株式会社 | 量子デバイス及び量子デバイスの製造方法 |
| WO2023195132A1 (ja) * | 2022-04-07 | 2023-10-12 | 富士通株式会社 | 電子装置、電子システム及び電子装置の製造方法 |
| WO2023218300A1 (en) * | 2022-05-09 | 2023-11-16 | International Business Machines Corporation | Cryogenic electronic device and method of constructing a cryogenics electronic device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018169585A1 (en) | 2017-03-13 | 2018-09-20 | Google Llc | Integrating circuit elements in a stacked quantum computing device |
| WO2019059879A1 (en) | 2017-09-19 | 2019-03-28 | Google Llc | PILLARS AS FALLS FOR PRECISE CHIP CHIP SEPARATION |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2525016B2 (ja) * | 1987-10-15 | 1996-08-14 | 古河電気工業株式会社 | 超電導線 |
-
2019
- 2019-10-30 JP JP2019197721A patent/JP7427914B2/ja active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018169585A1 (en) | 2017-03-13 | 2018-09-20 | Google Llc | Integrating circuit elements in a stacked quantum computing device |
| WO2019059879A1 (en) | 2017-09-19 | 2019-03-28 | Google Llc | PILLARS AS FALLS FOR PRECISE CHIP CHIP SEPARATION |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2021072351A (ja) | 2021-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7427914B2 (ja) | 超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法 | |
| CN110431568B (zh) | 在堆叠的量子计算装置中的集成电路元件 | |
| US10468578B2 (en) | Package substrates with top superconductor layers for qubit devices | |
| US10256206B2 (en) | Qubit die attachment using preforms | |
| US10319896B2 (en) | Shielded interconnects | |
| US11494682B2 (en) | Quantum computing assemblies | |
| KR102109070B1 (ko) | 초전도 범프 본드 | |
| US10756004B1 (en) | Quantum computing assemblies with through-hole dies | |
| WO2018231241A1 (en) | Low loss high isolation first level interconnects for qubit device packages | |
| US11538976B1 (en) | Quantum processor design to increase control footprint | |
| US11527697B2 (en) | Qubit frequency tuning structures and fabrication methods for flip chip quantum computing devices | |
| US11227229B2 (en) | Transmon qubit flip-chip structures for quantum computing devices | |
| CA3137214A1 (en) | Qubit frequency tuning structures and fabrication methods for flip chip quantum computing devices | |
| CA3143396A1 (en) | Fabricating transmon qubit flip-chip structures for quantum computing devices | |
| JP2022133191A (ja) | 量子情報処理装置 | |
| JPS5923120B2 (ja) | 多層構造によるジヨセフソン集積回路 | |
| JP7524632B2 (ja) | 量子デバイス | |
| US20230363294A1 (en) | Electrical connections between dissimilar materials at cryogenic temperatures | |
| WO2024218430A1 (en) | Electrical component | |
| WO2023218300A1 (en) | Cryogenic electronic device and method of constructing a cryogenics electronic device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220905 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230801 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230928 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20231226 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240108 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 7427914 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |