TW202207763A - 包括複數個晶片之量子計算電路及其製造方法 - Google Patents

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Abstract

量子計算電路包括其上具有至少一個量子位元之第一晶片，及其上至少具有除了量子位元之外的其他量子電路元件之第二晶片。所述第一晶片和所述第二晶片以覆晶方式方式堆疊，且通過凸塊結合彼此，所述凸塊結合包括結合凸塊。

Description

包括複數個晶片之量子計算電路及其製造方法
本發明係關於量子計算硬體技術。具體地，本發明涉及量子計算電路的有利的結構方案。
用於量子計算的硬體係建構於超導晶片。該用詞通常用於指一種使用光刻、微機械加工和/或其他合適的方法在基板上產生許多微觀尺度的電路元件之裝置，且該電路元件中的至少一部分係由超導材料製成。量子處理器是一種超導晶片，其包括一組具有一或多個量子位元之電路元件以及在配置中能使一個或多個量子位元用於量子計算操作的互連(interconnections)。
在量子處理器中可能需要的電路元件的範例包括但不限於量子位元、諧振器、耦合器、量子位元重置電路、半導體量子點、單電子電晶體、放大器等。在上述電路元件中，量子位元重置電路可包括如量子電路製冷器(quantum circuit refrigerator)，簡稱為QCR。無論量子處理器的確切組成為何，都已經發現問題可能來自於其製程期間需要的不同材料 和製程步驟，以及完成的量子處理器中不同電路元件之間的不利的相互作用。
作為範例，製造商可能具有經過優化的製程以便產出品質極高的量子位元。但是，由於其他電路元件需要的一些材料和/或製程步驟與量子位元需要的材料和/或製程步驟不相容，可能會發現該製程不適合用於製造更複雜的超導晶片，例如量子處理器。結果通常是材料和/或製程步驟能合理地適合於所有電路元件即可，即使對於任何個別的電路元件而言，它們可能並非最佳者。
作為另一範例，儘管量子處理器的量子位元和其他電路元件可能具有種種對於量子計算必不可或缺之所欲的相互作用，但是它們也可能以不利的方式相互作用，這會導致耗損並縮短量子位元狀態的相干時間(coherence time)。這種現象是量子訊息丟失的根源。
顯然，用於量子計算電路的電路設計和製造方法上的方案存在明確需求，該方案應當能更好地優化材料和/或製程步驟和/或電路操作。
本發明之一目的是提供一種量子計算電路與其製造方法，以優化所涉及的材料和/或製程步驟。本發明之另一個目的是使量子計算電路中的所有或至少大多數電路元件能夠達到最佳性能。
本發明上述之目的係藉由覆晶方法來實現，其中，電路元件(其製造和/或操作二者均可能伴隨不相容的狀況)在分離的晶片上製造，隨後以層疊方式相結合。
根據本發明的第一態樣，係提供一種量子計算電路，該量子計算電路包括：第一晶片，其上具有至少一個量子位元；以及第二晶片，其上除了量子位元之外至少具有其他量子電路元件。所述第一晶片和所述第二晶片以覆晶方式堆疊，且通過凸塊結合彼此，該凸塊結合(bump bonding)包括多個結合凸塊(bonding bump)。
根據一實施例，所述第一晶片由第一組構成材料製成，且所述第二晶片由第二組構成材料製成。在這種情況下，所述第一組和第二組構成材料由至少部分不同的構成材料組成。這帶來的優點是，在製造量子位元時，可避免使用可能造成量子位元污染的材料。
根據一實施例，所述第二組構成材料包括在所述第一組構成材料中不存在的至少一種材料，且所述至少一種材料是下述中的一種：氧化鋁、銅、鈀、其他非超導金屬。這帶來的優點是，特別可避免該種材料造成污染。
根據一實施例，所述第一晶片是以第一製程所製造的晶片，該第一製程由製造步驟之第一序列組成，且所述第二晶片是以第二製程所製造的晶片，該第二製程由製造步驟之第二序列組成。所述第一序列和第二序列可以是至少部分不同的製造步驟序列。這帶來的優點是，可以避免量子位元經過量子位元的製造不需要的且可能對量子位元造成有害影響的製造步驟。
根據一實施例，所述多個結合凸塊中的至少一些是導電的且構成所述第一晶片和第二晶片之間的導電接點。這帶來的優點是，在第一晶片和第二晶片之間，可以引進或引出信號線，和/或接地面和其他導電構造可以互相連接。
根據一實施例，所述第一晶片和第二晶片中的一個是較大晶片，且所述第一晶片和第二晶片中的另一個是較小晶片，該較小晶片在所述覆晶方式中僅覆蓋所述較大晶片的一部分。這帶來的優點是，所述較大晶片的裸露區域可用于建立進出量子計算電路的連接。
根據一實施例，較大晶片在其面對較小晶片的表面之未被所述較小晶片覆蓋的那部分上至少包括第一接觸墊。較大晶片可以包括第一連接，所述第一連接用以連接所述第一接觸墊和第一導電結合凸塊。較小晶片可以包括第二連接，所述第二連接用以連接所述第一導電結合凸塊與較小晶片上的第一量子電路元件。所述第一接觸墊可構成與所述第一量子電路元件的信號連接。這帶來的優點是，可以通過較大晶片上的接觸墊形成通往較小晶片上的組件的信號連接。
根據一實施例，較小晶片在其背離較大晶片的表面上包括第二接觸墊，且較小晶片包括穿通第一導電通孔(via)的第三連接，所述第三連接將所述第二接觸墊連接到較小晶片面對較大晶片的表面上的第二量子電路元件。這帶來的優點是，可以通過較小晶片的外露表面上的接觸墊來形成通往較小晶片上的組件的信號連接。
根據一實施例，較大晶片包括連接第三量子電路元件及第四連接之第二導電通孔，第三量子電路元件位在較大晶片面對較小晶片的表面之為所述較小晶片覆蓋的那部分上，而該第四連接至少部分位於較大晶片背離較小晶片的表面上。這帶來的優點是，可以非常有效的方式形成通往位於晶片重疊區域內的任何一個晶片上之組件的信號連接。
根據一實施例，所述量子計算電路更包括用於在所述第一晶片和第二晶片之間傳送信號的非電流連接(non-galvanic connection)，所述非電流連接包括在第一晶片和第二晶片之彼此面對的表面上的匹配之非電 流連接器(non-galvanic connector)結構。這帶來的優點是，提供對兩個晶片上之組件彼此耦合的方式的高度控制。
根據一實施例，所述匹配的非電流連接器結構包括在所述第一晶片和第二晶片的彼此面對的表面上的用於形成電容連接之相互對準的導電區域。這帶來的優點是，相應連接的屬性(包括如固有的濾波能力)可以通過適當選擇所述電容連接的電容而調整。
根據一實施例，所述匹配的非電流連接器結構包括用於形成磁性連接之相互對準的電感元件。這帶來的優點是，相應連接的屬性(包括如固有的濾波能力)可以通過適當選擇所述磁性連接的電感而調整。
根據一實施例，所述第二晶片包括量子電路製冷器。所述量子計算電路可以包括在所述量子電路製冷器與所述第一晶片上的至少一個量子位元之間的可控制連接，用於使所述量子電路製冷器能夠可控制地用於重置所述至少一個量子位元的狀態。這帶來的優點是，量子位元和量子電路製冷器的製造可以彼此分離，使兩者均可優化，而不會對彼此造成不利影響
根據一實施例，所述第二晶片包括至少一個濾波器，該濾波器包括非超導金屬和損耗性介電質中的至少一者。這帶來的優點是，可防止製造濾波器所需的方法步驟和材料損害量子位元的品質。
根據一實施例，所述第一晶片和第二晶片之間的分隔距離在1和100微米之間。這帶來的優點是，可以使該距離在兩個晶片之間可能形成的任何非電流連接中發揮所欲之作用。
根據本發明之第二態樣，係提供一種用於製造量子計算電路的方法。該方法包括：製造第一晶片，並在所述第一晶片上產製出至少一個量子位元；製造第二晶片，並在所述第二晶片上產製出除了量子位元之 外的至少一個量子電路元件；以及將所述第一晶片和第二晶片用凸塊結合而形成堆疊結構，其中，多個結合凸塊係將所述第一晶片結合至第二晶片。
根據一實施例，該方法更包括在製造所述第一晶片時使用第一組材料，且在製造所述第二晶片時使用第二組材料，其中，所述第一組材料和第二組材料由至少部分不同的材料組成。這帶來的優點是，在製造量子位元時，可以避免使用可能對量子位元造成污染的材料。
根據一實施例，該方法更包括使用第一製程製造所述第一晶片，所述第一製程由製造步驟之第一序列組成；以及使用第二製程製造所述第二晶片，所述第二製程由製造步驟之第二序列組成；其中，所述第一序列和第二序列是至少部分不同的製造步驟序列。這帶來的優點是，可以避免量子位元經過量子位元的製造不需要的且可能對量子位元造成有害影響的製造步驟。
根據一實施例，該方法更包括使所述凸塊結合以選定的分隔距離將第一晶片和第二晶片彼此結合，以優化所述第一晶片和第二晶片上的電路元件之間的非電流信號耦合。這帶來的優點是，可以使該距離在兩個晶片之間可能形成的任何非電流連接中發揮所欲之作用。
101:量子位元
102:電容耦合元件
103:傳輸線
104:電容耦合元件
105:量子位元重置電路
201:介電基板
202:超導接地面
203~205:圖案
206~208:部件
209:介電層
301:底部晶片
302:頂部晶片
303:量子電路元件
304:量子電路元件
305:凸塊結合
401:導電(或超導)接觸墊
402:導電(或超導)圖案
403:導電結合凸塊
404:導電(或超導)圖案
405:第一量子電路元件
406:接觸墊
407:導電(或超導)圖案
408:量子電路元件
501:第二接觸墊
502:第一導電通孔
503:量子電路元件
504:非導電結合凸塊
601:第二導電通孔
602:第三量子電路元件
603:導電(或超導)圖案
604:導電通孔
605:接觸墊
606:量子電路元件
701,702:量子位元
703,704:量子電路製冷器
705~707:信號線
708:接地連接
709:點
801:基板
802:超導圖案
803:接地面
804:傳輸線
805:基板
806:接地面
807:電容耦合元件
808:傳輸線
809:介電質貼片
810:導電(或超導)部件
811:穿隧接面部件
812~815:位置
901~904:步驟
GROUND:接地連接
QCR 1 CTRL:QCR控制信號
QCR 2 CTRL:QCR控制信號
QUBIT DRIVE:量子位元驅動信號
附圖用於提供對本發明的進一步理解且構成本說明書的一部分，圖式繪示了本發明的實施例，且與說明書一起助益說明本發明的原理。在圖式中：
圖1繪示出已知量子處理器的一部分；
圖2係圖1中繪示的部分的分解圖；
圖3係說明一量子計算電路的原理，該量子計算電路包括兩個晶片的夾層結構；
圖4係顯示應用圖3之原理的一個範例；
圖5係顯示應用圖3之原理的另一範例；
圖6係顯示應用圖3之原理的另一範例；
圖7係說明一量子計算電路中之電路元件間的耦接關係；
圖8係繪示應用圖3的原理的一個範例的分解圖；以及
圖9係說明根據本發明一實施例的一種方法。
圖1示意性地繪示俯視之量子計算電路的一部分。所述量子計算電路可以如量子處理器。圖2是顯示圖1中可見的圖案如何可以在介電基板201的表面上組合的分解圖。為了圖示清楚的目的簡化了圖1和圖2兩者，但是以下說明也適用於更完整的對應結構。圖1中的交叉平行線部分顯示在由具有所欲導電度和/或超導電度的物質製成的圖案之間的基板表面之可見區域。
X形狀部或加號形狀部101是傳輸子(transmon)類型的量子位元。在此的簡化包括如沒有繪示量子位元的非線性電感構件，其可為如在此所示之位於分支之一的末端處之約瑟夫森接合(Josephson junction)和/或超導量子干涉裝置(Superconductive QUantum Interference Device,SQUID)。分支之一周圍的叉狀結構102是電容耦合元件，傳輸線103可以從該電容耦合元件通向量子計算電路的一些其他部分。相互纏繞的指狀件104構成另一個電容耦合元件，而供該另一個電容耦合元件連接至量子位元重置電路105，該量子位元重置電路105在此是量子電路製冷器，也 簡稱為QCR。這樣，QCR也能耦合到電容耦合元件102，而不是直接耦合到量子位元101。
圖2係顯示基板的大部分表面如何為超導接地面202覆蓋，在該超導電接地面202中，小的方形開口用於防止不欲之渦流(eddy current)的發生。以203、204和205標示的圖案也由超導材料製成，作為特徵，其意味著該材料會在量子計算電路操作的低溫下變為超導材料。
以206標示的部件包括QCR中需要的SINIS接合(junction)以及接觸墊，該QCR通過接觸墊連接該接地面。部件207是微波濾波器的一部分，且部件208形成傳輸線，供控制信號通過該傳輸線傳至該QCR。在接地面202和導電部件207之間需要介電層209，以形成作為微波濾波器之一部分的電容器。
用於製造高品質量子位元的製程和設計是已知的，且通常已予優化，使所產生的量子位元具有長相干時間和其他有利特性。製造如圖1和圖2的結構，特別是QCR的部分，可能需要不同類型的製程。差異得以下述形式出現：不同的製程步驟、製程步驟的不同順序、不同的材料、不同的製程參數，例如溫度、壓力和/或持續時間等等。例如，在QCR中製造SINIS接合包括使用一種或多種材料，即一般金屬和絕緣體，如果僅製造量子位元，則不使用該材料。類似地，絕緣層209可以包括不會在僅有一個或多個量子位元的製程中出現的材料。材料及/或製程步驟中的所有這些差異可能導致前面先前技術中所述的問題。
圖3示意性地顯示一種量子計算電路，其可至少部分地避免前述的問題。圖3的量子計算電路包括第一晶片301和第二晶片302。兩個晶片都具有構建在其上的一個或多個量子電路元件。第一晶片301上的量子電路元件示意性地以303標示，且第二晶片302上的量子電路元件示 意性地標示為304。基於在圖3中呈現的外觀，第一晶片301也得稱為底部晶片，且第二晶片302也可稱為頂部晶片。
第一晶片和第二晶片之一是所謂的量子位元晶片。在不失一般性的情況下，在此所採用之第一晶片301的量子電路元件303中具有至少一個量子位元。除了包括在其量子電路元件304的量子位元之外，第二晶片302還具有至少一個量子電路元件。在有利的實施例中，第二晶片302的量子電路元件304中不具有量子位元，這使得由第一晶片301和第二晶片302構成的量子計算實體的所有量子位元都包括在第一晶片301的量子電路元件303中。參考對圖1和圖2的描述，所採用者係用於製造第一晶片301的製程與用於製造第二晶片302的製程不同，且此差異的產生係因除了包括在第二晶片302的量子電路元件304的量子位元之外，還存在至少一個量子電路元件。
在這種方法中，量子位元晶片不會受經QCR及/或位於另一晶片上的其他非量子位元的電路元件的製程，且不會直接接觸QCR和/或其他非量子位元的電路元件的製造中所用的材料。亦即，量子位元是嶄新的或狀態良好的(pristine)，且能以已知的用以產生高品質量子位元和長相干時間的標準製程來製造。此外，這能最小化耗散組件與量子位元晶片的接觸。
為了製造另一個量子電路元件可能需要的、但是不利於與該另一個量子電路元件位於同一晶片上的任何量子位元的製造步驟的一個範例是烘烤，這意味著施加高溫以如固化一層抗蝕劑。在光刻製造方法中使用抗蝕劑來定義如何在晶片表面上形成各種圖案。例如，量子位元和QCR的結在其製程中都需要烘烤，但是由於涉及的材料不同，因此兩者都需要它們自己的至少一個烘烤步驟。另一方面，已知任何的經受高溫均會加速 任何這種結的不利老化。因此，如果在同一晶片上製造量子位元和QCR，則無論首先製造它們相應的結中的哪一個，在隨後製造另一個結需要的烘烤步驟期間，它將經歷不利的加速老化。
為了製造另一個量子電路元件可能需要的、但對位於同一晶片上的任何量子位元不利的製造步驟的另一個範例是蝕刻。例如，當製造微波濾波器時，需要一層介電材料，例如氧化鋁。在沉積氧化鋁層之後，使用蝕刻從晶片表面不需要氧化鋁的那些部分去除氧化鋁。蝕刻可能會在量子位元區域上產生表面粗糙度，這可能會妨礙量子位元可能以其他方式實現的最佳性能。
此外，涉及使用僅製造量子位元不需要的材料的製造方法的任何步驟都可能不利於位於同一晶片上的任何量子位元。任何此類步驟都可能導致污染，在此框架中，這意味著在已完成晶片中的量子位元區域或附近的材料殘留物的意外出現。污染材料可以包括在量子計算電路的其他部分實際需要的材料，例如非超導金屬和介電物質，和/或僅在製造期間需要的材料，例如抗蝕劑。
第一晶片301和第二晶片302以覆晶方式堆疊，且通過凸塊結合(bump bonding)305彼此附接，該凸塊結合305包括結合凸塊(bonding bump)。兩個晶片的覆晶方式有時稱為電路的3D整合(的一種形式)。產生覆晶方式涉及使用已知為覆晶結合器(flip-chip bonder)的特殊機器將結合凸塊放置在至少一個晶片的表面上的選定位置處，然後施加預先確定的溫度和按壓力將晶片按壓結合。這引起結合凸塊的部分變形，並將晶片彼此附接。如果一些或所有結合凸塊由導電(或超導)材料製成，且如果將它們放置在兩個晶片表面上存在相互對準的導電(或超導)圖案的位置處，則可以用來形成晶片之間的所欲種類的電連接。
兩個晶片301和302的製程之間的差異例如可以使得第一晶片301由第一組構成材料製成，第二晶片302由第二組構成材料製成，且所述第一組和第二組由至少部分不同的構成材料構成。假設第一晶片301包括量子位元，且第二晶片302包括量子位元之外的至少一些其他量子電路元件，則第二組構成材料可以包括在所述第一組構成材料中不存在的至少一種材料，例如氧化鋁、銅、鈀和/或其他非超導金屬。通常而言，在所述第一組構成材料中不存在的所述至少一種材料是與量子位元的製程優化和隨後可操作使用的目的根本上不相容的材料。
此外或可替代地，兩個晶片301和302的製程之間的差異可以在於它們的製程的步驟中。第一晶片301可以是在第一製程中製造的晶片，該第一製程由製造步驟之第一序列組成，且第二晶片302可以是在第二製程中製造的晶片，該第二製程由製造步驟之第二序列組成。該第一序列和該第二序列則是至少部分不同的製造步驟序列。特別地，第二序列可以涉及一個或多個製造步驟，該製造步驟因其性質對於產生最高可能品質的量子位元是不利的。此外或可替代地，第二序列可能缺少一個或多個製造步驟，該步驟對於產生最高可能品質的量子位元是必不可少的。此外或可替代地，第二序列可以涉及一個或多個製造步驟，其中例如溫度、壓力或持續時間的製程參數的選定值對於產生最高可能品質的量子位元是不利的。
圖4繪示根據一實施例的一量子計算電路，該量子計算電路遵循以上參照圖3說明的原理。在圖4、圖5和圖6中，晶片中的一個(在此是底部晶片301)是一個較大晶片，而另一個(在此是頂部晶片302)是一個較小晶片，該較小晶片在覆晶方式中僅覆蓋較大晶片的一部分。在圖4中，較大晶片在其面對較小晶片的未被較小晶片覆蓋的表面的那部分上包 括至少一個導電(或超導)接觸墊401。此外，較大晶片包括一種連接，為了明確參照，在此稱為第一連接，該第一連接用於將接觸墊401和(第一)導電結合凸塊403連接。所述第一連接可以包括在較大晶片的表面上的一個或多個導電(或超導)圖案402。
此外在圖4中，較小晶片包括一種連接，在此稱為第二連接，該第二連接將第一導電結合凸塊403和較小晶片上的第一量子電路元件405連接。所述第二連接可以包括在較小晶片的表面上的一個或多個導電(或超導)圖案404。這樣，較大晶片上的至少一個導電(或超導)接觸墊401構成到第一量子電路元件405的信號連接。介詞「到」的使用並不限制信號在所述信號連接中流動的方向；它也可以稱為「從」第一量子電路元件405的連接。
圖4的量子計算電路可能涉及多種其他連接和電路元件。作為範例，在較大晶片的表面上繪示了另一接觸墊406、另一導電(或超導)圖案407、以及另一量子電路元件408。
例如圖4中的實施方式可經由凸塊結合將頂部晶片302的信號線(例如控制線和偏壓線)引導(route)至底部晶片301，並使得它們可通過接觸墊被連接，以通過其他組件形成進出所述信號線的連接。此外，底部晶片301的信號線可以被進一步引導出，使得它們不被較小晶片覆蓋，而是變得類似地可被連接。這可在將兩個晶片結合之後為進出兩個晶片的電信號和微波信號直接提供連接。
圖5繪示根據另一實施例的一量子計算電路，該量子計算電路遵循以上參考圖3說明的原理。在此，較小晶片(頂部晶片302)在其背離較大晶片(底部晶片301)的表面上包括第二接觸墊501。較小晶片包括通過第一導電通孔502的第三連接，其將第二接觸墊501連接到較小晶片面對 較大晶片的表面上的量子電路元件503。在較小晶片中使用一個或多個導電通孔(也稱為Through Silicon Via(TSV)或矽通孔)可將較小晶片的上表面(背離較大晶片的表面)用於有用目的，例如用於接觸墊、連接、以及甚至量子電路元件。圖5中繪示的另一個範例性特徵是在覆晶方式中至少在不需要在兩個晶片之間形成導電連接的位置處還使用非導電結合凸塊504的可能性。應當指出的是，儘管在用詞「矽通孔」中提到矽，但是晶片的基板可採用矽以外的其他材料，例如藍寶石。
圖5的實施例可將任何一個或兩個晶片上的甚至更多的信號線引導到中央區域，從而允許在中央區域集成更多組件。應該指出的是，雖然圖5未繪示在底部晶片301由頂部晶片302覆蓋的區域內的表面上的任何量子電路元件或連接，但是這樣的量子電路元件和連接亦可存在於所述表面上。在圖4和圖5中繪示的方式也可以組合，例如使通往頂部晶片302上的一些組件的信號線通過底部晶片301上的接觸墊並通過導電墊，而一些其他信號線則通過頂部晶片302中的導電通孔進行佈線。也可以通過頂部晶片302上的接觸墊、通過頂部晶片302中的導電通孔、以及通過導電結合凸塊，將一些信號線引導到底部晶片301上的量子電路元件。
圖6繪示根據另一實施例的一種量子計算電路，該量子計算電路遵循以上參考圖3說明的原理。在此，較大晶片(底部晶片301)包括第二導電通孔601，其將第三量子電路元件602連接到第四連接，第三量子電路元件602在較大晶片面向較小晶片的表面被較小晶片覆蓋的那部分上，該第四連接至少部分地位於較大晶片背離較小晶片的表面。在圖6的實施例中，所述第四連接通過底部晶片301的下側上的導電(或超導)圖案603延伸到另外的導電通孔604，並通過導電通孔604到達底部晶片301的上側上的另一接觸墊605。
由於與前兩個附圖相比，在圖6中存在甚至更多通用的方式以引導連接和放置電路元件，因此圖6的實施例可以允許將甚至更多的信號線引導到中央區域和/或將甚至更多的組件集成到中央區域。
在圖6中，頂部晶片302是先前在圖5中繪示的種類，即具有穿過其的導電通孔且在其頂表面上具有接觸墊的頂部晶片302，這為進出在其底側上的量子電路元件的信號提供了通道。頂部晶片302也可以是先前在圖4中繪示的那種。圖4、圖5和圖6中繪示的方式也可以以許多其他方式組合。此外，底部晶片301的下側可以具有接觸墊。
圖6還顯示另一有利的特徵，根據該特徵，可以存在用於在第一晶片與第二晶片之間傳送信號的一個或多個非電流連接(non-galvanic connection)。這樣的一個或多個非電流連接可以包括在第一晶片和第二晶片的彼此面對的表面上的匹配的非電流連接器結構。作為範例，圖6中繪示的在底部晶片301上的量子電路元件602可以具有和頂部晶片302上的相對的量子電路元件606的電容耦合或電感耦合。通常而言，所述匹配的非電流連接器結構可以包括在彼此面對的所述第一晶片和第二晶片的表面上的用於形成電容連接的相互對準的導電區域、和/或用於形成磁性連接的相互對準的電感元件。
圖7是量子計算電路的一個範例的簡化電路圖，其中，頂部晶片302包括兩個量子位元701和702，且底部晶片301包括兩個QCR 703和704，該等QCR可以分別用於重置兩個量子位元701和702。關於信號線的引導，圖7中繪示的實施例遵循圖4中採用的一般方法，其中，最終到達頂部晶片302中的量子電路元件的那些信號線也通過底部晶片301進入。圖7中繪示這樣的一條信號線，即用於驅動量子位元701和702的信號線705。另外兩條信號線706和707分別用於控制QCR 703和704 的操作。此外還有接地連接708。可以使用任何合適的方法來形成從信號線705、706、707以及接地連接708到量子計算裝置的其他部分的連接，包括但不限於引線結合(wire bonding)。
電路圖中的點709(表示連接於兩個晶片301和302之間的接地連接708)實際上可以採取在兩個晶片彼此面對的表面上的接地面周圍分佈的多個位置處的多個導電(或超導)結合凸塊的形式。通常而言，有利的是確保兩個晶片之間的接地連接盡可能有效，為此目的，通常建議使用多個導電(或超導)結合凸塊，它們將兩個晶片上的大量接地面點互相連接。
在圖7的實施例中，兩個晶片之間的信號線的耦合是電容性的，如由信號線從一個晶片通往另一晶片的那些位置處的電容器符號所示。這些耦合可以通過例如在兩個晶片301和302的彼此面對的表面上相互對準的導電區域形成。可以通過確定相互對準的導電區域的尺寸，來控制這種電容耦合的電容。此外或可替代地，可通過控制覆晶結合器而有意地影響兩個晶片301和302的表面上的電路元件之間的所有非電流信號耦合，使得在結合製程期間第一晶片和第二晶片之間的最終分隔距離呈現為了優化的非電流信號耦合而選擇的特定值。
通過使用上述一些或所有方法，可以在兩個晶片之間實現多種連接。這種連接可以包括但不限於：
- 用於量子位元驅動的驅動控制線和耦合元件(電容器)，即用於驅動量子位元躍遷的射頻或微波線；
- 讀出控制線，用於使讀出脈衝穿過量子位元系統、讀出元件(諧振器)、以及耦合元件，以將讀出諧振器耦合到讀出控制線；
- 通過專用耦合元件將量子位元彼此耦合的連接；
- 控制線和元件，以控制量子位元耦合；
- 從重置電路(例如QCR)到量子位元的連接和耦合元件；
- 重置控制，例如用於偏壓和提供重置脈衝的QCR控制線；以及
- 確保系統內部正確接地的連接。
在優選實施例中，包括量子相干操作的電路部分例如量子位元本身，以及耦合器，包括量子位元和耦合器之間的任何連接，都包括在量子位元晶片上。作為製造層，非量子位元晶片可以包括正常金屬，且可能包括損耗性介電質，該損耗性介電質用於多層結構以引導或潛在地用作該非量子位元晶片上的濾波器。在優選實施例中，非量子位元晶片至少包括重置電路，例如QCR裝置本身和QCR控制線。在一實施例中，除了接地連接之外，通往量子位元晶片的所有連接都通過如圖7(其作為範例僅繪示一些連接和組件)中的電容耦合實行，除了為正確的射頻設計而有利地採用電流連接(通過單個或優選的多個凸塊結合而形成連接)的接地連接。原則上，電容連接在任何部分都可以用電流連接代替。電容連接也可以通過以下方式實施，即通過將耦合電容器完全放置在一個晶片上，然後形成從一個電容器板(capacitor plate)到另一個晶片的電流連接。
在一些實施例中，除了電流耦合和電容耦合之外，或代替電流耦合和電容耦合，可以通過互感使用磁性耦合。
根據本發明的方法的不同實施例可以包括在製造凸塊結合時使用不同的方法，例如蒸發或電鍍凸塊材料。定義晶片間距離的凸塊高度可以基於例如電抗的(電容的或互感的)晶片間耦合強度的實施規格以及不同元件之間的虛假(非故意的)耦合進行調整。此外，可以基於從量子位元晶片到非量子位元晶片的電場耦合的要求調整該距離，以避免歸因於從量子位元晶片到非量子位元晶片的潛在損耗性材料的邊緣場(fringing field)的過度損耗。典型的晶片間距離可以在1-100μm的範圍內。
圖8以分解圖繪示根據本發明一實施例的一種量子計算電路的一部分。基板801為較大晶片或底部晶片的基板，且該晶片也是量子位元晶片，因為其具有構成量子位元的超導圖案802。接地面803覆蓋基板801的大部分表面，且可以具有其他導電圖案或超導圖案，例如傳輸線804。另一個晶片的基板805(在此該晶片可以稱為頂部晶片、較小晶片或非量子位元晶片)在分解圖的頂部處可見，其中，相應的接地面806形成為在基板805面向底部晶片的表面上的層。
在頂部晶片基板805的被接地面覆蓋的表面上形成的圖案的範例是一對電容耦合元件807、一小段傳輸線808、介電質貼片809、微波濾波器的導電(或超導)部件810、以及QCR的穿隧接面部件811及其相關聯的接觸點。在已完成的配置中，QCR看起來基本上與先前在圖1和圖2中所示的QCR類似，其中，微波濾波器810連接在傳輸線808和穿隧接面部件811之間，且藉由介電質貼片809與頂部晶片的接地面806隔離。
圖8繪示可以在兩個晶片之間使用凸塊結合的位置的一些範例。在圖8中，為了圖示清楚起見，在兩側上用實心黑圓圈示意性地繪示結合凸塊的位置。在位置812、813、814和815處，結合凸塊用於形成進出位於頂部晶片上的QCR的電連接。在其他位置處，結合凸塊用於在兩個晶片的接地面之間形成電連接。
圖9示意性地繪示用於製造量子計算電路的方法。步驟901包括製造第一晶片，且在其一個或多個步驟中，包括在所述第一晶片上產生至少一個量子位元。步驟902包括製造第二晶片，並在所述第二晶片上產生除了量子位元之外的至少一個量子電路元件。優選地，步驟902包括在所述第二晶片上不產生任何量子位元的情況下，製造所述第二晶片。步 驟903包括將所述第一晶片和第二晶片用凸塊結合，以形成堆疊結構，其中結合凸塊將第一晶片和第二晶片彼此附接。
該方法中，步驟901和902之間存在差異。步驟901可以包括，例如，在製造所述第一晶片時使用第一組構成材料，且步驟901可以包括在製造所述第二晶片時使用第二組構成材料，以使所述第一組和第二組由至少部分不同的構成材料組成。在這種實施例中，在步驟902中的至少一個步驟中使用的至少一種材料是與製造具有長相干時間的高品質量子位元的優化方法不相容的材料。此外或可替代地，步驟901可以由製造步驟之第一序列組成，且步驟902可以由製造步驟之第二序列組成，使得所述第一序列和第二序列是至少部分不同的製造步驟序列。在這種實施例中，第二序列可以包括與製造具有長相干時間的高品質量子位元的優化方法不相容的製造步驟，或者它可能缺少在製造具有長相干時間的高品質量子位元的優化方法中必不可少的一個或多個步驟。
如步驟904所示，該方法可以包括使用所述凸塊結合以選定的分隔距離將第一晶片和第二晶片彼此附接，以優化所述第一晶片和第二晶片上的電路元件之間的非電流信號耦合。
對於本領域技術人員顯而易見的是，隨著技術的進步，可用不同方法來實現本發明的基本構思。因此，本發明及其實施例不限於上述範例，而是可以在請求項的範圍內變化。
301:底部晶片
302:頂部晶片
303:量子電路元件
304:量子電路元件
305:凸塊結合

Claims (19)

  1. 一種量子計算電路，包括：
    第一晶片，其上具有至少一個量子位元；以及
    第二晶片，其上除量子位元之外至少具有其他量子電路元件；
    其中，該第一晶片和該第二晶片係以覆晶方式堆疊，且藉由凸塊結合彼此併接，該凸塊結合包括多個結合凸塊。
  2. 如請求項1所述的量子計算電路，其中，
    該第一晶片由第一組構成材料製成；
    該第二晶片由第二組構成材料製成；以及
    該第一組構成材料和該第二組構成材料由至少部分不同的構成材料組成。
  3. 如請求項2所述的量子計算電路，其中，該第二組構成材料包括在該第一組構成材料中不存在的至少一種材料，且該至少一種材料是氧化鋁、銅、鈀和其他非超導金屬中的一種。
  4. 如請求項1至3中任一項所述的量子計算電路，其中，
    該第一晶片是使用第一製程所製造的晶片，該第一製程由第一製造步驟序列組成；
    該第二晶片是使用第二製程所製造的晶片，該第二製程由第二製造步驟序列組成；以及
    該第一製造步驟序列和該第二製造步驟序列是至少部分不同的製造步驟序列。
  5. 如請求項1至4中任一項所述的量子計算電路，其中，該等結合凸塊中的至少一些是導電的且構成該第一晶片和該第二晶片之間的導電接點。
  6. 如請求項1至5中任一項所述的量子計算電路，其中，
    該第一晶片和該第二晶片中的一者是較大晶片，且該第一晶片和該第二晶片中的另一者是較小晶片，該較小晶片在該覆晶方式中僅覆蓋該較大晶片的一部分。
  7. 如請求項6所述的量子計算電路，其中，
    該較大晶片在其面對該較小晶片之表面的未被該較小晶片覆蓋的那部分上至少包括第一接觸墊；
    該較大晶片包括將該第一接觸墊和第一導電結合凸塊連接之第一連接；以及
    該較小晶片包括將該第一導電結合凸塊與該較小晶片上的第一量子電路元件連接之第二連接；
    使該第一接觸墊構成與該第一量子電路元件之信號連接。
  8. 如請求項6或7所述的量子計算電路，其中，
    該較小晶片在其背離該較大晶片的表面上包括第二接觸墊；
    該較小晶片包括穿通第一導電通孔的第三連接，該第三連接將該第二接觸墊連接到該較小晶片面對該較大晶片的表面上的第二量子電路元件。
  9. 如請求項6至8中任一項所述的量子計算電路，其中，
    該較大晶片包括連接第三量子電路元件及第四連接之第二導電通孔，該第三量子電路元件位於該較大晶片面對該較小晶片的表面之為該較小晶片覆蓋的那部分上，該第四連接至少部分位於該較大晶片背離該較小晶片的表面上。
  10. 如請求項1至9中任一項所述的量子計算電路，更包括用於在該第一晶片和該第二晶片之間傳送信號的非電流連接，該非電流連接 包括在該第一晶片和該第二晶片之彼此面對的表面上的匹配之非電流連接器結構。
  11. 如請求項10所述的量子計算電路，其中，該匹配的非電流連接器結構包括在該第一晶片和該第二晶片的彼此面對的表面上的用於形成電容連接之相互對準的導電區域。
  12. 如請求項10或11所述的量子計算電路，其中，該匹配的非電流連接器結構包括用於形成磁性連接之相互對準的電感元件。
  13. 如請求項1至12中任一項所述的量子計算電路，其中，
    該第二晶片包括量子電路製冷器；以及
    該量子計算電路包括在該量子電路製冷器與該第一晶片上的至少一個量子位元之間的可控制連接，用於使該量子電路製冷器能夠可控制地被用於重置該至少一個量子位元的狀態。
  14. 如請求項1至13中任一項所述的量子計算電路，其中，
    該第二晶片包括至少一個濾波器，該濾波器包括非超導金屬和損耗性介電質中的至少一者。
  15. 如請求項1至14中任一項所述的量子計算電路，其中，該第一晶片和該第二晶片之間的分隔距離在1和100微米之間。
  16. 一種用於製造量子計算電路的方法，包括：
    製造第一晶片，且在該第一晶片上產製出至少一個量子位元；
    製造第二晶片，且在該第二晶片上產製出除了量子位元之外的至少一個量子電路元件；以及
    將該第一晶片和該第二晶片用凸塊結合而形成堆疊結構，其中，多個結合凸塊係將該第一晶片結合至該第二晶片。
  17. 如請求項16所述的方法，更包括：
    在製造該第一晶片時使用第一組材料；以及
    在製造該第二晶片時使用第二組材料；
    其中，該第一組材料和該第二組材料由至少部分不同的材料組成。
  18. 如請求項16或17所述的方法，更包括：
    使用第一製程製造該第一晶片，該第一製程由第一製造步驟序列組成；以及
    使用第二製程製造該第二晶片，該第二製程由第二製造步驟序列組成；
    其中，該第一製造步驟序列和該第二製造步驟序列是至少部分不同的製造步驟序列。
  19. 如請求項16至18中任一項所述的方法，更包括：
    使該凸塊結合以選定的分隔距離將該第一晶片和該第二晶片彼此結合，以優化該第一晶片和該第二晶片上的電路元件之間的非電流信號耦合。
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US20230359918A1 (en) * 2022-05-09 2023-11-09 International Business Machines Corporation Mechanically tolerant couplers

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109075186B (zh) * 2015-12-15 2023-09-05 谷歌有限责任公司 超导凸起接合件
WO2018052399A1 (en) * 2016-09-13 2018-03-22 Google Llc Reducing loss in stacked quantum devices
CA3056596C (en) * 2017-03-13 2022-01-04 Google Llc Integrating circuit elements in a stacked quantum computing device
JP7146799B2 (ja) * 2017-09-19 2022-10-04 グーグル エルエルシー 正確なチップ間分離のためのストッパとしてのピラー
US11854833B2 (en) * 2018-07-30 2023-12-26 Google Llc Signal distribution for a quantum computing system

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