CN113935492A - 包括多个芯片的量子计算电路以及用于制造其的方法 - Google Patents
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Abstract
量子计算电路包括第一芯片和第二芯片，第一芯片其上具有至少一个量子比特，第二芯片其上除了量子比特之外的至少具有其他量子电路元件。所述第一芯片和所述第二芯片以倒装芯片配置堆叠在一起，并且通过凸点结合附接到彼此，所述凸点结合包括结合凸点。
Description
技术领域
本发明总体上涉及量子计算硬件技术。具体地，本发明涉及量子计算电路的有利的结构方案。
背景技术
用于量子计算的硬件基于超导芯片。该术语通常用于指以下装置，在该装置中使用光刻、微机械加工和/或其他合适的方法在基板上产生了许多微观尺度的电路元件，该电路元件中的至少一些由超导材料制成。量子处理器是一种超导芯片，其包括一系列电路元件以及它们在一种布置中的相互连接，电路元件包括一个或多个量子比特，该布置使得能够使用一个或多个量子比特用于量子计算操作。
在量子处理器中可能需要的电路元件的示例包括但不限于量子比特、谐振器、耦合器、量子比特重置电路、半导体量子点、单电子晶体管、放大器等。在上述这些中，量子比特重置电路例如可以包括量子电路制冷器，简称为QCR。无论量子处理器的确切组成如何，都已经发现问题可能来自于其制造过程期间需要的各种材料和工艺步骤，以及完成的量子处理器中各种电路元件之间的不希望的相互作用。
作为示例，制造商可能具有经过优化的过程以便产生出质量极高的量子比特。但是，可能会发现该过程不适合用于制造更复杂的超导芯片，例如量子处理器，因为对于其他电路元件需要的一些材料和/或工艺步骤与对于量子比特需要的材料和/或工艺步骤不兼容。结果通常是一种折衷，其中材料和/或工艺步骤合理地适合于所有电路元件，即使对于任何单独的电路元件它们可能不恰好是最佳的。
作为另一示例，尽管量子处理器的量子比特和其他电路元件可能具有对于量子计算必不可少的各种期望的相互作用，但是它们也可能以不期望的方式相互作用，这导致耗散和缩短的量子比特状态的相干时间。这种现象是量子信息丢失的根源。
显然对于用于量子计算电路的电路设计和制造方法上的方案存在需求，该方案将使得能够更好地优化材料和/或工艺步骤和/或电路操作。
发明内容
目的是提出一种量子计算电路以及用于制造其的方法，其使得能够优化所涉及的材料和/或工艺步骤。另一个目的是使得量子计算电路中的所有或至少大多数电路元件能够达到最佳性能。
通过使用倒装芯片方法来实现本发明的目的，其中电路元件(其制造和/或操作一起可能涉及不兼容的方面)在分离的芯片上制造，随后以夹心的配置附接到一起。
根据第一方面，提供有一种量子计算电路，该量子计算电路包括：第一芯片，其上具有至少一个量子比特；以及第二芯片，其上除了量子比特之外至少具有其他量子电路元件。所述第一芯片和所述第二芯片以倒装芯片配置堆叠在一起，并且通过凸点结合附接到彼此，该凸点结合包括结合凸点。
根据一种实施例，所述第一芯片由第一组构成材料制成，并且所述第二芯片由第二组构成材料制成。在这种情况下，所述第一组和第二组由至少部分不同的构成材料组成。这涉及的优点是，在制造量子比特时可以避免使用可能引起量子比特的不利污染的这种材料。
根据一种实施例，所述第二组构成材料包括在所述第一组构成材料中不存在的至少一种材料，并且是下述中的一种：氧化铝、铜、钯、其他非超导金属。这涉及的优点是，特别地，可以避免因为这种材料的污染。
根据一种实施例，所述第一芯片是在第一制造过程中制造的芯片，该第一制造过程由第一序列制造步骤组成，并且所述第二芯片是在第二制造过程中制造的芯片，该第二制造过程由第二序列制造步骤组成。所述第一序列和第二序列可以是至少部分不同的制造步骤序列。这涉及的优点是，可以避免使量子比特经受对于制造量子比特不需要并且可能对量子比特造成有害影响的制造步骤。
根据一种实施例，所述结合凸点中的至少一些是导电的并且构成所述第一芯片和第二芯片之间的导电触点。这涉及的优点是，在第一芯片和第二芯片之间，信号线可以被引进或引出和/或接地平面和其他导电构造可以连接在一起。
根据一种实施例，所述第一芯片和第二芯片中的一个是较大芯片，并且所述第一芯片和第二芯片中的另一个是较小芯片，该较小芯片在所述倒装芯片配置中仅覆盖所述较大芯片的一部分。这涉及的优点是，较大芯片的裸露区域可用于建立进出量子计算电路的连接。
根据一种实施例，较大芯片在其面对较小芯片的未被所述较小芯片覆盖的表面的那部分上至少包括第一接触垫。然后较大芯片可以包括第一连接，其将所述第一接触垫和第一导电结合凸点连接。较小芯片可以包括第二连接，其将所述第一导电结合凸点与较小芯片上的第一量子电路元件连接。所述第一接触垫可以构成到所述第一量子电路元件的信号连接。这涉及的优点是，可以通过较大芯片上的接触垫形成到较小芯片上的组件的信号连接。
根据一种实施例，较小芯片在其背离较大芯片的表面上包括第二接触垫，以及通过第一导电通孔(via)的第三连接，其将所述第二接触垫连接到较小芯片面对较大芯片的表面上的第二量子电路元件。这涉及的优点是，可以通过较小芯片的裸露表面上的接触垫来形成到较小芯片上的组件的信号连接。
根据一种实施例，较大芯片包括第二导电通孔，其将第三量子电路元件连接到第四连接，第三量子电路元件在较大芯片面对较小芯片的表面被所述较小芯片覆盖的那部分上，该第四连接至少部分地位于较大芯片背离较小芯片的表面。这涉及的优点是，也可以以非常有效的方式形成到位于芯片重叠区域内的任何一个芯片上的组件的信号连接。
根据一种实施例，量子计算电路包括用于在所述第一芯片和第二芯片之间传送信号的非电流连接(non-galvanic connection)，所述非电流连接包括在所述第一芯片和第二芯片的彼此面对的表面上的匹配的非电流连接器(non-galvanic connector)结构。这涉及的优点是，提供对两个芯片上的组件耦合到彼此的方式的高度控制。
根据一种实施例，所述匹配的非电流连接器结构包括在所述第一芯片和第二芯片的彼此面对的表面上的相互对准的导电区域，用于形成电容连接。这涉及的优点是，相应连接的属性(例如包括固有的滤波能力)可以通过适当选择电容连接的电容调整。
根据一种实施例，所述匹配的非电流连接器结构包括用于形成磁连接的相互对准的电感元件。这涉及的优点是，相应连接的属性(例如包括固有的滤波能力)可以通过适当选择磁连接的电感调整。
根据一种实施例，所述第二芯片包括量子电路制冷器。所述量子计算电路可以包括在所述量子电路制冷器与所述第一芯片上的至少一个量子比特之间的能够控制的连接，用于允许所述量子电路制冷器能够可控制地用于重置所述至少一个量子比特的状态。这涉及的优点是，量子比特和量子电路制冷器的制造可以保持彼此分离，使得可以优化两者而不会对彼此造成不利影响
根据一种实施例，所述第二芯片包括至少一个滤波器，该滤波器包括以下至少之一：非超导金属、损耗性电介质。这涉及的优点是，可以防止为了制造滤波器需要的方法步骤和材料不损害量子比特的质量。
根据一种实施例，所述第一芯片和第二芯片之间的分离距离在1和100微米之间。这涉及的优点是，可以使该距离在两个芯片之间可能形成的任何非电流连接中发挥期望的作用。
根据第二方面，提供一种用于产生量子计算电路的方法。该方法包括制造第一芯片，并在所述第一芯片上生产至少一个量子比特；以及制造第二芯片，并在所述第二芯片上生产除了量子比特之外的至少一个量子电路元件；以及将所述第一芯片和第二芯片凸点结合在一起而形成堆叠配置，其中结合凸点将所述第一芯片和第二芯片附接到彼此。
根据一种实施例，该方法包括在制造所述第一芯片时使用第一组材料，并且在制造所述第二芯片时使用第二组材料，使得所述第一组和第二组由至少部分不同的材料组成。这涉及的优点是，在制造量子比特时可以避免使用可能引起量子比特不利污染的这种材料。
根据一种实施例，该方法包括使用第一制造过程制造所述第一芯片，所述第一制造过程由第一序列制造步骤组成；以及使用第二制造过程制造所述第二芯片，所述第二制造过程由第二序列制造步骤组成；因此所述第一序列和第二序列是至少部分不同的制造步骤序列。这涉及的优点是，可以避免使量子比特经受对于制造量子比特不需要并且可能对量子比特造成有害影响的制造步骤。
根据一种实施例，该方法包括使所述凸点结合以选定的分离距离将第一芯片和第二芯片附接到彼此，用于所述第一芯片和第二芯片上的电路元件之间的优化的非电流信号耦合。这涉及的优点是，可以使该距离在两个芯片之间可能形成的任何非电流连接中发挥期望的作用。
附图说明
包括附图以提供对本发明的进一步理解并且构成本说明书的一部分，附图示出了本发明的实施例，并且与说明书一起来帮助解释本发明的原理。在图中：
图1示出已知量子处理器的一部分；
图2示出图1中示出的部分的分解视图；
图3示出量子计算电路的原理，该量子计算电路包括两个芯片的夹心配置；
图4示出应用图3的原理的示例；
图5示出应用图3的原理的另一示例；
图6示出应用图3的原理的另一示例；
图7示出量子计算电路中的电路元件之间的耦合；
图8示出应用图3的原理的示例的分解视图；以及
图9示出根据本发明实施例的方法。
具体实施方式
图1示意性地示出从上方看的量子计算电路的一部分。所述量子计算电路例如可以是量子处理器。图2是显示图1中可见的图案如何可以在介电基板201的表面上构造的分解视图。为了图像清楚的目的简化了图1和图2两者，但是以下解释也适用于更完整的对应结构。图1中的交叉影线部分示出了在由具有期望程度的导电性和/或超导电性的物质制成的图案之间可见的基板表面的区域。
X形部分或加号形部分101是传输子(transmon)类型的量子比特。在此进行的简化涉及：例如没有显示量子比特的非线性电感分量，其可能例如作为约瑟夫森结和/或SQUID(超导量子干涉装置)出现在此处示出的分支之一的末端处。分支之一周围的叉状结构102是电容耦合元件，传输线103可以从该电容耦合元件通向量子计算电路的某一其他部分。相互缠绕的指状件104构成另一个电容耦合元件，存在从该电容耦合元件到量子比特重置电路105的连接，该量子比特重置电路105在此是量子电路制冷器，也称为首字母缩写QCR。这样，QCR也可以耦合到电容耦合元件102，而不是直接耦合到量子比特101。
图2示出基板的大部分表面如何被超导接地平面202覆盖，在该超导电接地平面202中，小的方形开口用于防止不期望的涡流的发生。示出为203、204和205的图案也由超导材料制成，作为特征其意味着在将使用量子计算电路的低温下变为超导的材料。
示出为206的部分包括QCR中需要的SINIS结以及接触垫，QCR通过接触垫与接地平面形成连接。部分207是微波滤波器的一部分，并且部分208形成传输线，控制信号可通过该传输线被带到QCR。在接地平面202和导电部分207之间需要介电层209，以形成作为微波滤波器的一部分的电容器。
用于制造高质量量子比特的过程和设计是已知的，并且通常对它们进行了优化，使得产生的量子比特具有长的相干时间和其他有利特性。制造像图1和图2那样的结构、特别是QCR的部分可能需要不同类型的过程。差异可能以下述形式出现：不同的工艺步骤；工艺步骤的不同顺序；不同的材料；不同的过程参数，例如温度、压力和/或持续时间；等等。例如，在QCR中制造SINIS结涉及使用一种或多种材料，即正常金属和绝缘体，如果将仅制造量子比特，则将不使用该材料。类似地，绝缘层209可以包括不会在仅一个或多个量子比特的制造过程中出现的材料。材料和/或工艺步骤中的所有这些差异可能导致上面背景技术部分中讨论的不利后果。
图3示意性地示出了量子计算电路，其中可以至少部分地避免所述不利后果。图3的量子计算电路包括第一芯片301和第二芯片302。两个芯片都具有构建在它们上的一个或多个量子电路元件。第一芯片301上的量子电路元件示意性地示出为303，以及第二芯片302上的量子电路元件示意性地示出为304。基于它们在图3中的显现，第一芯片301也可以称为底部芯片，以及第二芯片302也可以称为顶部芯片。
第一芯片和第二芯片之一是所谓的量子比特芯片。在不失一般性的情况下，我们可以在此假设第一芯片301具有至少一个量子比特，其包括在其量子电路元件303中。除了包括在其量子电路元件304的量子比特之外，第二芯片302还具有至少一个量子电路元件。在有利的实施例中，第二芯片302不具有在其量子电路元件304中包括的量子比特，使得由第一芯片301和第二芯片302构成的量子计算实体的所有量子比特都包括在第一芯片301的量子电路元件303中。参考对图1和图2的描述，我们可以假设用于制造第一芯片301的制造过程与用于制造第二芯片302的制造过程不同，并且这种差异是以下事实的直接结果，即除了包括在第二芯片302的量子电路元件304的量子比特之外，还存在至少一个量子电路元件。
在这种方法中，量子比特芯片将不会经历QCR和/或位于另一芯片上的其他非量子比特电路元件的制造过程，并且将不会具有与QCR和/或其他非量子比特电路元件的制造中涉及的材料的直接接触。从这个意义上讲，量子比特是“原始的”，并且可以通过已知产生高质量量子比特和长相干时间的标准工艺来制造。此外，这可以最小化耗散组件与量子比特芯片的接触。
为了制造另一个量子电路元件可能需要的、但是不利于位于与该另一个量子电路元件相同的芯片上的任何量子比特的制造步骤的一个示例是烘烤，这意味着施加高温以便例如固化一层抗蚀剂。在光刻制造方法中使用抗蚀剂来定义如何在芯片表面上形成各种图案。例如，量子比特和QCR的结在它们的制造过程中都需要烘烤，但是由于涉及的材料不同，因此两者都需要它们自己的至少一个烘烤步骤。另一方面，已知任何一个经受高温会加速任何这种结的不利老化。因此，如果在同一芯片上制造量子比特和QCR，则无论首先制造它们相应的结中的哪一个，在随后制造另一个结需要的烘烤步骤期间，它将经历不利的加速老化。
为了制造另一个量子电路元件可能需要的、但对位于同一芯片上的任何量子比特不利的制造步骤的另一个示例是蚀刻。例如，当制造微波滤波器时，需要一层介电材料，例如像氧化铝。在沉积氧化铝层之后，使用蚀刻从芯片表面不需要氧化铝的那些部分去除氧化铝。蚀刻可能会在量子比特区域上产生表面粗糙度，这可能会妨碍量子比特可能以其他方式实现的最佳性能。
此外，涉及使用仅制造量子比特不需要的材料的制造方法的任何步骤都可能不利于位于同一芯片上的任何量子比特。任何此类步骤都可能导致污染，在此框架中，这意味着在完成芯片中在量子比特区域处或附近材料残留物的不希望的出现。污染材料可以包括在量子计算电路的其他部分处实际需要的材料，例如非超导金属和介电物质，和/或仅在制造期间需要的材料，例如抗蚀剂。
第一芯片301和第二芯片302以倒装芯片配置堆叠在一起，并且通过凸点结合305附接到彼此，该凸点结合305包括结合凸点。两个芯片的倒装芯片配置有时称为电路的3D集成(的一种形式)。产生倒装芯片配置涉及使用特殊机器(已知为倒装芯片结合器)将结合凸点放置在至少一个芯片的表面上的选定位置处，然后施加预先确定的温度和按压力将芯片按压在一起。这引起结合凸点的部分变形，并将芯片附接到彼此。如果一些或所有结合凸点由导电(或超导)材料制成，并且如果将它们放置在两个芯片表面上存在相互对准的导电(或超导)图案的位置处，则可以用来形成芯片之间期望种类的电连接。
两个芯片301和302的制造过程之间的差异例如可以使得第一芯片301由第一组构成材料制成，第二芯片302由第二组构成材料制成，并且第一组和第二组由至少部分不同的构成材料构成。假设第一芯片301包括量子比特，并且第二芯片302包括量子比特之外的至少一些其他量子电路元件，则第二组构成材料可以包括在所述第一组构成材料中不存在的至少一种材料，像氧化铝、铜、钯和/或其他非超导金属。通常而言，在所述第一组构成材料中不存在的所述至少一种材料是与优化制造过程和随后量子比特的可操作使用的目的根本上不兼容的材料。
此外或可替代地，两个芯片301和302的制造过程之间的差异可以在于它们的制造过程的步骤中。第一芯片301可以是在第一制造过程中制造的芯片，该第一制造过程由第一序列制造步骤组成，以及第二芯片302可以是在第二制造过程中制造的芯片，该第二制造过程由第二序列制造步骤组成。这些第一序列和第二序列则是至少部分不同的制造步骤序列。特别地，第二序列可以涉及一个或多个制造步骤，该制造步骤因其本性在产生最高可能质量的量子比特中将是不利的。此外或可替代地，第二序列可能缺少一个或多个制造步骤，该步骤在产生最高可能质量的量子比特中是必不可少的。此外或可替代地，第二序列可以涉及一个或多个制造步骤，其中例如温度、压力或持续时间的过程参数的选定值在产生最高可能质量的量子比特中将是不利的。
图4示出根据一个实施例的量子计算电路，该量子计算电路遵循以上参照图3解释的原理。在图4、图5和图6中，芯片中的一个(在此是底部芯片301)是一个较大芯片，而另一个(在此是顶部芯片302)是一个较小芯片，该较小芯片在倒装芯片配置中仅覆盖较大芯片的一部分。在图4中，较大芯片在其面对较小芯片的未被较小芯片覆盖的表面的那部分上包括至少一个导电(或超导)接触垫401。此外，较大芯片包括一种连接，在此称为第一连接用于明确的参考，该第一连接用于将接触垫401和(第一)导电结合凸点403连接。所述第一连接可以包括在较大芯片的表面上的一个或多个导电(或超导)图案402。
此外在图4中，较小芯片包括一种连接，在此称为第二连接，该第二连接将第一导电结合凸点403和较小芯片上的第一量子电路元件405连接。所述第二连接可以在较小芯片的表面上包括一个或多个导电(或超导)图案404。这样，较大芯片上的至少一个导电(或超导)接触垫401构成到第一量子电路元件405的信号连接。介词“到”的使用并不限制信号在所述信号连接中流动的方向；它也可以称为“从”第一量子电路元件405的连接。
图4的量子计算电路可能涉及多种其他连接和电路元件。作为示例，在较大芯片的表面上示出了另一接触垫406，另一导电(或超导)图案407，以及另一量子电路元件408。
例如图4中的实施方式允许经由凸点结合将顶部芯片302的信号线(例如控制线和偏置线)引导(route)至底部芯片301，并使得它们可通过接触垫接触，使得可以通过其他组件形成进出它们的连接。此外，底部芯片301的信号线可以被进一步引导出，使得它们不被较小芯片覆盖，而是变得类似地可接触。这允许在将两个芯片结合在一起之后为进出两个芯片的电信号和微波信号直接提供通道的方式。
图5示出根据另一实施例的量子计算电路，该量子计算电路遵循以上参考图3解释的原理。在此，较小芯片(顶部芯片302)在其背离较大芯片(底部芯片301)的表面上包括第二接触垫501。较小芯片包括通过第一导电通孔502的第三连接，其将第二接触垫501连接到较小芯片面对较大芯片的表面上的量子电路元件503。在较小芯片中使用一个或多个导电通孔(也称为TSV或硅通孔)允许使用较小芯片的上表面(背离较大芯片的表面)用于有用的目的，例如用于接触垫、连接、以及甚至量子电路元件。图5中示出的另一个示例性特征是在倒装芯片配置中至少在不需要在两个芯片之间形成导电连接的位置处还使用非导电结合凸点504的可能性。应当指出的是，尽管在术语“硅通孔”中提到硅，但是芯片的基板可以是硅以外的其他材料，例如蓝宝石。
图5的实施例可以允许将任何一个或两个芯片上的甚至更多的信号线引导到中央区域，从而允许在中央区域处集成更多组件。应该指出的是，虽然图5没有示出在底部芯片301由顶部芯片302覆盖的区域内的表面上的任何量子电路元件或连接，但是这样的量子电路元件和连接将很可能在那里存在。在图4和图5中示出的方法也可以组合，例如使得到顶部芯片302上的一些组件的信号线穿过底部芯片301上的接触垫并穿过导电垫，而一些其他信号线则通过顶部芯片302中的导电通孔进行布线。也可能通过顶部芯片302上的接触垫、通过顶部芯片302中的导电通孔、以及通过导电结合凸点将一些信号线引导到底部芯片301上的量子电路元件。
图6示出根据另一实施例的量子计算电路，该量子计算电路遵循以上参考图3解释的原理。在此，较大芯片(底部芯片301)包括第二导电通孔601，其将第三量子电路元件602连接到第四连接，第三量子电路元件602在较大芯片面向较小芯片的表面被较小芯片覆盖的那部分上，该第四连接至少部分地位于较大芯片背离较小芯片的表面。在图6的实施例中，所述第四连接通过底部芯片301的下侧上的导电(或超导)图案603延伸到另外的导电通孔604，并通过其到达底部芯片301的上侧上的另一接触垫605。
由于与在前两个附图中相比在图6中存在甚至更多通用的方法引导连接和放置电路元件，因此图6的实施例可以允许将甚至更多的信号线引导到中央区域和/或将甚至更多的组件集成到中央区域。
在图6中，顶部芯片302是先前在图5中示出的那种，即具有穿过其的导电通孔并且在其顶表面上具有接触垫的顶部芯片302，这为进出在其底侧上的量子电路元件的信号提供了通道。顶部芯片302也可以是先前在图4中示出的那种。图4、图5和图6中示出的方法也可以以许多其他方式组合。此外，底部芯片301的下侧可能有接触垫。
图6还显示另一有利的特征，根据该特征，可以存在用于在第一芯片与第二芯片之间传送信号的一个或多个非电流连接。这样的一个或多个非电流连接可以包括在第一芯片和第二芯片的彼此面对的表面上的匹配的非电流连接器结构。作为示例，图6中示出的在底部芯片301上的量子电路元件602可以具有到顶部芯片302上的相对量子电路元件606的电容耦合或电感耦合。通常而言，所述匹配的非电流连接器结构可以包括在彼此面对的所述第一芯片和第二芯片的表面上的用于形成电容连接的相互对准的导电区域、和/或用于形成磁连接的相互对准的电感元件。
图7是量子计算电路的示例的简化电路图，其中顶部芯片302包括两个量子比特701和702，并且底部芯片301包括两个QCR 703和704，该QCR可以用于分别重置两个量子比特701和702。关于信号线的引导，图7中示出的实施例遵循图4中采用的一般方法，其中最终到达顶部芯片302中的量子电路元件的那些信号线也通过底部芯片301进入。示出这样的一种信号线，即用于驱动量子比特701和702的信号线705。另外两条信号线706和707分别用于控制QCR 703和704的操作。此外还有接地连接708。可以使用任何合适的方法来形成从信号线705、706和707以及接地连接708到量子计算装置的其他部分的连接，包括但不限于引线结合。
电路图中的点709(表示连接两个芯片301和302之间的接地连接708)实际上可以采取在芯片彼此面对的表面上的、在接地平面周围分布的多个位置处的多个导电(或超导)结合凸点的形式。通常而言，有利的是确保两个芯片之间的接地连接尽可能有效，为此目的，通常建议使用多个导电(或超导)结合凸点，它们将两个芯片上的大量接地平面点互相连接。
在图7的实施例中，两个芯片之间的信号线的耦合是电容性的，如由信号线从一个芯片到另一芯片的那些位置处的电容器符号示出。这些耦合可以通过例如在彼此面对的两个芯片301和302的表面上相互对准的导电区域形成。可以通过确定相互对准的导电区域的尺寸来控制这种电容耦合的电容。此外或可替代地，两个芯片301和302的表面上的电路元件之间的所有非电流信号耦合可通过控制倒装芯片结合器而被有意地影响，使得在结合过程期间其使得第一芯片和第二芯片之间的最终分离距离呈现为为了优化的非电流信号耦合选择的特定值。
通过使用上述一些或所有方法，可以在两个芯片之间实现多种连接。这种连接可以包括但不限于：
-用于量子比特驱动的驱动控制线和耦合元件(电容器)，即用于驱动量子比特跃迁的RF或微波线；
-读出控制线，用于使读出脉冲穿过量子比特系统；读出元件(谐振器)；以及耦合元件，用于将读出谐振器耦合到读出控制线；
-通过专用耦合元件将量子比特彼此耦合的连接；
-控制线和元件，以控制量子比特耦合；
-从重置电路(例如QCR)到量子比特的连接和耦合元件；
-重置控制，例如用于偏置和提供重置脉冲的QCR控制线；以及
-确保系统内正确接地的连接。
在优选实施例中，包括量子相干操作的电路部分例如量子比特本身，以及包括量子比特和耦合器之间的任何连接的耦合器，都包括在量子比特芯片上。作为制造层，非量子比特芯片可以包括正常金属，并且对于多层结构可能包括损耗性电介质，用于引导或潜在地用作非量子比特芯片上的滤波器。在优选实施例中，非量子比特芯片至少包括重置电路，例如QCR装置它们本身和QCR控制线。在一种实施例中，除了接地连接之外，到量子比特芯片的所有连接都通过如图7(其作为示例其仅示出一些连接和组件)中的电容耦合执行，接地连接有利地通过电流(galvanically)(通过单个或优选多个凸点结合形成连接)执行用于正确的RF设计。原则上，电容连接在任何部分处都可以用电连接代替。电容连接也可以通过以下方式实施，即通过将耦合电容器完全放在芯片中的一个上，然后形成从一个电容器板到另一个芯片的电连接。
在一些实施例中，除了电耦合和电容耦合之外、或代替电耦合和电容耦合，可以通过互感使用磁耦合。
根据本发明的方法的不同实施例可以包括在制造凸点结合时使用不同的方法，例如蒸发或电镀凸点材料。定义芯片间距离的凸点高度可以基于例如电抗的(电容的或互感的)芯片间耦合强度的实施以及不同元件之间的虚假(非故意的)耦合的规格进行调整。此外，可以基于从量子比特芯片到非量子比特芯片的电场耦合的要求调整距离，以避免由于从量子比特芯片到非量子比特芯片的潜在损耗性材料的边缘场产生的过度损耗。典型的芯片间距离可以在1–100μm的范围内。
图8以分解视图示出根据本发明实施例的量子计算电路的一部分。存在芯片的基板801，在此其显现为较大芯片或底部芯片，并且它也是量子比特芯片，因为构成量子比特的超导图案作为802可见。接地平面803覆盖基板801的大部分表面，并且可以有其他导电图案或超导图案，例如传输线804。另一个芯片的基板805(在此其可以称为顶部芯片、较小芯片或非量子比特芯片)在分解视图的顶部处可见，其中其相应的接地平面806形成为在基板805面向底部芯片的表面上的层。
在顶部芯片基板805的接地平面覆盖的表面的顶部上产生的图案的示例是一对电容耦合元件807、传输线808的短截线、电介质贴片809、微波滤波器的导电(或超导电)部分810、以及QCR的隧穿结部分811及其相关联的触点。在完成的配置中，QCR将看起来基本上与先前在图1和图2中可见的那些类似，其中微波滤波器810连接在传输线808和隧穿结部分811之间，并且通过电介质贴片809与顶部芯片的接地平面806隔离。
图8示出可以在两个芯片之间使用凸点结合的位置的一些示例。在附图中，为了图清楚起见，在两侧上用实心黑圈示意性地示出结合凸点的位置。在位置812、813、814和815处，结合凸点用于形成进出位于顶部芯片上的QCR的电连接。在其他位置处，结合凸点用于在两个芯片的接地平面之间形成电连接。
图9示意性地示出用于产生量子计算电路的方法。步骤901包括制造第一芯片，并且在其一个或多个步骤中，包括在所述第一芯片上产生至少一个量子比特。步骤902包括制造第二芯片，并在所述第二芯片上产生除了量子比特之外的至少一个量子电路元件。优选地，步骤902包括在所述第二芯片上不产生任何量子比特的情况下制造所述第二芯片。步骤903包括将所述第一芯片和第二芯片凸点结合在一起以形成堆叠配置，其中结合凸点将第一芯片和第二芯片附接到彼此。
该该方法中步骤901和902之间存在差异。步骤901可以包括例如，在制造所述第一芯片时使用第一组构成材料，并且步骤901可以包括在制造所述第二芯片时使用第二组构成材料，使得所述第一组和第二组由至少部分不同的构成材料组成。在这种实施例中，在步骤902中的至少一个中使用的至少一种材料是与制造具有长相干时间的高质量量子比特的优化方法不兼容的材料。此外或可替代地，步骤901可以由第一序列制造步骤组成，并且步骤902可以由第二序列制造步骤组成，使得所述第一序列和第二序列是至少部分不同的制造步骤序列。在这种实施例中，第二序列可以包括与制造具有长相干时间的高质量量子比特的优化方法不兼容的制造步骤，或者它可能缺少在制造具有长相干时间的高质量量子比特的优化方法中必不可少的一个或多个步骤。
如由步骤904示出，该方法可以包括使所述凸点结合以选定的分离距离将第一芯片和第二芯片附接到彼此，用于所述第一芯片和第二芯片上的电路元件之间的优化的非电流信号耦合。
对于本领域技术人员显而易见的是，随着技术的进步，可以各种方法来实现本发明的基本构思。因此，本发明及其实施例不限于上述示例，而是它们可以在权利要求的范围内变化。
Claims (19)
1.一种量子计算电路，其特征在于，其包括：
-第一芯片，其上具有至少一个量子比特；以及
-第二芯片，其上除了量子比特之外至少具有其他量子电路元件；
其中所述第一芯片和所述第二芯片以倒装芯片配置堆叠在一起，并且通过凸点结合附接到彼此，所述凸点结合包括结合凸点。
2.根据权利要求1所述的量子计算电路，其特征在于，
-所述第一芯片由第一组构成材料制成；
-所述第二芯片由第二组构成材料制成；以及
-所述第一组和第二组由至少部分不同的构成材料组成。
3.根据权利要求2所述的量子计算电路，其特征在于，所述第二组构成材料包括在所述第一组构成材料中不存在的至少一种材料，并且是下述中的一种：氧化铝、铜、钯、其他非超导金属。
4.根据权利要求1至3任一项中所述的量子计算电路，其特征在于，
-所述第一芯片是在第一制造过程中制造的芯片，所述第一制造过程由第一序列制造步骤组成；
-所述第二芯片是在第二制造过程中制造的芯片，所述第二制造过程由第二序列制造步骤组成；以及
-所述第一序列和第二序列是至少部分不同的制造步骤序列。
5.根据权利要求1至4中任一项所述的量子计算电路，其特征在于，所述结合凸点中的至少一些是导电的并且构成所述第一芯片和第二芯片之间的导电触点。
6.根据前述权利要求任一项中所述的量子计算电路，其特征在于，
-所述第一芯片和第二芯片中的一个是较大芯片，并且所述第一芯片和第二芯片中的另一个是较小芯片，所述较小芯片在所述倒装芯片配置中仅覆盖所述较大芯片的一部分。
7.根据权利要求6所述的量子计算电路，其特征在于，
-较大芯片在其面对较小芯片的未被所述较小芯片覆盖的表面的那部分上至少包括第一接触垫；
-较大芯片包括第一连接，其将所述第一接触垫和第一导电结合凸点连接；以及
-较小芯片包括第二连接，其将所述第一导电结合凸点与较小芯片上的第一量子电路元件连接；
使得所述第一接触垫构成到所述第一量子电路元件的信号连接。
8.根据权利要求6或7所述的量子计算电路，其特征在于，
-较小芯片在其背离较大芯片的表面上包括第二接触垫；
-较小芯片包括通过第一导电通孔的第三连接，其将所述第二接触垫连接到较小芯片面对较大芯片的表面上的第二量子电路元件。
9.根据权利要求6至8任一项中所述的量子计算电路，其特征在于，
-较大芯片包括第二导电通孔，其将第三量子电路元件连接到第四连接，第三量子电路元件在较大芯片面对较小芯片的表面被所述较小芯片覆盖的那部分上，所述第四连接至少部分地位于较大芯片背离较小芯片的表面。
10.根据前述权利要求任一项中所述的量子计算电路，其特征在于，其包括用于在所述第一芯片和第二芯片之间传送信号的非电流连接，所述非电流连接包括在所述第一芯片和第二芯片的彼此面对的表面上的匹配的非电流连接器结构。
11.根据权利要求10所述的量子计算电路，其特征在于，所述匹配的非电流连接器结构包括在所述第一芯片和第二芯片的彼此面对的表面上的相互对准的导电区域，用于形成电容连接。
12.根据权利要求10或11所述的量子计算电路，其特征在于，所述匹配的非电流连接器结构包括用于形成磁连接的相互对准的电感元件。
13.根据前述权利要求任一项中所述的量子计算电路，其特征在于，
-所述第二芯片包括量子电路制冷器；以及
-所述量子计算电路包括在所述量子电路制冷器与所述第一芯片上的至少一个量子比特之间的能够控制的连接，用于允许所述量子电路制冷器能够控制地用于重置所述至少一个量子比特的状态。
14.根据前述权利要求任一项中所述的量子计算电路，其特征在于，
-所述第二芯片包括至少一个滤波器，所述滤波器包括以下至少之一：非超导金属、损耗性电介质。
15.根据前述权利要求任一项中所述的量子计算电路，其特征在于，所述第一芯片和第二芯片之间的分离距离在1和100微米之间。
16.一种用于产生量子计算电路的方法，其特征在于，所述方法包括：
-制造第一芯片，并在所述第一芯片上生产至少一个量子比特；
-制造第二芯片，并在所述第二芯片上生产除了量子比特之外的至少一个量子电路元件；以及
-将所述第一芯片和第二芯片凸点结合在一起形成堆叠配置，其中结合凸点将所述第一芯片和第二芯片附接到彼此。
17.根据权利要求16所述的方法，其特征在于，其包括：
-在制造所述第一芯片时使用第一组材料；以及
-在制造所述第二芯片时使用第二组材料；
其中所述第一组和第二组由至少部分不同的材料组成。
18.根据权利要求16或17所述的方法，其特征在于，其包括：
-使用第一制造过程制造所述第一芯片，所述第一制造过程由第一序列制造步骤组成；以及
-使用第二制造过程制造所述第二芯片，所述第二制造过程由第二序列制造步骤组成；
其中所述第一序列和第二序列是至少部分不同的制造步骤序列。
19.根据权利要求16至18任一项所述的方法，其特征在于，其包括：
-使所述凸点结合以选定的分离距离将第一芯片和第二芯片附接到彼此，用于所述第一芯片和第二芯片上的电路元件之间的优化的非电流信号耦合。
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