KR100642480B1 - 반도체 소자 및 금속간 절연막 형성 방법 - Google Patents

Abstract

본 발명의 반도체 소자는, 반도체 기판 상부에 구비된 제1 금속막; 상기 제1 금속막 상에 형성되는 저유전율의 층간 절연막; 상기 층간 절연막에 형성되는 비아 패턴; 상기 저유전율의 층간 절연막 상에 형성되는 제2 금속막; 상기 제2 금속막 중 상기 층간 절연막의 비아 패턴이 형성되지 않은 영역의 바로 위로 형성되는 슬릿 패턴;을 포함하고, 상기 슬릿 패턴을 이루고 있는 슬릿의 단부에는 확장부를 형성하고 있다.

반도체, 금속막, 절연막, IMD, 슬릿, 확장부

Description

반도체 소자 및 금속간 절연막 형성 방법{SEMICONDUCTOR DEVICE AND METHODS FOR FORMING INTER METAL DIELECTRIC}

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면 모습을 보여주는 도면이다.

도 2는 상부 금속막에 형성되는 슬릿 패턴을 보여주는 도면이다.

도 3은 층간 절연막에 형성되는 비아 패턴을 보여주는 도면이다.

도 4는 슬릿 패턴과 비아 패턴을 동시에 보여주는 도면이다.

본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세히는 금속막에 슬릿(slit)을 형성해서 저유전율의 층간 절연막(inter metal dielectric)의 결함 발생을 줄이는 제조 방법에 관한 것이다.

반도체 소자의 고집적화에 따라 배선 사이의 간격이 미세해지고 있다. 한편, 이러한 배선들 사이의 절연을 위해서 사용되는 절연 물질의 높은 유전상수로 인해서 배선 사이의 캐패시턴스가 증가되어 신호 지연 현상이 발생됨으로써 소자의 특성이 저화된다.

반도체 소자의 크기가 작아지면서 금속과 금속을 격리시켜 주는 층간 절연막(Inter Metal Dielectric: IMD)의 두께가 얇아지게 됐고, 그 결과 상부 금속과 하부 금속간의 간섭이 일어나는 문제가 발생한다.

한편, 층간 절연막의 유전율이 큰 경우에는 이 층간 절연막과 금속막 상/하부 사이에 자연적으로 캐패시턱가 형성된다. 따라서, 근래에 들어서는 금속막 사이의 유전??뉼을 낮추기 위해서 여러 가지 신물질과 새로운 공정 방법들이 연구되고 있다.

한편, 반도체 소자가 고집적화되면서 금속 배선을 연결하는 비아(via)의 집적도 역시 종전과는 비교할 수 없을 정도로 높아지게 됐다. 이로 인해서, 반도체 소자의 결함 발생이 늘어나, 이 문제를 해결하는 것도 반도체 소자의 제조에 있어서 중요한 문제가 되었다.

집적화된 비아 위로 금속막이 위치하는 경우에, 후속 열공정시 비아에 함유된 수분이 증발되면서 금속막에 스트레스를 유발해 금속막의 보이드(void) 또는 블리스터(blister)와 같은 문제들이 발생한다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 집적화된 비아가 형성되는 층간 절연막 상에 위치하는 금속막에 슬릿 패턴을 구비해서 금속막에 전달된 스트레스를 효과적으로 제거하는 본 발명을 제공하는데 그 목적이 있다.

이 같은 목적을 달성하기 위해서, 본 발명에서 제공하는 반도체 소자는,

반도체 기판 상부에 구비된 제1 금속막;

상기 제1 금속막 상에 형성되는 저유전율의 층간 절연막;

상기 층간 절연막에 형성되는 비아 패턴;

상기 저유전율의 층간 절연막 상에 형성되는 제2 금속막;

상기 제2 금속막 중 상기 층간 절연막의 비아 패턴이 형성되지 않은 영역의 바로 위로 형성되는 슬릿 패턴;을 포함하고, 상기 슬릿 패턴을 이루고 있는 슬릿의 단부에는 확장부를 형성하고 있다.

본 발명에서, 상기 확장부는 상기 슬릿의 양쪽 단부에 각각 형성될 수 있다.

그리고, 상기 확장부의 평면 모습은 원형 또는 사각형을 이루는 것이 바람직하다.

또한, 상기 비아 패턴은 바둑판 모양의 그룹으로 복수개가 형성될 수 있고, 상기 슬릿은 상기 비아 패턴의 그룹 사이 사이로 위치하는 것이 바람직하다.

그리고, 본 발명에서 제공하는 반도체 소자이 제조 방법은,

반도체 기판 상부에 제1 금속막을 형성하는 단계;

상기 제1 금속막 상에 저유전율의 층간 절연막을 형성하는 단계;

상기 층간 절연막에 비아 패턴을 형성하는 단계;

상기 층간 절연막 상에 제2 금속막을 형성하는 단계; 그리고,

상기 제2 금속막 중 상기 층간 절연막의 비아 패턴이 형성되지 않은 영역의 바로 위로 단부에 확장부를 구비하는 슬릿 패턴을 형성하는 단계;를 포함한다.

이하, 첨부한 도면을 참조로 본 발명의 바람직한 실시예에 대해 당업자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면 모습으로, 도 4의 A-A선에 따른 단면도이고, 도 2는 평면 모습을 보여준다. 도면에서는 반도체 기판 상부로 형성되어 배선을 이루는 금속막과 이 사이를 절연시키는 저유전율의 층간 절연막을 선택적으로 도시하였다.

반도체 기판(11) 위로는 배선용 하부 금속막(13)이 형성된다. 도면을 통해서 보여지지는 않지만, 하부 금속막(13)은 기하학적인 모양의 패턴을 이루고 있다. 일 예에서, 이 하부 금속막(13)은 Al막, Al-Cu 합금막, Cu막, W막, Pt막, Au막, Ti막, TiN막, TiW막 중 선택되는 하나의 막으로 형성된다.

그리고, 이 하부 금속막(13) 위로는 층간 절연막(15)이 형성된다. 이 층간 절연막(15)은 일 예로, 포토레지스트 패턴을 이용한 식각 공정을 통해 식각되어 하부 금속막(13)이 노출되는 비아(151)가 형성된다. 도시된 바처럼, 층간 절연막(15)에 형성된 비아(151)는 집적도가 높게 형성된다.

도 3에서, 층간 절연막(15)에 형성되는 비아 패턴(15V)을 도시하였다. 도시된 바처럼, 비아 패턴(15V)은 바둑판 모양의 그룹으로 복수개가 형성될 수 있다. 비아 패턴에서(15V), 비아 패턴(15V)은 비아들(151)이 바둑판 모양으로 그룹지어져 형성되는 각각의 패턴부(a)와, 이 패턴부 사이를 분리하면서 경계를 짓고 있는 라인부(b)를 포함한다.

라인부(b)의 평면 모습은 소정의 폭을 가지면서 가로 방향 및 세로 방향으로 길게 연장된다. 이에 따라서, 층간 절연막(15)은 격자 모양으로 구획된다. 라인부(b)의 패턴에 의해서 구획된 곳으로는 패턴부(a)가 바둑판 모양으로 조밀하게 형성된다. 도면에서는 패턴부(a)가 6×6 행렬을 이루는 비아(151)의 그룹으로 예시하였다.

이 같은 비아 패턴을 갖는 층간 절연막(15) 상부로는 상부 금속막(17)이 형성된다. 이 상부 금속막(17)은 상술한 비아 패턴(15V)을 통해서 하부 금속막(13)과 콘택된다. 이 상부 금속막(17)은 Al막, Al-Cu 합금막, Cu막, W막, Pt막, Au막, Ti막, TiN막, TiW막 중 선택되는 하나의 막으로 형성될 수 있으며, 바람직하게 전원과 연결되는 전원용 배선을 이룬다.

한편, 도 4는 상부 금속막(17)에 형성되는 슬릿 패턴(171S)을 보여준다. 도면에서는 비아와 슬릿 사이의 위치 관계를 보여주기 위해서 비아 패턴(151V)과 슬릿 패턴(171S)을 같이 도시하였다.

도시된 바처럼, 슬릿 패턴(171S)을 이루고 있는 슬릿들(171)은 세로 방향으로 열을 이루면서 길게 형성된다. 이 슬릿들(171)은 비아 패턴(151V)과 비교하여 보았을 때, 비아가 형성되지 않는 비아 패턴(151V)의 라인부(b) 바로 위로 위치한다.

이처럼, 상부 금속막(17)에 형성되는 슬릿들(171)은 층간 절연막(15)의 일부를 노출시켜, 열공정에서 집적도가 높게 형성된 비아들(151)로 인해서 상부 금속막(17)에 가해지는 스트레스를 완충시키는 작용을 한다. 즉, 층간 절연막(15)의 패턴 부(a)에서 열공정동안 발생한 스트레스가 상부 금속막(17)에 전달되는데, 상부 금속막(17)에 형성된 슬릿 패턴(171S)은 상부 금속막(17)에 전달된 스트레스를 슬릿을 통해서 전달시켜 상부 금속막 또는 층간 절연막이 손상되는 것을 방지한다.

한편, 더욱 바람직하게는 슬릿(171)의 양쪽 단부로는 슬릿(171)의 노출 부분을 확장시키는 확장부(173)가 더욱 형성될 수 있다. 이 확장부(173)는 슬릿(171)으로 전달된 스트레스가 슬릿(171)의 양단으로 전달되어질 때, 슬릿(171)의 부피를 증대시켜 스트레스를 충분히 흡수할 수 있도록 한다.

확장부(173)는 도 2에서 예시하고 있는 바처럼, 평면 모습이 사각형을 이룰 수 있고, 또는 원형의 모양으로 형성될 수 있다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 따르면, 상술한 문제점을 해결해서 층간 절연막에 집적도가 높은 비아 패턴이 형성되는 경우에, 층간 절연막 위로 형성되는 상부 금속막에 전달되는 스트레스를 슬릿을 통해 완충시켜 스트레스에 의한 결함 발생을 줄이는 효과가 있다.

Claims (11)

1. 반도체 기판 상부에 구비된 제1 금속막;

   상기 제1 금속막 상에 형성되는 저유전율의 층간 절연막;

   상기 층간 절연막에 형성되는 비아 패턴;

   상기 저유전율의 층간 절연막 상에 형성되는 제2 금속막; 및,

   상기 제2 금속막 중 상기 층간 절연막의 비아 패턴이 형성되지 않은 영역의 바로 위로 형성되는 슬릿 패턴;을 포함하고,

   상기 슬릿 패턴을 이루고 있는 슬릿의 단부에는 확장부를 형성하고 있는 반도체 소자.
2. 제1항에 있어서,

   상기 확장부는 상기 슬릿의 양쪽 단부에 각각 형성되는 반도체 소자.
3. 제1항에 있어서,

   상기 확장부의 평면 모습은 원형 또는 사각형을 이루는 반도체 소자.
4. 제1항에 있어서,

   상기 비아 패턴은 바둑판 모양의 그룹으로 복수개가 형성되는 반도체 소자.
5. 제4항에 있어서,

   상기 슬릿은 상기 비아 패턴의 그룹 사이 사이로 위치하는 반도체 소자.
6. 제1항에 있어서,

   상기 제2 금속막은 전원용 배선을 이루는 반도체 소자.
7. 반도체 기판 상부에 제1 금속막을 형성하는 단계;

   상기 제1 금속막 상에 저유전율의 층간 절연막을 형성하는 단계;

   상기 층간 절연막에 비아 패턴을 형성하는 단계;

   상기 층간 절연막 상에 제2 금속막을 형성하는 단계; 그리고,

   상기 제2 금속막 중 상기 층간 절연막의 비아 패턴이 형성되지 않은 영역의 바로 위로 단부에 확장부를 구비하는 슬릿 패턴을 형성하는 단계;

   를 포함하는 반도체 소자의 제조 방법.
8. 제7항에 있어서,

   상기 확장부는 상기 슬릿의 양쪽 단부에 각각 형성되는 반도체 소자의 제조 방법.
9. 제7항에 있어서,

   상기 확장부의 평면 모습은 원형 또는 사각형을 이루는 반도체 소자의 제조 방법.
10. 제7항에 있어서,

    상기 비아 패턴은 바둑판 모양의 그룹으로 복수개가 형성되는 반도체 소자의 제조 방법.
11. 제10항에 있어서,

    상기 슬릿은 상기 비아 패턴의 그룹 사이 사이로 위치하는 반도체 소자의 제조 방법.

Images