JP2005353740A - 半導体素子及び半導体装置 - Google Patents

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Abstract

【目的】熱抵抗の増加を最小限にとどめ、半導体基板に半導体素子を接着する際の半導体素子周辺への接着剤のしみだしを抑制できる半導体素子及びその半導体素子を搭載した半導体装置を提供する。
【解決手段】実装部材の実装面に接着剤あるいは半田によって実装される接着面を備えた半導体素子であって、前記半導体素子の側面のいずれかと略平行な方向に延在する溝が前記接着面に設けられたことを特徴とする半導体素子を提供する。
【選択図】図１

Description

本発明は半導体素子及び半導体装置に関し、特に、接着剤や半田などによって実装部材の上に実装される半導体素子及びその半導体素子を搭載した半導体装置に関する。
半導体素子に対しては、小型化と放熱性との両立を要求される場合が多い。例えば、近年、携帯電話などの移動体通信分野においては、送信部に用いられる高周波半導体パワー素子の高性能化が重要である。すなわち、これら半導体パワー素子に対しては、優れた高周波性能が求められると同時に、数ミリ角程度の素子で、消費電力が数ワットにもなるため、良好な良好な放熱性も要求される。すなわち、半導体素子の熱抵抗を低減する必要もある。
半導体素子は、回路基板などに実装される。半導体素子の実装面積は、基板への半導体素子の接着方法によって決定される。半導体基板への接着方法には様々な方法があるが、半田、銀ペーストあるいはエポキシ系接着剤を用いる方法が代表的である。
図２３は、本発明者が本発明に至る過程で検討した半導体装置の断面構造を表す模式図である。この半導体装置２００は、実装基板１０７と、その上にマウントされた半導体素子１００と、を有する。半導体素子１００は、ＧａＡｓ基板１０２と、ＧａＡｓ基板１０２の上に形成されたＨＢＴ（ヘテロ接合バイポーラトランジスタ）素子部１０４と、ＨＢＴ素子部１０４を保護するポリイミド絶縁保護膜１０３と、ＧａＡｓ基板１０２の上に形成されたボンディング用金（Ａｕ）パッド１０５と、を有する。ＨＢＴ素子部１０４は、ＧａＡｓ基板１０２の上にエピタキシャル成長させることによって形成される。この半導体素子１００を実装基板１０７に実装する際には、まず、一定量の接着剤あるいは半田１０９を実装基板１０７の表面に塗布する。そして、半導体素子１００を接着剤１０９の上に載せ、上から加圧あるいは自重で降下させることによって、半導体素子１００を実装基板１０７に接着する。続いて、半導体素子１００のボンディングパッド１０５と、実装基板１０７のボンディング用Ａｕパッド１０８と、をボンディングワイヤ１１０によって電気的に接続する。
また、このように基板の上に半導体素子を半田付けする構造において、半導体素子の底面の周縁部を切欠して半田層を厚くした接続強化空間を設ける提案もなされている（特許文献1参照）。
特開平６−１７７１７８
しかしながら、これらの半導体装置においては、半導体素子１００を実装基板１０７に実装した時、半導体素子１００の周辺に余剰の接着剤１０９がはみ出してしまうという問題があった。
すなわち、前述の如く半導体素子１００を接着剤１０９の上に載せ、実装基板１０７に接着する際には、余剰の接着剤（半田）１０９が半導体素子１００の周辺に排出される。この工程によって、半導体素子１００と実装基板１０７との密着性を向上させるとともに、半導体素子１００の下の接着剤（半田）１０９の膜厚を低減させることができる。その結果として、半導体装置の熱抵抗を下げることができる。
しかし、半導体素子１００の周辺部に排出された余剰の接着剤１０９は、半導体素子１００の側面から周囲に拡がる。本発明者の検討によれば、その距離Ｄ２は、０．４ｍｍ以上にも及ぶ場合がある。このような接着剤１０９の「しみだし」が生ずるために、半導体素子１００と実装基板１０７のボンディングパッド１０８との間の距離を長くせざるを得ず、必然的にボンディングワイヤ１１０も長くなる。ボンディングワイヤ１１０が長くなると、寄生インダクタンスが増加するために、半導体装置の高周波特性が低下し、半導体装置の高周波化には好ましくない。また、接着剤１０９のしみだしによって、半導体素子の実装基板全体の面積も増加するから、半導体装置の小型化にとっても好ましくない。すなわち、半導体素子周辺への接着剤のしみだしの面積を減少する必要がある。
同様の問題は、特許文献１に開示されている半導体素子においても生ずる。すなわち、半導体素子の底面の周縁部を切欠しても、その内側の底面の広い領域は平坦部であるため、そこに塗布されている半田が周辺に排出され、「しみだし」が生ずる。
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、熱抵抗の増加を最小限にとどめ、半導体基板に半導体素子を接着する際の半導体素子周辺への接着剤のしみだしを抑制できる半導体素子及びその半導体素子を搭載した半導体装置を提供することにある。
上記課題を解決するために、本発明の一態様によれば、実装部材の実装面に接着剤あるいは半田によって実装される接着面を備えた半導体素子であって、前記半導体素子の側面のいずれかと略平行な方向に延在する溝が前記接着面に設けられたことを特徴とする半導体素子が提供される。
また、本発明の他の態様によれば、実装面を有する実装部材と、前記実装面に対して接着剤あるいは半田によって実装された半導体素子であって、前記半導体素子の側面のいずれかと略平行な方向に延在する溝が前記接着面に設けられた半導体素子と、を備えたことを特徴とする半導体装置が提供される。
本発明の半導体素子によると、熱抵抗の増加を最小限にとどめ、半導体基板に半導体素子を接着する際の半導体素子周辺への接着剤のしみだし面積を減少できる。その結果として、半導体装置の小型化と高性能化を両立でき、高周波特性などが向上された半導体装置を提供できる。
以下、図面を参照しながら本発明の実施の形態について説明する。
図１は、本発明の実施の形態にかかる半導体素子の断面構造を例示する模式図である。本実施形態にかかる半導体素子１は、ＧａＡｓ基板２と、ＧａＡｓ基板２の上に形成されＨＢＴ（ヘテロ接合バイポーラトランジスタ）素子部４と、ＨＢＴ素子部４を覆うように設けられたポリイミド絶縁保護膜３と、ＧａＡｓ基板２の上に形成された２つのボンディング用Ａｕパッド５と、を有する。ＨＢＴ素子部４は、ＧａＡｓ基板２の上にエピタキシャル成長させることによって形成される。ＧａＡｓ基板２の裏面側には、複数の溝６（６Ｓ）が例えば、格子状に設けられている。後に詳述するように、このような溝６を設けることにより半導体素子１の裏面を固定する接着剤のはみだしを抑制できる。
図２は、本実施形態の半導体素子のもう一つの具体例を表す模式断面図である。本具体例においても、基板２の裏面に複数の溝６が、例えば格子状に設けられている。
図３は、本実施形態の半導体素子のさらに他の具体例を表す模式断面図である。本具体具体例においても、基板富の裏面に複数の溝６が、例えば格子状に設けられている。
図１に表した半導体素子と、図２及び図３に表した半導体素子の相違点は、素子の端部にある。すなわち、図１に表した半導体素子の場合、素子の端部においても、溝６Ｓが設けられている。これに対して、図２及び図３に表した半導体素子の場合、素子の端部には溝は設けられていない。
また、図２に表した半導体素子と、図３に表した半導体素子と、の相違点は、溝６のピッチにある。この点については、後に詳述する。
図４乃至図６は、本実施形態の半導体素子の裏面側の溝６（６Ｓ）を設ける工程を例示する模式図である。
すなわち、本発明においては、複数の半導体素子１が形成されるべきウェーハ状態において、そのウェーハ２Ａの裏面側から、例えばダイシングソーを用いて、複数の溝６（６Ｓ）を形成することができる。これら複数の溝６（６Ｓ）は、図４に表したように、ウェーハ２Ａの裏面側に縦横格子状に形成することができる。ただし、本発明においては、溝６を必ずしも格子状に設ける必要はなく、例えば、図５に表したように、複数の溝６を縦方向に形成してもよく、図６に表したように、横方向に形成してもよい。なお、これらいずれの場合も、隣接する溝６が互いに平行となるように設けることが望ましい。
図７は、図１に例示した半導体素子の製造途中のＧａＡｓ基板の裏面側の平面構造を拡大して表した模式図である。本具体例の場合、ウェーハ２Ａの裏面には複数の溝６が縦横格子状に形成されている。これら格子状の溝６は、ＧａＡｓ基板２あるいはＨＢＴ素子部４の側面に対して平行に形成されている。
また、隣り合う半導体素子の間の境界部分にも、溝６Ｓが形成されている。すなわち、隣り合う半導体素子の境界は、溝６Ｓの中央に位置する。溝６Ｓの中央に、半導体素子１を分離するためのスクライブラインＳが形成される。溝６、６Ｓは、基板２の裏面側からその厚みの途中まで形成されるが、スクライブラインＳは半導体素子１を分離するために基板２を貫通するように設けられる。この場合に、スクライブラインＳの幅を溝６Ｓの幅よりも狭くすると、スクライブラインＳを形成する際に、溝６Ｓの開口端で生ずる「チッピング」を防ぐことができる。
本具体例の場合、例えば、溝６及び溝６Ｓの幅Ｗはいずれも１００μｍ、深さは７５μｍ、隣り合う溝６、６Ｓの中心間距離（ピッチ）Ｐは２７５μｍとすることができる。また、スクライブラインＳの幅は、５０μｍとすることができる。
または、溝６の幅Ｗは５０μｍとし、溝６Ｓの幅Ｌは１００μｍとしてもよい。
図８は、図２に例示した半導体素子の製造途中のＧａＡｓ基板の裏面側の平面構造を拡大して表した模式図である。本具体例においても、ウェーハ２Ａの裏面には複数の溝６が縦横格子状に形成されている。ただし、これら溝６は、半導体素子１の境界上に合致しないように設けられている。そして、半導体素子１の境界部分には、スクライブラインＳが別途設けられる。つまり、溝６を形成した後に、これら溝６が形成されていない半導体素子１の境界部分にスクライブラインＳを形成して半導体素子１を分離する。このようにすると、スクライブラインＳを形成する際に、既に形成されている溝６の端部などにおいて「チッピング」の発生を防ぐことができる。
なお、本具体例の場合には、溝６の幅Ｗは、スクライブラインＳの幅と同一でも、狭くても広くてもよい。例えば、溝６の幅Ｗは５０μｍ、深さは７５μｍ、隣り合う溝６の中心間距離（ピッチ）Ｐは１７５μｍとすることができる。
図９は、図３に例示した半導体素子の製造途中のＧａＡｓ基板の裏面側の平面構造を拡大して表した模式図である。本具体例においても、ウェーハ２Ａの裏面には複数の溝６が縦横格子状に形成されている。ただし、これら溝６は、半導体素子１の境界上に合致するように設けられている。つまり、半導体素子１の一辺のサイズは、溝６の配列のピッチＰの整数倍である。そして、溝６のうちで、半導体素子１の境界上に形成されるものをスクライブラインとして作用させる。つまり、溝６のうちで半導体素子１の境界上に形成されるものを貫通させることにより、半導体素子１を分離することができる。このようにしても、既に形成されている溝６とスクライブラインとが重なることによる「チッピング」の発生を防ぐことができる。
図１０乃至図１２は、本発明の実施の形態にかかる半導体装置の断面構造を例示する模式図である。すなわち、図１０に表した半導体装置の場合、図１に例示した半導体素子１が実装基板７に、接着剤あるいは半田９によって実装され、ボンディング用Ａｕパッド５を介してボンディングワイヤ１０によって電気的に接続されている。また、図１１に表した半導体装置の場合、図２に例示した半導体素子１が搭載されている。同様に、図１２に表した半導体装置の場合、図３に例示した半導体素子１が搭載されている。
図１０乃至図１２からわかるように、ＧａＡｓ基板２の裏面に形成した格子状の溝６に、余剰の接着剤９が入り込んでいる。つまり、溝６が余剰の接着剤９を吸収している。それゆえ、半導体素子１の周辺部への接着剤９のはみ出し量が減少している。つまり、半導体素子１の実装面積を小さくすることができる。
接着剤９のはみ出しを抑制することにより、ボンディングパッド８と半導体素子１とを接近させて設けることができる。図２３に関して前述した半導体装置におけるボンディングパッド１０８と半導体素子１００との距離Ｄ２よりも、本実施形態の半導体装置におけるボンディングパッド８と半導体素子１との距離Ｄ１は、はるかに小さい。従って、半導体装置のサイズを縮小できる。また、ボンディングワイヤ１０の長さが短くなるので、半導体素子の高周波特性が向上する。
また、図１０に表した半導体装置の場合、半導体素子１の端部に溝６Ｓを設けることにより、素子１の外側への接着剤９のはみ出し量をさらに抑制し、ボンディングパッド８と半導体素子１との距離Ｄ１をさらに小さくできる。
次に、本発明の実施形態にかかる半導体素子の製造方法について説明する。
図１３は、図１及び図１０に表した半導体素子の製造方法を表す工程断面図である。
まず、図１３（ａ）に表したように、ＧａＡｓ基板２（膜厚６５０μｍ）の上に、ＨＢＴ素子部４と、ボンディング用Ａｕパッド５を形成し、さらに、ＨＢＴ素子部４を覆うようにポリイミド絶縁保護膜３を形成する。ＨＢＴ素子部４は、例えば一辺４００μｍの正方形状であり、ＧａＡｓ基板２の上にエピタキシャル成長させることによって形成する。半導体素子１は、例えば、一辺１ｍｍの正方形状とすることができる。ＨＢＴ素子４から基板２の裏面に至る熱抵抗率を下げるためにＧａＡｓ基板２の裏面を、厚さ１５０μｍになるまでラッピングによって研磨する。
続いて、図１３（ｂ）に表したように、ＧａＡｓ基板２の裏面に、深さ７５μｍ、カーフ幅１００μｍ、ピッチ２５０μｍの溝６、６Ｓを格子状に形成する。これら溝６、６Ｓは、ダイシングソーによって形成することができる。また、図示しないマスクを形成し、ウェットエッチングやドライエッチングにより形成してもよい。
溝６Ｓは、ウェーハ上で隣接する半導体素子１の境界部分に合致するように形成する。基板２の裏面側にこれらの溝６、６Ｓを形成する場合、その位置決めのために半導体素子１の境界線（スクライブライン）を基板２の裏面側から確認して形成する必要がある。このためにはいろいろな方法があるが、例えば、赤外線を用いた顕微鏡によって裏面から透視することにより、半導体素子の境界線を確認することができる。または、ダイクロイック・ミラーなどを用いて基板２の表面側のパターンを確認しつつ裏面側に溝６、６Ｓを形成することも可能である。これらの方法によって半導体素子１の境界線を確認する時、基板２の表面に形成された、境界線に沿った金属パターンなどを目印にするとよい。
次に、図１３（ｃ）に表したように、スクライブラインＳを形成する。すなわち、基板２の表面側からダイシングソーなどにより、半導体素子１の境界線に沿って切断する。この時、スクライブラインＳは、溝６Ｓの中央に合致するように形成するとよい。溝６Ｓの幅よりもスクライブラインＳの幅を狭くすると、ダイシングなどによってスクライブラインＳを形成する際に、溝６Ｓの下端などでの「チッピング」の発生を抑制できる。つまり、ダイシングする際のＧａＡｓ屑を削減できる。例えば、溝６Ｓの幅を１００μｍとした場合、スクライブラインＳの幅を５０μｍ程度とするとよい。
図１３（ｃ）は、切断の途中の状態を表し、スクライブラインＳを貫通させることにより基板２を切断できる。また、同図に矢印Ｓで表した部分にもスクライブラインＳを形成して半導体素子１を分離する。
また、スクライブラインＳを基板２に貫通させず、わずかに切り残し部を残してもよい。この場合には、切り残し部をへき開することにより、半導体素子１を分離できる。このようにすると、チッピングを低減できる場合が多い。
また、スクライブラインＳは、基板２の表面側でなく、裏面側から形成してもよい。
以上説明したような工程を経て、図１３（ｄ）に表したように半導体素子１が完成する。 溝６Ｓの幅に対して、スクライブラインＳの幅を狭くすることにより、半導体素子１の端部に溝６Ｓの一部が残る。つまり、半導体素子１の側面において、裏面に近い部分に凹部が形成される。このように、半導体素子１の側面に溝６Ｓを形成すると、図１０に関して前述したように、接着剤９のはみ出し範囲をさらに縮小できる。
図１４は、図２及び図１１に表した半導体素子１の製造方法を表す工程断面図である。
まず、図１４（ａ）に表したように、ＧａＡｓ基板２の表面にＨＢＴ素子部４、パッド５、保護膜３を形成する。
次に、図１４（ｂ）に表したように、基板２の裏面側から溝６を格子状に形成する。その方法としては、ダイシングでもよく、ウェットエッチングやドライエッチングなどでもよい。溝６の深さは７５μｍ、カーフ幅５０μｍで所定のピッチで形成することができる。ただし、半導体素子１の境界部分に溝６が形成されないように、ピッチを適宜決定する。
しかる後に、図１４（ｃ）に表したように、半導体素子１の境界にスクライブラインＳを形成して基板２を切断する。なお、図１４（ｃ）はスクライブラインＳの形成の途中の状態を表し、この後、スクライブラインＳを貫通させることにより、基板２を切断できる。または、図１３（ｃ）に関して前述したように、スクライブラインＳを貫通させず、切り残し部を形成してへき開してもよい。
同様のスクライブラインＳを矢印Ｓの部分にも形成することにより、半導体素子１を分離できる。また、本具体例においても、スクイブラインＳは、基板２の表面側からでなく、裏面側から形成してもよい。
以上の工程を経て、図１４（ｄ）に表したように半導体素子１が完成する。
図１５は、図３及び図１２に表した半導体素子１の製造方法を表す工程断面図である。
まず、図１５（ａ）に表したように、ＧａＡｓ基板２の表面にＨＢＴ素子部４、パッド５、保護膜３を形成する。
次に、図１５（ｂ）に表したように、基板２の裏面側から溝６を格子状に形成する。その方法としては、ダイシングでもよく、ウェットエッチングやドライエッチングなどでもよい。溝６の深さは７５μｍ、カーフ幅１００μｍ、ピッチ１７５μｍとすることができる。なお、半導体素子１の境界部分には溝６を形成しない。
しかる後に、図１５（ｃ）に表したように、半導体素子１の境界にスクライブラインＳを形成して基板２を切断する。この時、スクライブラインＳは、溝６と同一のピッチで形成する。このようにすると、例えばダイシングにより溝６及びスクライブラインＳを形成する際に、インデックスを変更する必要がなく、製造が容易である。なお、図１５（ｃ）はスクライブラインＳの形成の途中の状態を表し、この後、スクライブラインＳを貫通させることにより、基板２を切断できる。また、図１３（ｃ）に関して前述したように、スクライブラインＳを貫通させず、切り残し部を形成してへき開してもよい。
同様のスクライブラインＳを矢印Ｓの部分にも形成することにより、半導体素子１を分離できる。また、本具体例においても、スクイブラインＳは、基板２の裏面側からでなく、表面側から形成してもよい。
以上の工程を経て、図１５（ｄ）に表したように半導体素子１が完成する。
次に、本実施形態の半導体素子１の放熱性に関して説明する。
前述したように、半導体素子１としてパワー素子などを搭載した場合、数ミリ角の面積に対して数ワットの消費電力があるため、良好な放熱性を持ち合わせていることも必要である。自己発熱量の大きなパワー素子にとって、熱抵抗はその半導体素子の性能あるいは信頼性を決める重要なパラメータである。
半導体素子１の使用時には、ＧａＡｓ基板２の上に形成されているＨＢＴ素子部４において、発熱が起こる。ＨＢＴ素子部４において発生した熱の多くは、その下に設けられたＧａＡｓ基板２に吸収される。そして、ＧａＡｓ基板２を介して、その下の実装基板７に熱が吸収される。よって、ＧａＡｓ基板２と実装基板７との接触面積が大きい方が、たくさんの熱が放出され、半導体素子１の熱抵抗は小さくなる。
これに対して、本実施形態の半導体素子１のＧａＡｓ基板２の裏面には格子状の溝６が形成されているから、ＧａＡｓ基板２の底面積は削減されている。すなわち、格子状の溝６を形成することは接着剤９の「はみだし」を低減させためには効果的であるが、ＧａＡｓ基板２の底面積が小さくなるため半導体素子の熱抵抗が大きくなる。
また、格子状の溝６を浅く形成すると、接着剤９が溝６の一部を塞ぐ可能性がある。この場合、溝６の中に、両端が接着剤９により塞がれた密閉空間が形成される場合がある。このような密閉空間が形成されると、製造工程中、特に半導体素子１の実装後の接着剤９のベーキング工程中、あるいは半導体素子１の動作などに際して加熱された時に密閉空間に封印されたガス圧が上昇し、半導体素子１が実装基板７からはがれるおそれがある。
一方、溝６を深く形成すると、半導体素子１の熱抵抗が増加したり、基板２の機械的な強度の低下が生ずる可能性がある。ただし、基板２の強度の観点からは、溝６の部分の厚みが、基板２の厚みの約半分、即ち携帯電話用途等の半導体素子１の場合には、５０〜１００μｍあれば十分と考えられる。以上の事情を参酌し、発明者は、格子状の溝６の幅や深さについて、最適な値を検討した。
図１６は、本発明の実施形態にかかる半導体素子のＨＢＴ素子部周辺の拡大断面図である。
すなわち、厚さＺｍｍのＧａＡｓ基板２の上に、面積Ｗ×Ｗｍｍ２のＨＢＴ素子部４が形成されている。ＧａＡｓ基板２の裏面には、幅Ｌｍｍ、深さｈｍｍの溝６が形成されている。発明者は、発熱部（ＨＢＴ素子部４）面積と、その下の半導体基板２の底面に形成された溝６の面積が、半導体素子の熱抵抗比に及ぼす影響について調べた。
図１７は、半導体素子１の熱抵抗比と、発熱部（ＨＢＴ素子部４）の面積と溝部の底面積の割合との関係を表すグラフ図である。
ここで、発熱部（ＨＢＴ素子部４）の面積をＷ×Ｗｍｍ２、溝６の底面積をＬ×Ｌｍｍ２、溝６の深さをｈｍｍ、ＧａＡｓ基板２の厚さをＺｍｍとした。図１７の縦軸は、半導体素子１の熱抵抗比を表し、横軸は、相対パラメータＲ＝溝（削除部）の底面積／発熱部面積＝（Ｌ／Ｗ）2を表す。溝６の深さを表すパラメータとして、Ｈ＝溝の深さ／ＧａＡｓ基板の厚さ＝ｈ／Ｚを定義し、４種類のＨについて、熱抵抗比を計算した。計算は有限要素法を用いて行った。
図１７から、発熱部の面積に対して溝６の面積が増加するに従って熱抵抗比が上昇することが分かる。また、パラメータＨについてみると、溝６の深さが相対的に大きくなるに従って、熱抵抗比が上昇することが分かる。
次に、本発明者は、本発明の半導体素子における接着剤のはみ出し量について定量的な評価を実施した。
図１８は、本発明者が実施した評価のモデルを表す模式図である。
すなわち、同図（ａ）に表したように、実装基板７の上に、接着剤９を滴下する。この時、接着剤９の平面的なサイズＸを半導体素子１のサイズＸとほぼ同一とし、厚みをｔ０とした。
この場合、実装基板７の表面に滴下された接着剤９の体積Ｖ０は、次式により与えれる。
Figure 2005353740
 図１８（ｂ）は、この接着剤９の上に半導体素子１を降下させ、自重あるいは加圧によって固定した状態を表す。この時、接着剤９が半導体素子１の周囲にはみだす範囲をＸｐとし、半導体素子１の側面における接着剤９の厚みもＸｐとする。つまり、接着剤９のはみ出し距離と半導体素子１の側面へのはいあがり距離を同一とした。
ここで、まず、半導体素子１の裏面にｎ本の幅Ｌ１の溝６が形成されているとすると、その合計の容量（体積）ｖ０は、次式により表すことができる。
Figure 2005353740
半導体素子１を固定した状態において、溝６の内部は接着剤９によってほぼ充填されると仮定する。すると、素子の周囲に排出される接着剤９の量は、次式により表すことができる。
Figure 2005353740
相対パラメータＲ＝溝（削除部）の底面積／発熱部面積と、深さパラメータＨ＝溝の深さ／ＧａＡｓ基板の厚さ＝ｈ／Ｚを用いると、接着剤９のはみ出し量Ｘｐは、次式により表すことができる。
Figure 2005353740
なおここで、Ｘｐ０は、相対パラメータＲ＝０の時のＸｐの値である。
図１９は、相対パラメータＲと接着剤９のはみ出し量Ｘｐとの関係を例示するグラフ図である。なおここでは、典型値として、Ｘ＝１ｍｍ、ｔ０＝０．１ｍｍ、ｎ＝８、Ｚ＝１５０μｍ、Ｌ＝２００μｍ、Ｈ＝０．５の場合を例示した。また、同図には、同一の条件における熱抵抗比の関係も併せて表した。
図１９から、相対パラメータＲが大きくなると接着剤９のはみ出し量Ｘｐは減少する一方で、熱抵抗が上昇することが分かる。ただし、これらの相反する作用は等価ではない。例えば、相対パラメータＲを０．１程度にすれば、はみ出し量Ｘｐを２０パーセント近く減少でき、一方で、熱抵抗の上昇はたかだか５パーセント程度に過ぎない。
このように、本発明によれば、熱抵抗の増加をわずかな範囲に抑えつつ、接着剤９のはみ出し量を大幅に低減することが可能である。その結果として、半導体装置のサイズを縮小でき、同時に寄生容量や寄生インダクタンスの低減によって高周波特性を向上できる。
本発明者の試作の結果によれば、例えば、Ｈ＝０．５、Ｒ＝０．２５程度とすると極めて良好な結果が得られることがわかった。例えば、半導体素子１の発熱部（ＨＢＴ素子部４）の面積を０．１６ｍｍ２とし、ＧａＡｓ基板２の裏面に形成した格子状の溝６の、実装基板７に対して平行な面の面積を０．０３７５ｍｍ２に形成することができる。すなわち、格子状の溝６の、実装基板７に平行な面の面積を、発熱部の面積の約２５％とすることができる。このようにすれば、熱抵抗の大幅な上昇を抑制しつつ、接着剤９のはみ出しを大幅に低減できる。また、基板２の裏面に等間隔に溝６を形成するのは極めて容易であるので、製造の観点からも有利である。
本実施例の半導体素子では、発熱部の面積と、溝のカーフ幅及びピッチとの関係から、発熱部の下の、ＧａＡｓ基板２の底面積は必ず発熱部の面積の３／４になっている。このことは、発熱部と溝部の位置関係を考慮する必要がないことを示しており、設計工程、製造工程の簡略化に大きな効果がある。
次に、半導体素子の熱抵抗を増加することなく、本発明の効果を得られる半導体素子について記述する。前述した半導体素子の熱抵抗は、様々な観点から考慮して最適な値になっているが、従来の半導体素子に比較すると、大きい。
次に、本実施形態の半導体素子及び半導体装置の変型例について説明する。
図２０は、本実施形態の半導体素子の変型例を表す模式断面図である。
また、図２１は、本変型例の半導体素子における溝の配置を例示する模式平面図である。 これらの図面については、図１乃至図１９に関して前述したものと同一の要素には同一の符号を付して詳細な説明は省略する。
本変型例においては、溝６は、発熱部（ＨＢＴ素子部４）の下には形成されていない。発明者の検討の結果によれば、発熱部直下における半導体素子１と実装基板７との接触底面積が発熱部の面積に等しい場合には、熱抵抗の実質的上昇は認められなかった。つまり、発熱部の下に溝６を設けない場合には、熱抵抗の実質的な上昇はみられなかった。したがって、この半導体素子１では、熱抵抗を上昇させずに接着剤９のはみだしを抑制することができる。格子状の溝６の深さと幅は、例えば、それぞれ７５μｍ、５０μｍとすることができる。
図２２は、本実施形態の半導体素子のさらに他の変形例を表す模式断面図である。
本変型例においては、溝６、６Ｓの断面形状が、略三角形状とされている。すなわち、図１乃至図２１に関して前述した半導体素子のＧａＡｓ基板２の裏面に形成されている溝６の断面形状は、ほぼ四角形である。これは、例えば、先端が鈍角な刃形のダイシングソーでダンシングすることにより形成できる。
これに対して、本変型例においては、例えば、先端が鋭角なダイシングソーでダイシングすることにより、略三角形状の溝６を形成できる。このような溝６を形成しても、接着剤９のはみだしを抑制できる。
なお、本変型例においても、半導体素子１の分離のためには、図１３に関して前述したように、基板２の表面側あるいは裏面側からスクライブラインＳを適宜形成すればよい。基板２の裏面における溝６の開口幅は、例えば１００μｍとし、溝６の深さは、例えば、５０〜１００μｍとすることができる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
例えば、以上説明した半導体素子及び半導体装置の各要素の材料、導電型、キャリア濃度、不純物、厚み、配置関係、製造方法の各工程における方法や条件などに関して当業者が適宜設計変更を加えたものも、本発明の特徴を有する限りにおいて本発明の範囲に包含される。
本発明の実施の形態にかかる半導体素子の断面構造を例示する模式図である。 本発明の実施形態の半導体素子のもう一つの具体例を表す模式断面図である。 本発明の実施形態の半導体素子のさらに他の具体例を表す模式断面図である。 本発明の実施形態の半導体素子の裏面側の溝６（６Ｓ）を設ける工程を例示する模式図である。 本発明の実施形態の半導体素子の裏面側の溝６（６Ｓ）を設ける工程を例示する模式図である。 本発明の実施形態の半導体素子の裏面側の溝６（６Ｓ）を設ける工程を例示する模式図である。 図１に例示した半導体素子の製造途中のＧａＡｓ基板の裏面側の平面構造を拡大して表した模式図である。 図２に例示した半導体素子の製造途中のＧａＡｓ基板の裏面側の平面構造を拡大して表した模式図である。 図３に例示した半導体素子の製造途中のＧａＡｓ基板の裏面側の平面構造を拡大して表した模式図である。 本発明の実施の形態にかかる半導体装置の断面構造を例示する模式図である。 本発明の実施の形態にかかる半導体装置の断面構造を例示する模式図である。 本発明の実施の形態にかかる半導体装置の断面構造を例示する模式図である。 図１及び図１０に表した半導体素子の製造方法を表す工程断面図である。 図２及び図１１に表した半導体素子１の製造方法を表す工程断面図である。 図３及び図１２に表した半導体素子１の製造方法を表す工程断面図である。 本発明の実施形態にかかる半導体素子のＨＢＴ素子部周辺の拡大断面図である。 半導体素子１の熱抵抗比と、発熱部（ＨＢＴ素子部４）の面積と溝部の底面積の割合との関係を表すグラフ図である。 本発明者が実施した評価のモデルを表す模式図である。 相対パラメータＲと接着剤９のはみ出し量Ｘｐとの関係を例示するグラフ図である。 本発明の実施形態の半導体素子の変型例を表す模式断面図である。 本発明の変型例の半導体素子における溝の配置を例示する模式平面図である。 本発明の実施形態の半導体素子のさらに他の変形例を表す模式断面図である。 本発明者が本発明に至る過程で検討した半導体装置の断面構造を表す模式図である。
符号の説明
１ 半導体素子
２ 基板
２Ａ ウェーハ
３ 保護膜
４ 素子部
５ パッド
６、６Ｓ 溝
７ 実装基板
８ ボンディングパッド
９ 接着剤
１０ ボンディングワイヤ
１００ 半導体素子
１０２ 基板
１０３ ポリイミド絶縁保護膜
１０４ 素子部
１０５ ボンディングパッド
１０７ 実装基板
１０８ ボンディングパッド
１０９ 半田（接着剤）
１１０ ボンディングワイヤ
Ｓ スクライブライン

Claims (5)

  1. 実装部材の実装面に接着剤あるいは半田によって実装される接着面を備えた半導体素子であって、
    前記半導体素子の側面のいずれかと略平行な方向に延在する溝が前記接着面に設けられたことを特徴とする半導体素子。
  2. 前記溝は、前記接着面に格子状に設けられたことを特徴とする請求項１記載の半導体素子。
  3. 前記溝は、前記接着面の端部にも設けられたことを特徴とする請求項１または２に記載の半導体素子。
  4. 前記半導体素子は、発熱部を有し、
    前記溝は、前記発熱部の下においては実質的に設けられていないことを特徴とする請求項１〜３のいずれか１つに記載の半導体素子。
  5. 実装面を有する実装部材と、
    前記実装面に対して接着剤あるいは半田によって実装された半導体素子であって、前記半導体素子の側面のいずれかと略平行な方向に延在する溝が前記接着面に設けられた半導体素子と、
    を備えたことを特徴とする半導体装置。

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