KR102556121B1 - 반도체 장치 - Google Patents

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에리 후쿠다
다이스케 츠나미
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미쓰비시덴키 가부시키가이샤
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Abstract

본 원의 발명에 따른 반도체 장치는 지지체와, 지지체 상에 마련된 반도체 칩과, 반도체 칩의 이면과 지지체를 접합하는 다이 본드재를 구비하며, 반도체 칩의 이면과, 이면과 이어지는 측면이 형성하는 모서리에는 복수의 노치가 형성되며, 다이 본드재는 복수의 노치에 걸쳐서 일체적으로 마련된다.

Description

반도체 장치
본 발명은 반도체 장치 및 반도체 칩에 관한 것이다.
특허문헌 1에는 반도체 칩과, 반도체 칩을 지지하는 다이 패드와, 반도체 칩과 다이 패드를 접착하는 접착제를 구비한 반도체 장치가 개시되어 있다. 반도체 칩의 측면 하부에 요철 측면을 마련하는 것에 의해, 다이 본드시의 접착제의 타고 올라옴이 양호해져, 소형의 반도체 칩이어도 다이 패드와의 밀착성을 향상시킬 수 있다.
일본 특허 공개 제 2018-46289 호 공보
일반적으로, 전력 증폭용 등의 반도체 장치에 있어서는, 효율이 양호한 배열(排熱)이 요구된다. 이 때문에, 반도체 칩을 히트 싱크 등에 접합하는 다이 본드재는, 팁의 이면 전체에 골고루 퍼지는 것이 바람직하다. 이에 의해, 히트 싱크로의 배열 면적을 가능한 한 넓힐 수 있다. 다이 본드재가 반도체 칩의 이면 전체에 골고루 퍼져 있는지는, 예를 들면, 다이 본드재 중 반도체 칩으로부터 삐져 나와 있는 부분의 형상 등에 의해 외관으로 판단할 수 있다.
그러나, 다이 본드재의 도포량이 과다한 경우, 다이 본드재가 반도체 칩의 상면까지 타고 올라갈 가능성이 있다. 이 경우, 다이 본드재가 반도체 칩의 상면에 형성된 전극에 도달할 우려가 있다. 이에 의해, 전극이 다이 본드재를 경유하여 히트 싱크와 도통하는 문제점이 생긴다.
한편, 다이 본드재의 타고 올라옴을 억제하기 위해서, 다이 본드재의 도포량을 적게 하면, 다이 본드재가 반도체 칩으로부터 삐져 나오기 어려워진다. 이에 의해, 반도체 칩의 이면 전면에 다이 본드재가 골고루 퍼져 있는지를 외관으로는 확인할 수 없을 우려가 있다.
본 발명은 상술의 문제를 해결하기 위해 이루어진 것으로서, 그 목적은, 다이 본드재가 퍼져 있는 범위를 확인하기 쉬운 반도체 장치 및 반도체 칩을 얻는 것이다.
본 원의 제 1 발명에 따른 반도체 장치는 지지체와, 상기 지지체 상에 마련된 반도체 칩과, 상기 반도체 칩의 이면과 상기 지지체를 접합하는 다이 본드재를 구비하고, 상기 반도체 칩의 상기 이면과, 상기 이면과 이어지는 측면이 형성하는 모서리에는 복수의 노치가 형성되며, 상기 다이 본드재는 상기 복수의 노치에 걸쳐서 일체적으로 마련된다.
본 원의 제 2 발명에 따른 반도체 장치는 지지체와, 상기 지지체 상에 마련된 반도체 칩과, 상기 반도체 칩의 이면과 상기 지지체를 접합하는 다이 본드재를 구비하고, 상기 반도체 칩은 상기 지지체 상에 마련된 투명 또는 반투명의 반도체 기판을 가지며, 상기 반도체 기판의 상기 지지체와 대향하는 이면의 외주부에는, 복수의 오목부가 형성되며, 상기 다이 본드재는 상기 복수의 오목부에 걸쳐서 일체적으로 마련된다.
본 원의 제 3 발명에 따른 반도체 장치는 지지체와, 상기 지지체 상에 마련된 반도체 칩과, 상기 반도체 칩의 이면과 상기 지지체를 접합하는 다이 본드재를 구비하고, 상기 반도체 칩은 상기 지지체 상에 마련된 반도체 기판을 가지며, 상기 반도체 기판의 외주부에는, 상기 반도체 기판을 상기 지지체와 대향하는 이면으로부터 상기 이면과 대향하는 상면까지 각각 관통하는 복수의 오목부가 형성되며, 상기 반도체 칩은, 상기 복수의 오목부에 상기 반도체 기판의 상기 상면측으로부터 각각 매립된 복수의 도체를 가지며, 상기 다이 본드재는 상기 복수의 오목부에 걸쳐서 일체적으로 마련된다.
본 원의 제 4 발명에 따른 반도체 칩은 반도체 기판과, 상기 반도체 기판의 상면에 마련된 전극과, 상기 반도체 기판의 상기 상면과 대향하는 면인 이면에 마련된 이면 도체를 구비하고, 상기 반도체 기판의 상기 이면과, 상기 이면과 이어지는 측면이 형성하는 모서리에는 복수의 제 1 노치가 형성되며, 상기 이면 도체에는, 각각이 상기 복수의 제 1 노치와 이어지고, 상기 반도체 기판과 대향하는 제 1 면으로부터 상기 제 1 면과 대향하는 제 2 면까지 관통하는 복수의 제 2 노치가 형성된다.
본 원의 제 1 발명에 따른 반도체 장치에서는, 반도체 칩에 형성된 복수의 노치로부터 다이 본드재의 상태를 확인할 수 있다. 따라서, 다이 본드재가 퍼져 있는 범위를 확인하기 쉽다.
본 원의 제 2 발명에 따른 반도체 장치에서는, 투명 또는 반투명의 반도체 기판을 거쳐서, 복수의 오목부에 침입한 다이 본드재를 확인할 수 있다. 따라서, 다이 본드재가 퍼져 있는 범위를 확인하기 쉽다.
본 원의 제 3 발명에 따른 반도체 장치에서는, 복수의 도체와 다이 본드재가 도통하고 있는지의 여부에 의해, 다이 본드재 상태를 확인할 수 있다. 따라서, 다이 본드재가 퍼져 있는 범위를 확인하기 쉽다.
본 원의 제 4 발명에 따른 반도체 칩에서는, 복수의 제 1 노치 및 복수의 제 2 노치로부터 다이 본드재 상태를 확인할 수 있다. 따라서, 다이 본드재가 퍼져 있는 범위를 확인하기 쉽다
도 1은 실시형태 1에 따른 반도체 칩의 사시도이다.
도 2a는 실시형태 1에 따른 반도체 칩의 평면도이다.
도 2b는 실시형태 1에 따른 반도체 칩의 좌측면도이다.
도 2c는 실시형태 1에 따른 반도체 칩의 정면도이다.
도 2d는 실시형태 1에 따른 반도체 칩의 우측면도이다.
도 2e는 실시형태 1에 따른 반도체 칩의 하면도이다.
도 3은 실시형태 1에 따른 반도체 칩의 제조 방법을 설명하는 도면이다.
도 4는 비교에 따른 반도체 칩의 사시도이다.
도 5a는 비교에 따른 반도체 칩의 평면도이다.
도 5b는 비교에 따른 반도체 칩의 좌측면도이다.
도 5c는 비교에 따른 반도체 칩의 정면도이다.
도 5d는 비교에 따른 반도체 칩의 우측면도이다.
도 5e는 비교에 따른 반도체 칩의 하면도이다.
도 6a는 비교에 따른 반도체 장치의 평면도이다.
도 6b는 비교에 따른 반도체 장치의 정면도이다.
도 7a는 다른 비교에 따른 반도체 장치의 평면도이다.
도 7b는 다른 비교에 따른 반도체 장치의 정면도이다.
도 8은 실시형태 1에 따른 반도체 장치의 정면도이다.
도 9는 실시형태 1에 따른 노치의 확대도이다.
도 10은 실시형태 1에 따른 노치의 확대도이다.
도 11은 실시형태 1에 따른 노치의 확대도이다.
도 12a는 실시형태 2에 따른 반도체 칩의 평면도이다.
도 12b는 실시형태 2에 따른 반도체 칩의 좌측면도이다.
도 12c는 실시형태 2에 따른 반도체 칩의 정면도이다.
도 12d는 실시형태 2에 따른 반도체 칩의 우측면도이다.
도 12e는 실시형태 2에 따른 반도체 칩의 하면도이다.
도 13은 실시형태 2에 따른 반도체 장치의 평면도이다.
도 14는 실시형태 2에 따른 노치의 확대도이다.
도 15는 실시형태 2에 따른 노치의 확대도이다.
도 16은 실시형태 2에 따른 노치의 확대도이다.
도 17a는 실시형태 3에 따른 반도체 칩의 평면도이다.
도 17b는 실시형태 3에 따른 반도체 칩의 좌측면도이다.
도 17c는 실시형태 3에 따른 반도체 칩의 정면도이다.
도 17d 실시형태 3에 따른 반도체 칩의 우측면도이다.
도 17e는 실시형태 3에 따른 반도체 칩의 하면도이다.
도 18은 실시형태 3에 따른 반도체 장치의 평면도이다.
도 19는 실시형태 3에 따른 노치의 확대도이다.
도 20은 실시형태 3에 따른 노치의 확대도이다.
도 21a는 실시형태 4에 따른 반도체 칩의 평면도이다.
도 21b는 실시형태 4에 따른 반도체 칩의 좌측면도이다.
도 21c는 실시형태 4에 따른 반도체 칩의 정면도이다.
도 21d는 실시형태 4에 따른 반도체 칩의 우측면도이다.
도 21e는 실시형태 4에 따른 반도체 칩의 하면도이다.
도 22는 실시형태 4에 따른 반도체 장치의 단면도이다.
도 23은 실시형태 4에 따른 반도체 장치의 정면도이다.
도 24는 실시형태 4에 따른 오목부의 확대도이다.
도 25는 실시형태 4에 따른 오목부의 확대도이다.
도 26은 실시형태 4에 따른 오목부의 확대도이다.
도 27a는 실시형태 5에 따른 반도체 칩의 평면도이다.
도 27b는 실시형태 5에 따른 반도체 칩의 하면도이다.
도 28은 실시형태 5에 따른 반도체 칩의 단면도이다.
도 29는 실시형태 5에 따른 반도체 장치의 단면도이다.
도 30은 실시형태 5에 따른 오목부의 확대도이다.
도 31은 실시형태 5에 따른 오목부의 확대도이다.
도 32는 실시형태 5에 따른 오목부의 확대도이다.
본 발명의 실시형태에 따른 반도체 장치 및 반도체 칩에 대해 도면을 참조하여 설명한다. 동일한 또는 대응하는 구성 요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1
도 1은 실시형태 1에 따른 반도체 칩(1)의 사시도이다. 도 2a는 실시형태 1에 따른 반도체 칩(1)의 평면도이다. 도 2b는 실시형태 1에 따른 반도체 칩(1)의 좌측면도이다. 도 2c는 실시형태 1에 따른 반도체 칩(1)의 정면도이다. 도 2d는 실시형태 1에 따른 반도체 칩(1)의 우측면도이다. 도 2e는 실시형태 1에 따른 반도체 칩(1)의 하면도이다.
반도체 칩(1)은 반도체 기판(10)을 구비한다. 반도체 기판(10)의 상면측에는 반도체층이 형성된다. 반도체층은 전력 증폭용 반도체 소자 등의 능동 소자를 구성한다. 반도체 기판(10)의 상면측에는, 회로 소자가 형성되어도 좋다. 반도체 기판(10)의 상면에는, 전극(20)이 마련된다. 전극(20)은 능동 소자 또는 회로 소자의 전극이 된다.
반도체 칩(1)에는 예를 들면 전계 효과 트랜지스터가 형성된다. 반도체 기판(10)은 SiC로 형성되어도 좋다. 또한, 반도체 기판(10)에 형성되는 능동 소자는, 예를 들면 GaN로 형성되는 HEMT(High　Electron　Mobility　Transistor)여도 좋다. 이 경우, 전극(20)은 소스 전극(21), 게이트 전극(22) 및 드레인 전극(23)을 포함한다.
반도체 기판(10)의 상면과 반대측의 면인 이면에는 이면 도체(30)가 마련된다. 이면 도체(30)는 반도체 기판(10)의 이면의 거의 전체를 덮는다. 이면 도체(30)는 반도체 기판(10)의 이면의 중앙부에 마련된다. 반도체 기판(10)의 이면의 외주부는 이면 도체(30)로부터 노출된다. 반도체 기판(10)의 이면의 전체가 이면 도체(30)에 덮여도 좋다.
이면 도체(30)는 전극(20)으로 절연되어 있어도 좋다. 또한, 이면 도체(30)는 반도체 기판(10)에 형성된 도시하지 않은 비아 홀을 거쳐서 소스 전극(21)과 전기적으로 접속되어 있어도 좋다.
반도체 칩(1)의 이면과, 이면과 이어지는 측면이 형성하는 모서리에는 복수의 노치(12a 내지 12h)가 형성된다. 복수의 노치(12a 내지 12h)의 각각은, 반도체 칩(1)의 측면 중 이면측의 일부를 절결한다. 반도체 칩(1)의 장측방향으로 연장되는 2개의 측면에는, 노치(12a 내지 12c)와 노치(12e 내지 12g)가 각각 형성된다. 반도체 칩(1)의 단측방향으로 연장되는 2개의 측면에는, 노치(12d)와 노치(12h)가 각각 형성된다.
노치(12a 내지 12h)의 각각은, 반도체 기판(10)으로부터 이면 도체(30)에 걸쳐서 형성된다. 반도체 기판(10)의 이면 도체(30)와 대향하는 면인 이면과, 이면과 이어지는 측면이 형성하는 모서리에는, 복수의 제 1 노치가 형성된다. 또한, 이면 도체(30)에는 복수의 제 2 노치가 형성된다. 복수의 제 2 노치는, 반도체 기판(10)과 대향하는 제 1 면으로부터 제 1 면과 반대측의 제 2 면까지, 이면 도체(30)를 각각 관통한다. 복수의 제 2 노치는, 각각이 복수의 제 1 노치와 이어진다.
도 3은 실시형태 1에 따른 반도체 칩(1)의 제조 방법을 설명하는 도면이다. 도 3은 복수의 노치(12a 내지 12h)의 형성 방법을 도시하고 있다. 반도체 기판(10)에 반도체층, 전극(20) 및 이면 도체(30)를 형성한 후, 웨이퍼 상태에 있어서, 복수의 패인 구멍(112a 내지 112h)이 형성된다. 복수의 패인 구멍(112a 내지 112h)은 각각 팁 분리를 위한 다이싱 스트리트(80)와 반도체 칩(1)이 되는 영역에 걸쳐서 배치된다.
다음에, 다이싱 스트리트(80)를 따라서 다이싱을 실행한다. 이에 의해, 웨이퍼 상태로부터 반도체 칩(1)이 분리된다. 그 결과, 패인 구멍(112a 내지 112h)은 각각 노치(12a 내지 12h)가 된다.
도 4는 비교에 따른 반도체 칩(1a)의 사시도이다. 도 5a는 비교에 따른 반도체 칩(1a)의 평면도이다. 도 5b는 비교에 따른 반도체 칩(1a)의 좌측면도이다. 도 5c는 비교에 따른 반도체 칩(1a)의 정면도이다. 도 5d는 비교에 따른 반도체 칩(1a)의 우측면도이다. 도 5e는 비교에 따른 반도체 칩(1a)의 하면도이다. 비교에 따른 반도체 칩(1a)은 노치(12a 내지 12h)가 마련되지 않은 점이 반도체 칩(1)과 상이하다.
도 6a는 비교에 따른 반도체 장치(2a)의 평면도이다. 도 6b는 비교에 따른 반도체 장치(2a)의 정면도이다. 반도체 장치(2a)에서는, 지지체(50)의 상면에 반도체 칩(1a)이 다이 본드재(40)에 의해 접합되어 있다.
반도체 장치(2a)에서는, 효율이 양호한 방열을 위해서, 다이 본드재(40)를 반도체 칩(1a)의 이면 전체에 마련하고 있다. 반도체 장치(2a)에서는, 다이 본드재(40)가 반도체 칩(1a)의 이면 전체에 퍼져 있는지의 여부를 외관으로 검사한다. 다이 본드재(40)가 적절히 퍼져 있는지의 여부는, 예를 들면 반도체 칩(1a)을 상면측으로부터 보았을 때에, 다이 본드재(40) 중 반도체 칩(1a)으로부터 삐져 나와 있는 부분의 넓이, 형상 등에 의해 판단된다.
반도체 장치(2a)에 있어서, 예를 들면 다이 본드재(40)를 반도체 칩(1a)의 외주부 전체로부터가 삐져나오도록 도포하면, 다량의 다이 본드재(40)가 필요한 하게 되는 것을 고려할 수 있다. 이 경우, 파선(41)으로 둘러싸이는 부분과 같이, 다이 본드재(40)가 반도체 칩(1a)의 상면까지 타고 올라갈 가능성이 있다. 따라서, 다이 본드재(40)를 거쳐서, 전극(20)과 지지체(50)가 도통할 우려가 있다.
도 7a는 다른 비교에 따른 반도체 장치(2b)의 평면도이다. 도 7b는 다른 비교에 따른 반도체 장치(2b)의 정면도이다. 반도체 장치(2b)에서는, 다이 본드재(40)의 양을 반도체 장치(2a)보다 적게 하고 있다. 이에 의해, 다이 본드재(40)의 타고 올라옴을 억제할 수 있다. 그러나, 다이 본드재(40)의 양을 적게 하면, 반도체 칩(1a)의 외주부에 있어서, 다이 본드재(40)가 삐져나와 있지 않은 부분이 형성되기 쉬워진다. 이 때, 반도체 칩(1a)의 이면 전면에 다이 본드재(40)가 퍼져 있는지의 여부를 외관으로부터는 확인할 수 없다.
도 8은 실시형태 1에 따른 반도체 장치(2)의 정면도이다. 반도체 장치(2)는 지지체(50)와, 지지체(50) 상에 마련된 반도체 칩(1)과, 반도체 칩(1)의 이면과 지지체(50)를 접합하는 다이 본드재(40)를 구비한다. 지지체(50)는 예를 들면 히트 싱크이다. 지지체(50)는 기판 또는 패키지여도 좋다.
반도체 칩(1)은 다이 본드재(40)에 의해 지지체(50)에 다이 본드된다. 다이 본드재(40)는 예를 들면, 도전성 다이 본드재이다. 다이 본드재(40)는 지지체(50)의 상면과 반도체 칩(1)의 이면 사이를 충전하여, 지지체(50)에 반도체 칩(1)을 고정한다. 다이 본드재(40)에 의해, 반도체 칩(1)에 형성된 능동 소자 또는 회로 소자로부터의 발열을 효율적으로 지지체(50)에 배열 또는 방열할 수 있다.
도 9는 실시형태 1에 따른 노치(12a)의 확대도이다. 도 10은 실시형태 1에 따른 노치(12b)의 확대도이다. 도 11은 실시형태 1에 따른 노치(12c)의 확대도이다. 도 9 내지 도 11은 노치(12a 내지 12c) 및 다이 본드재(40)를 반도체 칩(1)의 측면측으로부터 본 상태를 나타내고 있다. 노치(12a 내지 12h)의 각각에 있어서, 다이 본드재(40)가 노치까지 퍼져 있는지의 여부를 확인할 수 있다. 즉, 노치(12a 내지 12h)의 각각에 있어서의 다이 본드재(40)의 도포량을 확인할 수 있다.
다음에, 본 실시형태에 있어서의 반도체 장치(2)의 검사 방법을 설명한다. 우선, 반도체 칩(1)의 이면과 지지체(50)를 다이 본드재(40)로 접합한다. 다음에, 노치(12a 내지 12h)의 각각에 대해, 노치까지 다이 본드재(40)가 골고루 퍼져 있는지를 육안으로 확인한다.
도 9, 도 10에 도시하는 바와 같이, 노치(12a, 12b)로부터는 다이 본드재(40)를 육안으로 확인할 수 있다. 따라서, 반도체 칩(1)의 이면에 있어서, 노치(12a, 12b)까지 다이 본드재(40)가 골고루 퍼져 있는 것을 확인할 수 있다.
이에 대해, 도 11에 도시하는 바와 같이, 노치(12c)로부터는 다이 본드재(40)를 육안으로 확인할 수 없다. 따라서, 반도체 칩(1)의 이면에 있어서, 노치(12c)까지 다이 본드재(40)가 골고루 퍼져 있지 않은 것을 확인할 수 있다. 즉, 목표로 하는 범위까지 다이 본드재(40)가 골고루 퍼져 있지 않은 것을 육안으로 확인할 수 있다. 목표로 하는 범위는, 반도체 칩(1)의 이면 중 다이 본드재(40)가 마련되는 것이 필요하게 되는 범위이다.
도 8 내지 도 11에서는, 설명을 위해 노치(12c)로부터 다이 본드재(40)가 노출되어 있지 않는 예를 도시했다. 실제로는, 양품인 반도체 장치(2)에 있어서, 다이 본드재(40)는 복수의 노치(12a 내지 12h)의 전체로부터 노출되어 있다. 즉, 다이 본드재(40)는, 복수의 노치(12a 내지 12h)에 걸쳐서 일체적으로 마련된다.
노치(12a 내지 12h)의 각각의 사이즈는, 다이 본드재(40)가 노치까지 도달하고 있는지의 여부를 외관으로부터 확인할 수 있도록 설정되어야 한다. 노치(12a 내지 12h)의 각각의 사이즈는, 예를 들면, 외관 검사에 이용되는 확대경의 확대 배율에 따라서 설정된다.
본 실시형태에서는, 육안으로 확인하는 것에 의해 외관 검사를 실행하는 예를 나타냈다. 이것으로 한정되지 않으며, 외관 검사는 카메라 등의 촬상 장치를 이용하여 실시되어도 좋다.
본 실시형태에서는, 다이 본드재(40)가 반도체 칩(1)의 이면 전체 또는 이면 중 목표로 하는 범위까지 골고루 퍼져 있는지의 여부를, 반도체 칩(1)의 측면측의 외관으로 확인할 수 있다.
또한, 본 실시형태에서는, 다이 본드재(40)가 반도체 칩(1)으로부터 삐져 나와 있지 않아도 외관 검사가 가능하다. 이 때문에, 다이 본드재(40)의 도포량을 억제할 수 있다. 따라서, 다이 본드재(40)가 반도체 기판(10)의 상면에 타고 올라오는 것을 억제할 수 있다. 따라서, 전극(20)이 다이 본드재(40)를 거쳐서 지지체(50)와 도통하는 것을 억제할 수 있다.
또한, 도 9의 예에서는 노치(12a)로부터 다이 본드재(40)가 흘러 넘치고 있다. 그러나, 다이 본드재(40)는 반도체 기판(10)의 상면에 마련된 전극(20)까지 도달하고 있지 않기 때문에 문제는 없다.
이상으로부터, 본 실시형태의 반도체 장치(2) 및 반도체 칩(1)에서는, 노치(12a 내지 12h)에 의해 다이 본드재(40)가 퍼져 있는 범위를 확인하기 쉽다. 이에 의해, 다이 본드재(40)가 목표로 하는 범위에 골고루 퍼져 있는지를 확실히 확인할 수 있다. 발열이 큰 전력 증폭용의 반도체 칩(1)에서는, 배열 면적을 확보하는 것은 특히 중요하다. 또한, 전극(20)이 다이 본드재(40)에 접촉하는 것을 억제할 수 있기 때문에, 반도체 장치(2)의 신뢰성을 향상할 수 있다. 또한, 다이 본드재(40)의 소비량을 저감할 수 있어서, 반도체 장치(2)의 제조 비용을 저감할 수 있다.
또한, 반도체 칩(1)의 이면의 각 변에는, 복수의 노치(12a 내지 12h) 중 적어도 1개가 형성된다. 즉, 반도체 기판(10)의 이면의 각 변에는, 복수의 제 1 노치 중 적어도 1개가 형성된다. 이에 의해, 반도체 칩(1)의 이면의 각 변까지 다이 본드재(40)가 퍼져 있는 것을 확실히 확인할 수 있다.
본 실시형태에서는, 다이 본드재(40)는 반도체 칩(1)의 이면의 전체를 덮는다. 이 변형예로서, 반도체 칩(1)의 이면의 일부는, 다이 본드재(40)로부터 노출되어 있어도 좋다. 즉, 필요로 하는 방열 성능에 따라서는, 다이 본드재(40)는 반도체 칩(1)의 이면 전체에 마련되지 않아도 좋다. 또한, 충분한 방열이 가능하면, 이면 도체(30)는 마련되지 않아도 좋다.
본 실시형태에서는 반도체 칩(1)에 8개의 노치(12a 내지 12h)가 형성되었다. 복수의 노치(12a 내지 12h)의 수는 복수이면 좋다. 복수의 노치(12a 내지 12h)의 배치 및 수는, 반도체 칩(1)의 형상 또는 다이 본드재(40)를 마련하는 범위 등에 따라서, 변경하여도 좋다. 또한, 복수의 노치(12a 내지 12h)의 각각은, 반도체 기판(10)의 측면 또는 이면과 수직인 방향으로부터 보아 반타원형이다. 이것으로 한정되지 않으며, 복수의 노치(12a 내지 12h)의 형상으로서, 다이 본드재(40) 상태를 외관으로 확인할 수 있는 모든 형상을 채용할 수 있다.
이들 변형은 이하의 실시형태에 따른 반도체 장치 및 반도체 칩에 대해 적절히 응용할 수 있다. 또한, 이하의 실시형태에 따른 반도체 장치 및 반도체 칩에 대해서는 실시형태 1과의 공통점이 많으므로, 실시형태 1과의 상위점을 중심으로 설명한다.
실시형태 2
도 12a는 실시형태 2에 따른 반도체 칩(201)의 평면도이다. 도 12b는 실시형태 2에 따른 반도체 칩(201)의 좌측면도이다. 도 12c는 실시형태 2에 따른 반도체 칩(201)의 정면도이다. 도 12d는 실시형태 2에 따른 반도체 칩(201)의 우측면도이다. 도 12e는 실시형태 2에 따른 반도체 칩(201)의 하면도이다.
본 실시형태의 반도체 칩(201)은, 노치(12a 내지 12h)를 대신하여 노치(212a 내지 212h)가 형성되는 점이 실시형태 1과 상이하다. 다른 구조는 실시형태 1과 마찬가지이다. 노치(212a 내지 212h)의 각각은, 반도체 칩(301)을 이면으로부터 이면과 반대측의 상면까지 관통한다.
노치(212a 내지 212h)의 형성 방법은, 실시형태 1의 노치(12a 내지 12h)와 마찬가지이다. 웨이퍼 상태에 있어서, 다이싱 스트리트와 반도체 칩(201)이 되는 영역에 걸쳐서, 복수의 관통 구멍이 형성된다. 다음에, 다이싱 스트리트를 따라서 다이싱을 실행하는 것에 의해, 복수의 관통 구멍은 노치(212a 내지 212h)가 된다.
도 13은 실시형태 2에 따른 반도체 장치(202)의 평면도이다. 반도체 장치(202)에서는, 지지체(50)에 반도체 칩(201)이 다이 본드재(40)로 접합되어 있다.
도 14는 실시형태 2에 따른 노치(212a)의 확대도이다. 도 15는 실시형태 2에 따른 노치(212b)의 확대도이다. 도 16은 실시형태 2에 따른 노치(212c)의 확대도이다. 도 14 내지 도 16은 노치(212a 내지 212c) 및 다이 본드재(40)를 반도체 칩(201)의 상면측으로부터 육안으로 확인한 상태를 도시하고 있다. 노치(212a 내지 212h)의 각각에 있어서, 다이 본드재(40)가 노치까지 퍼져 있는지의 여부를 확인할 수 있다.
도 14, 도 15에 도시하는 바와 같이, 노치(212a, 212b)로부터는 다이 본드재(40)를 육안으로 확인할 수 있다. 따라서, 반도체 칩(201)의 이면에 있어서, 노치(212a, 212b)까지 다이 본드재(40)가 골고루 퍼져 있는 것을 확인할 수 있다. 이에 대해, 도 16에 도시하는 바와 같이, 노치(212c)로부터는 다이 본드재(40)를 육안으로 확인할 수 없다. 따라서, 반도체 칩(201)의 이면에 있어서, 노치(212c)까지 다이 본드재(40)가 골고루 퍼져 있지 않은 것을 확인할 수 있다.
또한, 도 13 내지 도 16에서는 설명을 위해, 노치(212c)로부터 다이 본드재(40)가 노출되어 있지 않은 예를 도시했다. 실제로는, 양품인 반도체 장치(202)에 있어서, 다이 본드재(40)는 복수의 노치(212a 내지 212h)의 전체로부터 노출되어 있다.
본 실시형태에 있어서도, 노치(212a 내지 212h)에 의해 다이 본드재(40)가 퍼져 있는 범위를 확인하기 쉽다. 또한, 본 실시형태에 있어서도, 다이 본드재(40)가 반도체 칩(201)으로부터 삐져나와 있지 않아도 외관 검사가 가능하다. 이 때문에, 다이 본드재(40)의 도포량을 억제할 수 있어서, 다이 본드재(40)가 반도체 기판(10)의 상면에 타고 올라오는 것을 억제할 수 있다. 따라서, 반도체 장치(202)의 신뢰성을 향상할 수 있다. 또한, 다이 본드재(40)의 소비량을 저감할 수 있어서, 반도체 장치(202)의 제조 비용을 저감할 수 있다.
또한, 도 15의 예에서는 노치(212b)로부터 다이 본드재(40)가 흘러 넘치고 있다. 이 경우도, 다이 본드재(40)가 반도체 기판(10)의 상면에 마련된 전극(20)까지 도달하고 있지 않으면 좋다. 다이 본드재(40)가 반도체 기판(10)의 상면에 도달하고 있지 않은 것은, 반도체 칩(201)의 측면측으로부터 육안으로 확인할 수 있다.
본 실시형태에서는, 반도체 칩(201)의 상면으로부터 외관 검사를 실행했다. 이것으로 한정되지 않으며, 다이 본드재(40)가 퍼지는 범위는, 반도체 칩(201)의 측면측으로부터의 외관 검사로 판단되어도 좋다.
복수의 노치(212a 내지 212h)의 각각은, 반도체 기판(10)의 상면과 수직인 방향으로부터 보아 반타원형이다. 이것으로 한정되지 않으며, 복수의 노치(212a 내지 212h)의 형상으로서, 다이 본드재(40) 상태를 외관으로 확인할 수 있는 모든 형상을 채용할 수 있다.
실시형태 3
도 17a는 실시형태 3에 따른 반도체 칩(301)의 평면도이다. 도 17b는 실시형태 3에 따른 반도체 칩(301)의 좌측면도이다. 도 17c는 실시형태 3에 따른 반도체 칩(301)의 정면도이다. 도 17d는 실시형태 3에 따른 반도체 칩(301)의 우측면도이다. 도 17e는 실시형태 3에 따른 반도체 칩(301)의 하면도이다.
본 실시형태의 반도체 칩(301)은, 노치(12a 내지 12h)를 대신하여 노치(312a 내지 312d)가 형성되는 점이 실시형태 1과 상이하다. 다른 구조는 실시형태 1과 마찬가지이다. 복수의 노치(312a 내지 312d)의 각각은, 반도체 칩(301)을 이면으로부터 이면과 반대측의 상면까지 관통한다. 또한, 복수의 노치(312a 내지 312d)는 반도체 칩(301)의 이면의 모든 모서리에 각각 형성된다. 즉, 복수의 노치(312a 내지 312d)는 반도체 칩(301)의 네 모서리에 형성된다.
노치(312a 내지 312d)의 형성 방법은 실시형태 1의 노치(12a 내지 12h)와 마찬가지이다. 웨이퍼 상태에 있어서, 다이싱 스트리트와 반도체 칩(301)이 되는 영역에 걸쳐서 복수의 관통 구멍이 형성된다. 다음에, 다이싱 스트리트를 따라서 다이싱을 실행하는 것에 의해, 복수의 관통 구멍은 노치(312a 내지 312d)가 된다.
도 18은 실시형태 3에 따른 반도체 장치(302)의 평면도이다. 반도체 장치(302)에서는, 지지체(50)에 반도체 칩(301)이 다이 본드재(40)로 접합되어 있다.
도 19는 실시형태 3에 따른 노치(312a)의 확대도이다. 도 20은 실시형태 3에 따른 노치(312b)의 확대도이다. 도 19, 도 20은 노치(312a, 312b) 및 다이 본드재(40)를 반도체 칩(301)의 상면측으로부터 육안으로 확인한 상태를 도시하고 있다. 노치(312a 내지 312d)의 각각에 있어서, 다이 본드재(40)가 노치까지 퍼져 있는지의 여부를 확인할 수 있다.
도 19에 도시하는 바와 같이, 노치(312a)로부터는 다이 본드재(40)를 육안으로 확인할 수 있다. 따라서, 반도체 칩(301)의 이면에 있어서, 노치(312a)까지 다이 본드재(40)가 골고루 퍼져 있는 것을 확인할 수 있다. 이에 대해, 도 20에 도시하는 바와 같이, 노치(312b)로부터는 다이 본드재(40)를 육안으로 확인할 수 없다. 따라서, 반도체 칩(301)의 이면에 있어서, 노치(312b)까지 다이 본드재(40)가 골고루 퍼져 있지 않은 것을 확인할 수 있다.
또한, 도 18 내지 도 20에서는 설명을 위해, 노치(312b)로부터 다이 본드재(40)가 노출되어 있지 않은 예를 도시했다. 실제로는, 양품인 반도체 장치(302)에 있어서, 다이 본드재(40)는 복수의 노치(312a 내지 312d)의 전체로부터 노출되어 있다.
본 실시형태에 있어서도, 노치(312a 내지 312d)에 의해 다이 본드재(40)가 퍼져 있는 범위를 확인하기 쉽다. 또한, 본 실시형태에 있어서도, 다이 본드재(40)가 반도체 칩(301)으로부터 삐져 나와 있지 않아도 외관 검사가 가능하다. 이 때문에, 다이 본드재(40)의 도포량을 억제할 수 있어서, 다이 본드재(40)가 반도체 기판(10)의 상면에 타고 올라오는 것을 억제할 수 있다. 따라서, 반도체 장치(302)의 신뢰성을 향상할 수 있다. 또한, 다이 본드재(40)의 소비량을 저감할 수 있어서, 반도체 장치(302)의 제조 비용을 저감할 수 있다.
또한, 도 19의 예에서는 노치(312a)로부터 다이 본드재(40)가 넘쳐 흐르고 있다. 이 경우도, 다이 본드재(40)가 반도체 기판(10)의 상면에 마련된 전극(20)까지 도달하고 있지 않으면 좋다. 다이 본드재(40)가 반도체 기판(10)의 상면에 도달하고 있지 않는 것은, 반도체 칩(301)의 측면측으로부터 육안으로 확인할 수 있다.
복수의 노치(312a 내지 312d)의 각각은 반도체 기판(10)의 상면과 수직인 방향으로부터 보아 부채형이다. 이것으로 한정되지 않으며, 복수의 노치(312a 내지 312d)의 형상으로서, 다이 본드재(40) 상태를 외관으로 확인할 수 있는 모든 형상을 채용할 수 있다.
실시형태 4
도 21a는 실시형태 4에 따른 반도체 칩(401)의 평면도이다. 도 21b는 실시형태 4에 따른 반도체 칩(401)의 좌측면도이다. 도 21c는 실시형태 4에 따른 반도체 칩(401)의 정면도이다. 도 21d는 실시형태 4에 따른 반도체 칩(401)의 우측면도이다. 도 21e는 실시형태 4에 따른 반도체 칩(401)의 하면도이다.
본 실시형태의 반도체 칩(401)은 반도체 기판(10)을 대신하여, 투명 또는 반투명의 반도체 기판(410)을 갖는다. 반도체 기판(410)은, 예를 들면 SiC 기판이다. 또한, 반도체 기판(410)의 외주부에는, 복수의 노치(12a 내지 12h)를 대신하여, 복수의 오목부(412a 내지 412f)가 형성된다. 복수의 오목부(412a 내지 412f)의 각각은 반도체 칩(401)을 이면으로부터 상면까지 관통한다. 오목부(412a 내지 412f)는 전극(20)보다 외측에 형성된다. 다른 구조는 실시형태 1과 마찬가지이다.
도 22는 실시형태 4에 따른 반도체 장치(402)의 단면도이다. 반도체 장치(402)에서는, 지지체(50)에 반도체 칩(401)이 다이 본드재(40)로 접합되어 있다. 반도체 기판(410)은 지지체(50) 상에 마련된다. 반도체 기판(410)과 지지체(50) 사이에는 이면 도체(30)와 다이 본드재(40)가 마련된다. 반도체 기판(410)의 상면측에는 반도체층(414)이 마련된다. 또한, 반도체 기판(410)에는 비아 홀(416)이 형성된다. 비아 홀(416)은 반도체 기판(410)을 상면으로부터 이면까지 관통한다.
비아 홀(416)을 형성하는 반도체 기판(410)의 측면은 도금 배선에 의해 덮인다. 도금 배선과 이면 도체(30)는 연결되어 있다. 또한, 반도체 기판(410) 상에서, 도금 배선과 소스 전극(21)은 접촉되어 있다. 이에 의해, 소스 전극(21)은 도금 전극, 이면 도체(30) 및 다이 본드재(40)를 거쳐서, 지지체(50)와 전기적으로 접속된다. 따라서, 소스 전극(21), 도금 전극, 이면 도체(30), 다이 본드재(40) 및 지지체(50)는 동전위가 된다.
도 22에 도시하는 오목부(412)는 오목부(412a 내지 412f) 중 어느 하나이다. 오목부(412)를 형성하는 반도체 기판(410)의 측면에는 도금 전극은 마련되어 있지 않다. 따라서, 투명 또는 반투명의 반도체 기판(410)을 거쳐서, 오목부(412)에 다이 본드재가 침입하고 있는지의 여부를 육안으로 확인할 수 있다.
도 23은 실시형태 4에 따른 반도체 장치(402)의 정면도이다. 도 24는 실시형태 4에 따른 오목부(412a)의 확대도이다. 도 25는 실시형태 4에 따른 오목부(412b)의 확대도이다. 도 26은 실시형태 4에 따른 오목부(412c)의 확대도이다. 도 24 내지 도 26은 오목부(412a 내지 412c) 및 다이 본드재(40)를, 반도체 기판(410)을 비추어서 육안으로 확인한 상태를 도시하고 있다. 도 24 내지 도 26은 반도체 칩(401)을 예를 들면, 측면에 수직인 방향으로부터 본 상태를 도시한다. 오목부(412a 내지 412f)의 각각에 있어서, 다이 본드재(40)가 오목부에 인입되어 있는지의 여부를 확인할 수 있다.
도 24, 도 25에 도시하는 바와 같이, 반도체 기판(410)을 거쳐서 오목부(412a, 412b)에 인입된 다이 본드재(40)를 투시할 수 있다. 따라서, 반도체 칩(401)의 이면에 있어서, 오목부(412a, 412b)까지 다이 본드재(40)가 골고루 퍼져 있는 것을 확인할 수 있다. 이에 대해, 도 26에 도시하는 바와 같이, 오목부(412c)에 있어서는, 다이 본드재(40)를 육안으로 확인할 수 없다. 따라서, 반도체 칩(401)의 이면에 있어서, 오목부(412c)까지 다이 본드재(40)가 골고루 퍼져 있지 않은 것을 확인할 수 있다.
또한, 도 23 내지 도 26에서는 설명을 위해, 오목부(412c)에 다이 본드재(40)가 침입하고 있지 않은 예를 도시했다. 실제로는, 양품인 반도체 장치(402)에 있어서, 다이 본드재(40)는 복수의 오목부(412a 내지 412f)의 각각에 침입하고 있다. 다이 본드재(40)는, 복수의 오목부(412a 내지 412f)에 걸쳐서 일체적으로 마련된다.
본 실시형태에서는, 투명 또는 반투명인 반도체 기판(410) 및 오목부(412a 내지 412f)에 의해, 다이 본드재(40)가 퍼져 있는 범위를 확인하기 쉽다. 또한, 다이 본드재(40)가 반도체 칩(401)으로부터 삐져 나와 있지 않아도 외관 검사가 가능하다. 이 때문에, 다이 본드재(40)의 도포량을 억제할 수 있어서, 다이 본드재(40)가 반도체 기판(410)의 상면에 타고 올라오는 것을 억제할 수 있다. 따라서, 반도체 장치(402)의 신뢰성을 향상할 수 있다. 또한, 다이 본드재(40)의 소비량을 저감할 수 있어서, 반도체 장치(402)의 제조 비용을 저감할 수 있다.
본 실시형태에서는, 오목부(412a 내지 412c)는 반도체 기판(410)의 한쪽의 장변을 따라서 연장된다. 또한, 오목부(412d 내지 412f)는 반도체 기판(410)의 다른쪽의 장변을 따라서 연장된다. 또한, 오목부(412a, 412d)는 반도체 기판(410)의 한쪽의 단변을 따라서 연장된다. 또한, 오목부(412c, 412f)는 반도체 기판(410)의 다른쪽의 단변을 따라서 연장된다. 이와 같이, 반도체 기판(410)의 이면의 각 변을 따라서, 복수의 오목부(412a 내지 412f) 중 적어도 1개가 형성된다. 이에 의해, 반도체 칩(401)의 이면의 각 변까지 다이 본드재(40)가 퍼져 있는 것을 확인할 수 있다.
또한, 복수의 오목부(412a, 412c, 412d, 412f)는, 반도체 기판(410)의 지지체(50)와 대향하는 이면의 전체 모서리에 각각 형성된다. 이에 의해, 반도체 칩(401)의 이면의 네 모서리까지 다이 본드재(40)가 퍼져 있는 것을 확인할 수 있다.
복수의 오목부(412a 내지 412f)의 배치, 수 및 형상은, 반도체 칩(401)의 형상 또는 다이 본드재(40)를 마련하는 범위 등에 따라서, 변경하여도 좋다.
본 실시형태의 변형예로서, 복수의 오목부(412a 내지 412f)는 반도체 기판(410)을 관통하고 있지 않아도 좋다. 복수의 오목부(412a 내지 412f)는 반도체 기판(410)의 이면의 외주부에 형성되면 좋다.
또한, 반도체 기판(410)은 오목부(412a 내지 412f)에 다이 본드재(40)가 침입하고 있는지의 여부를 비추어서 확인할 수 있는 재질로 형성되면 좋다.
실시형태 5
도 27a는 실시형태 5에 따른 반도체 칩(501)의 평면도이다. 도 27b는 실시형태 5에 따른 반도체 칩(501)의 하면도이다. 도 28은 실시형태 5에 따른 반도체 칩(501)의 단면도이다. 도 28은 도 27a를 A-B 직선을 따라서 절단하는 것에 의해 얻어지는 단면도이다.
실시형태 4와 마찬가지로, 반도체 기판(410)의 외주부에는, 반도체 기판(410)을 이면으로부터 이면과 반대측의 상면까지 각각 관통하는 복수의 오목부(412a 내지 412f)가 형성된다.
또한, 반도체 칩(501)은 복수의 오목부(412a 내지 412f)에 반도체 기판(410)의 상면측으로부터 각각 매립된 복수의 도체(560a 내지 560f)를 갖는다. 복수의 도체(560a 내지 560f)의 하단은, 각각 반도체 기판(410)의 상면과 이면 사이에 마련된다. 복수의 도체(560a 내지 560f)의 하단은 반도체 기판(410)의 이면과 이격되어 있다. 또한, 복수의 도체(560a 내지 560f)의 각각은 반도체 칩(501)의 전극(20)과 이격되어 있다.
도체(560a)는 오목부(412a)의 내부에 마련된 주부(主部)(561a)와, 반도체 기판(410)의 상면에 마련된 광폭부(562a)를 갖는다. 광폭부(562a)는 오목부(412a)보다 폭이 넓다. 도체(560b 내지 560f)에 대해서도 마찬가지이다.
도 29는 실시형태 5에 따른 반도체 장치(502)의 단면도이다. 반도체 장치(502)에서는, 지지체(50)에 반도체 칩(501)이 다이 본드재(40)로 접합되어 있다.
도 30은 실시형태 5에 따른 오목부(412a)의 확대도이다. 도 31은 실시형태 5에 따른 오목부(412b)의 확대도이다. 도 32는 실시형태 5에 따른 오목부(412c)의 확대도이다. 본 실시형태에 있어서도, 실시형태 4와 마찬가지로, 오목부(412a 내지 412f)에 인입되어 있는 다이 본드재(40)의 유무를 반도체 칩(501)의 측면측으로부터 육안으로 확인할 수 있다. 따라서, 실시형태 4와 마찬가지의 효과를 얻을 수 있다.
또한, 도 30, 도 31에 도시하는 바와 같이, 도체(560a, 560b)는 다이 본드재(40)와 각각 접촉하고 있다. 따라서, 도체(560a, 560b)는 지지체(50)와 도통한다. 이에 대해, 도 32에 도시하는 바와 같이, 도체(560c)는 다이 본드재(40)와 접촉하고 있지 않다. 따라서, 도체(560c)는 지지체(50)와 도통하고 있지 않다.
이 때문에, 본 실시형태에서는, 도체(560a 내지 560f)와 지지체(50)의 도통의 유무에 의해, 반도체 칩(501)의 이면 중 목표로 하는 범위까지 다이 본드재(40)가 퍼져 있는지의 여부를 확인할 수 있다.
또한, 도 29 내지 도 32에서는 설명을 위해, 도체(560c)와 다이 본드재(40)가 접촉하고 있지 않는 예를 도시했다. 실제로는, 양품인 반도체 장치(502)에 있어서, 복수의 도체(560a 내지 560f)의 각각은 다이 본드재(40)와 접촉하고 있다. 다이 본드재(40)는 복수의 오목부(412a 내지 412f)에 걸쳐서 일체적으로 마련된다.
본 실시형태에서는, 다이 본드재(40)의 도포 상태를 도통 검사로 확인할 수 있다. 따라서, 육안에 의한 확인 공정을 삭감할 수 있다. 육안에 의한 확인 공정을 삭감하는 경우, 반도체 기판(410)은 투명 또는 반투명은 아니어도 좋다. 또한, 도통 검사와 외관 검사를 조합하여, 다이 본드재(40)가 퍼지는 범위를 확인해도 좋다.
또한, 광폭부(562a)를 도통 검사의 전극으로서 사용하는 것에 의해, 도통 검사를 용이하게 실시할 수 있다.
또한, 각 실시형태에서 설명한 기술적 특징은 적절히 조합하여 이용해도 좋다.
1, 1a: 반도체 칩 2, 2a, 2b: 반도체 장치
10: 반도체 기판 12a 내지 12h: 노치
20: 전극 21: 소스 전극
22: 게이트 전극 23: 드레인 전극
30: 이면 도체 40: 다이 본드재
50: 지지체 80: 다이싱 스트리트
112a 내지 112h: 패인 구멍 201: 반도체 칩
202: 반도체 장치 212a 내지 212h: 노치
301: 반도체 칩 302: 반도체 장치
312a 내지 312d: 노치 401: 반도체 칩
402: 반도체 장치 410: 반도체 기판
412, 412a 내지 412f: 오목부 414: 반도체층
416: 비아 홀 501: 반도체 칩
502: 반도체 장치 560a 내지 560f: 도체
561a: 주부 562a: 광폭부

Claims (15)

  1. 지지체와,
    상기 지지체 상에 마련된 반도체 칩과,
    상기 반도체 칩의 이면과 상기 지지체를 접합하는 다이 본드재를 구비하고,
    상기 반도체 칩의 상기 이면과, 상기 이면과 이어지는 측면이 형성하는 모서리에는 복수의 노치가 형성되며,
    상기 다이 본드재는 상기 복수의 노치에 걸쳐서 일체적으로 마련되며,
    상기 복수의 노치의 각각은 상기 반도체 칩을 상기 이면으로부터 상기 이면과 반대측의 상면까지 관통하는 것을 특징으로 하는
    반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 지지체와,
    상기 지지체 상에 마련된 반도체 칩과,
    상기 반도체 칩의 이면과 상기 지지체를 접합하는 다이 본드재를 구비하고,
    상기 반도체 칩은 상기 지지체 상에 마련된 투명 또는 반투명의 반도체 기판을 구비하고,
    상기 반도체 기판의 상기 지지체와 대향하는 이면의 외주부에는, 복수의 오목부가 형성되며,
    상기 다이 본드재는 상기 복수의 오목부에 걸쳐서 일체적으로 마련되는 것을 특징으로 하는
    반도체 장치.
  9. 제 8 항에 있어서,
    상기 다이 본드재는 상기 복수의 오목부의 각각에 침입하고 있는 것을 특징으로 하는
    반도체 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 반도체 기판의 상기 이면의 각 변을 따라서, 상기 복수의 오목부 중 적어도 1개가 형성되는 것을 특징으로 하는
    반도체 장치.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 복수의 오목부는 상기 반도체 기판의 상기 이면의 전체 모서리에 각각 형성되는 것을 특징으로 하는
    반도체 장치.
  12. 지지체와,
    상기 지지체 상에 마련된 반도체 칩과,
    상기 반도체 칩의 이면과 상기 지지체를 접합하는 다이 본드재를 구비하고,
    상기 반도체 칩은 상기 지지체 상에 마련된 반도체 기판을 가지며,
    상기 반도체 기판의 외주부에는, 상기 반도체 기판을 상기 지지체와 대향하는 이면으로부터 상기 이면과 반대측의 상면까지 각각 관통하는 복수의 오목부가 형성되며,
    상기 반도체 칩은 상기 복수의 오목부에 상기 반도체 기판의 상기 상면측으로부터 각각 매립된 복수의 도체를 가지며,
    상기 다이 본드재는 상기 복수의 오목부에 걸쳐서 일체적으로 마련되는 것을 특징으로 하는
    반도체 장치.
  13. 제 12 항에 있어서,
    상기 복수의 도체의 각각은 상기 다이 본드재와 접촉하고 있는 것을 특징으로 하는
    반도체 장치.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 반도체 칩의 상면에 전극이 마련되며,
    상기 복수의 도체의 각각은 상기 전극과 이격되어 있는 것을 특징으로 하는
    반도체 장치.
  15. 삭제
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