JP2008258578A - 半導体装置 - Google Patents
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Abstract
【課題】放熱特性に優れた構成を有する半導体装置を提供する。
【解決手段】シリコン基板3上にシリコン酸化膜4を介して半導体層5を形成したSOI基板2を、素子分離領域6により半導体層5を分離して素子形成領域5aとする。素子形成領域5aを包囲する素子分離領域6の辺部に上面からシリコン基板3の裏面まで貫通する貫通孔を形成し、内部に導体を埋め込み形成し埋め込み導体9を設ける。これにより、素子形成領域5aに形成した半導体素子が発生する熱を素子分離領域6を介して埋め込み導体9により裏面側に放熱させる経路を形成する。
【選択図】図1
【解決手段】シリコン基板3上にシリコン酸化膜4を介して半導体層5を形成したSOI基板2を、素子分離領域6により半導体層5を分離して素子形成領域5aとする。素子形成領域5aを包囲する素子分離領域6の辺部に上面からシリコン基板3の裏面まで貫通する貫通孔を形成し、内部に導体を埋め込み形成し埋め込み導体9を設ける。これにより、素子形成領域5aに形成した半導体素子が発生する熱を素子分離領域6を介して埋め込み導体9により裏面側に放熱させる経路を形成する。
【選択図】図1
Description
本発明は、放熱特性に優れた構成を有する半導体装置に関する。
SOI(Silicon On Insulator)構造を有する半導体基板は、素子を形成する領域をトレンチ分離などを行なって絶縁分離した状態に形成することで電気的特性の向上を図れるようにしたものである。このような半導体基板を用いて形成する半導体装置において、パワー素子を形成するものにおいては、放熱性が良好であることが望まれる。
例えば特許文献1に示すものでは、トレンチ分離をするトレンチ内部に絶縁された状態で導体を設け、その導体を電極パッドまで引き出してボンディングワイヤでリードフレームに接続しておくことで素子で発生する熱を放熱させるようにしている。
特開2000−243826号公報
しかしながら、上記した特許文献1に示すものでは、次の点で放熱効果に問題があった。すなわち、第1に、ヒートシンクとして機能するリードフレームまでの距離が長くなるため、放熱効果が大きく望めない。第2に、リードフレームに放熱用のGND端子を設ける必要がある。第3に、放熱用のボンディングパッドを設ける必要があるためレイアウトの自由度が低下するなどの点である。
本発明は、上記事情を考慮してなされたもので、その目的は、放熱経路を短縮でき、リードフレームに放熱用のピンを設ける必要をなくし、しかも半導体チップに放熱用のボンディングパッドを設ける必要をなくした半導体装置を提供することにある。
請求項1に記載の半導体装置によれば、SOI基板の半導体層に表面から絶縁膜まで達する素子分離領域を設けて素子形成領域を分離形成することで他の素子形成領域と電気的に絶縁した構成とし、この素子形成領域に半導体素子を作りこんだ状態で、素子分離領域中にSOI基板の裏面側に達するように形成されるとともに熱伝導性が高くかつ導電性を有する熱伝導体を形成しているので、素子形成領域に形成している半導体素子が発生する熱を素子分離領域の熱伝導体を通じてSOI基板の裏面側すなわち、半導体装置をマウントしているリードフレーム側に直接導くことができる。これにより、放熱経路を短縮でき、リードフレームに放熱用のピンを設ける必要をなくし、しかも半導体チップに放熱用のボンディングパッドを設ける必要もなくなる。
請求項2の発明によれば、素子分離領域を半導体層に絶縁膜に達するトレンチを形成して絶縁膜を埋め込む構成としているので、半導体素子が発生する熱をトレンチ内の絶縁膜を経由して熱伝導体を通じてSOI基板の裏面側すなわち、半導体装置をマウントしているリードフレーム側に直接導くことができる。
請求項3の発明によれば、素子分離領域をSOI基板の絶縁膜および支持基板を貫通して裏面側に達するように形成しているので、熱伝導体はトレンチ内の絶縁膜で囲んだ状態に形成され、素子形成領域と絶縁した状態としながら確実に放熱が行える。
請求項4の発明によれば、素子分離領域として半導体層とは異なる第2の導電型で素子分離用拡散領域を形成しているので、半導体素子が発生する熱を素子分離用拡散領域中の熱伝導体を通じてSOI基板の裏面側すなわち、半導体装置をマウントしているリードフレーム側に直接導くことができる。
請求項5の発明によれば、熱伝導体を放熱が必要となる素子形成領域の部分に形成された素子分離領域に形成しているので、効率的に放熱効果を得ることができる。
請求項6の発明によれば、熱伝導体を形成する素子分離領域を、素子形成領域を包囲するように形成しているので、熱伝導体についても素子形成領域を包囲するように配置することで放熱効果を高めることができる。
請求項6の発明によれば、熱伝導体を形成する素子分離領域を、素子形成領域を包囲するように形成しているので、熱伝導体についても素子形成領域を包囲するように配置することで放熱効果を高めることができる。
請求項7の発明によれば、熱伝導体を素子形成領域の辺部に対応する部分に所定長さで形成しているので、必要な放熱効果に合わせて最適な熱伝導体を設けることができる。
請求項8の発明によれば、半導体基板の半導体層に表面から絶縁膜まで達する素子分離領域を形成して素子形成領域を設けることで他の素子形成領域と電気的に分離した構成とし、この素子形成領域に半導体素子を作りこんだ状態で、素子分離領域中に半導体基板の裏面側に達するように形成され熱伝導性が高くかつ導電性を有する熱伝導体を形成しているので、素子形成領域に形成している半導体素子が発生する熱を素子分離領域の熱伝導体を通じて半導体基板の裏面側すなわち、半導体装置をマウントしているリードフレーム側に直接導くことができる。これにより、放熱経路を短縮でき、リードフレームに放熱用のピンを設ける必要をなくし、しかも半導体チップに放熱用のボンディングパッドを設ける必要もなくなる。
請求項8の発明によれば、半導体基板の半導体層に表面から絶縁膜まで達する素子分離領域を形成して素子形成領域を設けることで他の素子形成領域と電気的に分離した構成とし、この素子形成領域に半導体素子を作りこんだ状態で、素子分離領域中に半導体基板の裏面側に達するように形成され熱伝導性が高くかつ導電性を有する熱伝導体を形成しているので、素子形成領域に形成している半導体素子が発生する熱を素子分離領域の熱伝導体を通じて半導体基板の裏面側すなわち、半導体装置をマウントしているリードフレーム側に直接導くことができる。これにより、放熱経路を短縮でき、リードフレームに放熱用のピンを設ける必要をなくし、しかも半導体チップに放熱用のボンディングパッドを設ける必要もなくなる。
請求項9の発明によれば、素子分離領域を半導体層に絶縁膜に達するトレンチを形成して絶縁膜を埋め込む構成としているので、半導体素子が発生する熱をトレンチ内の絶縁膜を経由して熱伝導体を通じて半導体基板の裏面側すなわち、半導体装置をマウントしているリードフレーム側に直接導くことができる。
請求項10の発明によれば、素子分離領域として半導体層とは異なる第2の導電型で素子分離用拡散領域を形成しているので、半導体素子が発生する熱を素子分離用拡散領域中の熱伝導体を通じて半導体基板の裏面側すなわち、半導体装置をマウントしているリードフレーム側に直接導くことができる。
請求項11の発明によれば、SOI基板の半導体層に表面から絶縁膜まで達する素子分離領域を形成して素子形成領域を形成することで他の素子形成領域と電気的に絶縁した構成とし、この素子形成領域に半導体素子を作りこんだ状態で、素子分離領域の外側にSOI基板の裏面側に達するように形成され熱伝導性が高くかつ導電性を有する熱伝導体を形成しているので、素子形成領域に形成している半導体素子が発生する熱を素子分離領域の熱伝導体を通じてSOI基板の裏面側すなわち、半導体装置をマウントしているリードフレーム側に直接導くことができる。これにより、放熱経路を短縮でき、リードフレームに放熱用のピンを設ける必要をなくし、しかも半導体チップに放熱用のボンディングパッドを設ける必要もなくなる。
請求項15の発明によれば、SOI基板もしくは半導体基板を導電性接着剤によってダイパッドに接着固定するので、SOI基板あるいは半導体基板で発生する熱を効率的にダイパッド側に導くことができる。
請求項16の発明によれば、SOI基板もしくは半導体基板を、ダイパッドを介してヒートシンクに固定する構成としているので、SOI基板あるいは半導体基板で発生する熱を効率的にダイパッドからヒートシンクに導くことができる。
請求項17の発明によれば、SOI基板もしくは半導体基板を、ダイパッドおよびヒートシンクを介してプリント基板のサーマルビアに対応する位置に配設するので、SOI基板あるいは半導体基板で発生する熱を効率的にダイパッドからヒートシンクに導た熱をプリント基板から効率的に放出することができる。
(第1の実施形態)
以下、本発明を集積回路(IC)にパワー素子を混載して作り込んだ半導体装置に適用した場合の第1の実施形態について図1ないし図3を参照して説明する。
図1、図2は、本発明の概略的な構成を示すもので、図1は縦断面図、図2は平面図を示している。なお、これらの図は、すべて模式的なものであり、説明のために必要な部分を誇張して示していることがあり、実際の寸法とは異なる場合がある。また、示している構成物についても、発明の原理的な説明をするために代表的なものを示しているのであって、具体的な素子の内部構造を示すものではない。
以下、本発明を集積回路(IC)にパワー素子を混載して作り込んだ半導体装置に適用した場合の第1の実施形態について図1ないし図3を参照して説明する。
図1、図2は、本発明の概略的な構成を示すもので、図1は縦断面図、図2は平面図を示している。なお、これらの図は、すべて模式的なものであり、説明のために必要な部分を誇張して示していることがあり、実際の寸法とは異なる場合がある。また、示している構成物についても、発明の原理的な説明をするために代表的なものを示しているのであって、具体的な素子の内部構造を示すものではない。
図1において、半導体装置である半導体チップ1は、SOI(silicon on insulator)基板2を用いて形成されたもので、上面にバイポーラトランジスタ、MOSFET、IGBTなどのパワー素子を含んだ集積回路が作りこまれている。SOI基板2は、支持基板としてのシリコン基板3に絶縁膜としてシリコン酸化膜4を介した状態で上面にシリコン単結晶からなる半導体層5が形成されたものである。
半導体層5は、形成する素子あるいは回路の単位毎に多数の素子形成領域5aに区画するため、表面からシリコン酸化膜4まで達するトレンチを形成して内部にシリコン酸化膜が埋め込み形成された素子分離領域6が設けられている。これにより、素子形成領域5aは下面をシリコン酸化膜4により、周囲を素子分離領域6により絶縁され、周囲から完全に電気的に絶縁された状態として設けられている。
この素子分離領域6には、図示のように、各辺部の端部を除いた部分に放熱用の埋め込み導体9が形成されている。この埋め込み導体9は、熱伝導体として機能するもので、熱伝導性が高く且つ導電性を有する材料が選定されている。埋め込み導体9は、素子分離領域6の幅寸法よりも狭い幅で周囲が素子分離領域6の絶縁膜で囲われた状態に設けられており、上面部から下へ向かって絶縁膜4および支持基板3を貫通してSOI基板2の裏面側に達するように形成されている。この埋め込み導体9は、金属やこれに匹敵する熱伝導性に優れた材料を用いている。
素子形成領域5aには、フォトリソグラフィ処理などを実施することで所定の形状にパターンニングして必要な領域に不純物が導入され、拡散領域7a、7bなどを形成することによりそれぞれにトランジスタ、FETあるいはダイオード、抵抗などの半導体素子が形成されている。なお、図示はしていないが、半導体層5を区画して形成した他の素子形成領域5aについても同様にフォトリソグラフィ処理等を実施して同時にパターンニングを行って加工をするとともに、不純物を導入することで種々の拡散層を形成し、所望の半導体素子を形成している。
半導体層5の各素子形成領域5aに半導体素子を作りこんだ状態で、その上面に層間絶縁膜8などが形成され、この上に、図示しない配線パターンなどが形成される。また、図1に示しているように、このようにして形成した半導体チップ1は、銅製のリードフレーム10に導電性接着剤として例えば銀ペースト11などにより接着固定された状態にマウントされている。
上記のような構成を採用しているので、素子形成領域5aに形成した半導体素子が動作中に発生する熱を、埋め込み導体9によりSOI基板2内を通じてリードフレーム10側に直接伝達させることができる(図1中、矢印Sで示す経路)。この結果、放熱効果の高い半導体装置を提供することができる。
また、このように効率的な放熱経路を確保する構成とすることにより、放熱経路を短縮することができるとともに、半導体チップの上面側から放熱をするための構成が不要となることで、リードフレームに放熱用のピンを設ける必要をなくし、しかも半導体チップに放熱用のボンディングパッドを設ける必要がなくなり、省スペース化も図れる。
また、埋め込み導体9を設けることで、素子形成領域5aが導電性材料で囲まれることになり、これによってノイズに対するシールド性の向上も図ることができる。
また、埋め込み導体9を設けることで、素子形成領域5aが導電性材料で囲まれることになり、これによってノイズに対するシールド性の向上も図ることができる。
次に、上記構成の製造工程について図3を参照して簡単に説明する。
図3(a)において、SOI基板2は、前述のように支持基板であるシリコン基板3にシリコン酸化膜4が形成されたものに、半導体層5を形成するためのシリコン基板を鏡面に研磨しておき、これらをいわゆる貼り合わせ法により貼り合わせて一体化し、シリコン基板を裏面側から研削して半導体層5に必要な厚さとする。なお、SOI基板2については、あらかじめ所定の仕様に製造されたものを使用することができる。
図3(a)において、SOI基板2は、前述のように支持基板であるシリコン基板3にシリコン酸化膜4が形成されたものに、半導体層5を形成するためのシリコン基板を鏡面に研磨しておき、これらをいわゆる貼り合わせ法により貼り合わせて一体化し、シリコン基板を裏面側から研削して半導体層5に必要な厚さとする。なお、SOI基板2については、あらかじめ所定の仕様に製造されたものを使用することができる。
次に、図3(b)において、SOI基板2に素子形成をする領域の単位でトレンチを形成する。このトレンチは、フォトリソグラフィ処理などによりパターニングをしたマスクを用いてRIE(reactive ion etching)法などのドライエッチング処理により半導体層5を垂直にエッチングしてシリコン酸化膜4に達するまで行う。この後、トレンチ内部に素子分離用の絶縁膜としてシリコン酸化膜をCVD法などで埋め込み、平坦化処理などを経て素子分離領域6を形成する。これにより、素子形成領域5aが素子分離領域6により分離形成された状態となる。
続いて、図3(c)に示すように、分離形成した素子形成領域5aのそれぞれに半導体素子を形成する。これは、フォトリソグラフィ処理などを経てパターニングしたマスクを利用して不純物を導入して拡散領域7a、7b、7cなどを形成したり、絶縁膜を所望のパターンに形成してトランジスタ、ダイオード、抵抗あるいはキャパシタなどの半導体素子を作りこむようにした工程である。さらに、この後、図示はしていないが、層間絶縁膜などを介して導体層を形成して配線パターンを設け、半導体素子間の電気的接続を行うことで集積回路を形成する。この後に支持基板3を研削し半導体層5と同等の厚さまで、例えば10μm程度まで薄く加工する。
次に、図3(d)に示すように、素子分離領域6の上面から図2に示したような形状で底面に向けてシリコン酸化膜4、シリコン基板3を下面側まで貫通する貫通孔9aを形成し、形成した貫通孔9a内に導体をCVD法などで埋め込んで埋め込み導体9を形成する。素子分離領域6における貫通孔9aの形成は、前述したRIE法などを用いることもできるし、その他の方法を用いて形成することもできる。
この場合、貫通孔9aは、周囲がシリコン酸化膜で囲われた状態となるようにパターンニングしている。これにより、形成した埋め込み導体9は、半導体素子が形成されている素子形成領域5aとは電気的に絶縁された状態に形成される。また、埋め込み導体9は、たとえば銅(Cu)などの熱伝導性の高い材料を用いることが好ましいが、埋め込み容易なアルミニウム(Al)やタングステン(W)を用いても良い。また支持基板3研削は埋め込み導体を形成した後でも良い。
次に、本実施形態の変形例について図4を参照して説明する。図4(a)〜(c)は埋め込み導体9を設ける場合の平面パターンのバリエーションを示している。すなわち、図4(a)の構成では、図2の構成に代えて、埋め込み導体12を設けた構成である。これは、図2に示した構成の埋め込み導体9を2つの部分に分けた構成としたものである。素子分離領域6のつながる部分が増えるので強度的な面で強い構成とすることができる。
図4(b)の構成では、(a)の構成に加えて素子分離領域6の角部にも埋め込み導体13を設ける構成として放熱効果を高めるようにしたものである。図4(c)の構成では、図2の構成と異なり、素子分離領域6の辺部で分断し角部でL字状に繋がった埋め込み導体14を設ける構成としている。
(第2の実施形態)
図5は本発明の第2の実施形態を示すもので、以下、第1の実施形態と異なるところについて説明する。
図5は、半導体装置である半導体チップ15の縦断側面を示すもので、第1の実施形態における半導体チップ1と同様に構成されるが、この構成においては素子分離領域6に代えて素子分離領域16を設けたところが異なる。すなわち、素子分離領域16は、SOI基板2の半導体層5の上面からシリコン酸化膜4、シリコン基板3を貫通して下面に露出する部分まで形成されている。そして、熱伝導体としての埋め込み導体9は、周囲を素子分離領域16に囲まれた状態で半導体層5の上面からシリコン酸化膜4、シリコン基板3を貫通して下面に露出する部分まで形成されている。
図5は本発明の第2の実施形態を示すもので、以下、第1の実施形態と異なるところについて説明する。
図5は、半導体装置である半導体チップ15の縦断側面を示すもので、第1の実施形態における半導体チップ1と同様に構成されるが、この構成においては素子分離領域6に代えて素子分離領域16を設けたところが異なる。すなわち、素子分離領域16は、SOI基板2の半導体層5の上面からシリコン酸化膜4、シリコン基板3を貫通して下面に露出する部分まで形成されている。そして、熱伝導体としての埋め込み導体9は、周囲を素子分離領域16に囲まれた状態で半導体層5の上面からシリコン酸化膜4、シリコン基板3を貫通して下面に露出する部分まで形成されている。
上記のような構成を採用しているので、第1の実施形態と同様の効果が得られると共に、素子分離領域16そのものがSOI基板2の裏面まで貫通するように形成されているので、埋め込み導体9は素子分離領域16を構成するシリコン酸化膜中に埋め込まれた状態で、電気的にも絶縁された状態で放熱に用いることができ、埋め込み導体9を介してリーク電流などが発生するのを防止することができる。
(第3の実施形態)
図6は本発明の第3の実施形態を示すもので、第1の実施形態と異なるところは、素子分離領域6に代えて、素子分離用拡散領域5bを設けてpn接合により素子間分離を行う構成としたところである。すなわち、図6において、半導体チップ17は、熱伝導体としての埋め込み導体9が形成された部分に、半導体層5の表面から絶縁膜4に達する素子分離用拡散領域5bが形成されている。この素子分離用拡散領域5bは、素子形成領域5aの導電型と反対の導電型に形成されている。たとえば、素子形成領域5aがp型(第1の導電型)なら素子分離用拡散領域5bはn型(第2の導電型)である。
図6は本発明の第3の実施形態を示すもので、第1の実施形態と異なるところは、素子分離領域6に代えて、素子分離用拡散領域5bを設けてpn接合により素子間分離を行う構成としたところである。すなわち、図6において、半導体チップ17は、熱伝導体としての埋め込み導体9が形成された部分に、半導体層5の表面から絶縁膜4に達する素子分離用拡散領域5bが形成されている。この素子分離用拡散領域5bは、素子形成領域5aの導電型と反対の導電型に形成されている。たとえば、素子形成領域5aがp型(第1の導電型)なら素子分離用拡散領域5bはn型(第2の導電型)である。
上記の素子分離用拡散領域5bは、素子形成領域5aとの間でpn接合を形成し、両者の間に電気的に逆バイアスを印加した状態で使用することで、素子間の分離を実現するものである。この点、半導体装置としては電気的なリークが発生する可能性はあるが、素子の動作上で問題がない場合には十分採用することができる。この場合には、トレンチの形成や絶縁膜の埋め込みの工程がないため、製造工程が簡単化でき、コスト的にも低減できる。
(第4の実施形態)
図7〜図9は本発明の第4の実施形態を示すもので、以下、第1の実施形態と異なるところについて説明する。図7および図8に示すように、半導体チップ18の埋め込み導体9は、素子分離領域19の外側に形成されている。すなわち、素子形成領域5aを包囲するように素子分離領域19が矩形状に形成されており、熱伝導体としての埋め込み導体9は、その素子分離領域19の外側に位置するように形成されている。図8に示すように、配置状態を示す構成では、4個の埋め込み導体9が、矩形状をなす素子形成領域5aの各辺部に対応する位置に配置されている。
図7〜図9は本発明の第4の実施形態を示すもので、以下、第1の実施形態と異なるところについて説明する。図7および図8に示すように、半導体チップ18の埋め込み導体9は、素子分離領域19の外側に形成されている。すなわち、素子形成領域5aを包囲するように素子分離領域19が矩形状に形成されており、熱伝導体としての埋め込み導体9は、その素子分離領域19の外側に位置するように形成されている。図8に示すように、配置状態を示す構成では、4個の埋め込み導体9が、矩形状をなす素子形成領域5aの各辺部に対応する位置に配置されている。
このような第4の実施形態においても、第1の実施形態と同様の効果を得ることができる。また、本実施形態においても、第1の実施形態の場合と同様に、図9に示すような変形が可能である。すなわち、素子分離領域19の外側に設ける埋め込み導体9に代えて、図9(a)、(b)、(c)に示すように、各辺部に分割した埋め込み導体20を設けたり、角部に埋め込み導体21を設けたり、あるいは角部にL字状に繋がった形状の埋め込み導体22を設ける構成とすることができる。
(第5の実施形態)
図10は本発明の第5の実施形態を示すもので、第1の実施形態と異なるところは、半導体チップ23は、支持基板を設けない構成としているところである。すなわち、構成としては第1の実施形態における半導体チップ1から支持基板3を取り去った状態のもので、絶縁膜3上に半導体層5が設けられた構成の半導体基板である。
図10は本発明の第5の実施形態を示すもので、第1の実施形態と異なるところは、半導体チップ23は、支持基板を設けない構成としているところである。すなわち、構成としては第1の実施形態における半導体チップ1から支持基板3を取り去った状態のもので、絶縁膜3上に半導体層5が設けられた構成の半導体基板である。
このような構成の半導体基板を用いることで、半導体チップ23としては、ダイパッド10あるいはダイパッド10を介して固定されるヒートシンクなどの部分に至る放熱経路が短くなり、その分だけ熱伝導体としての埋め込み導体9による放熱効率を高めることができる。
なお、図10には、素子分離領域16が絶縁膜4を貫通して裏面に露出するものが示されているが、第1の実施形態と同様に素子分離領域16が絶縁膜4の上面まで形成されるような構成としても良い。
なお、図10には、素子分離領域16が絶縁膜4を貫通して裏面に露出するものが示されているが、第1の実施形態と同様に素子分離領域16が絶縁膜4の上面まで形成されるような構成としても良い。
(第6の実施形態)
図11〜図13は本発明の第6の実施形態を示すもので、第1の実施形態と異なるところは、半導体チップ24を示す図11、図12において、素子分離領域6の外周にさらに素子分離領域25を設ける構成としたところである。これによって、熱伝導体としての埋め込み導体9の効果に加えて、さらに素子分離の効果を高めることができる。なお、この構成においても図4(a)〜(c)に示した素子分離領域12、13、14と同様の構成のものについて図13(a)〜(c)に示すようにそれらの外周に素子分離領域25を付加した構成とすることができる。
図11〜図13は本発明の第6の実施形態を示すもので、第1の実施形態と異なるところは、半導体チップ24を示す図11、図12において、素子分離領域6の外周にさらに素子分離領域25を設ける構成としたところである。これによって、熱伝導体としての埋め込み導体9の効果に加えて、さらに素子分離の効果を高めることができる。なお、この構成においても図4(a)〜(c)に示した素子分離領域12、13、14と同様の構成のものについて図13(a)〜(c)に示すようにそれらの外周に素子分離領域25を付加した構成とすることができる。
(第7の実施形態)
図14は本発明の第7の実施形態を示すもので、この実施形態においては、第1の実施形態で形成した半導体チップ1を実装する構成として、ダイパッド26に固定すると共に、ヒートシンク27に接続固定する構成としている。このように半導体チップ1を実装する構成とすることで、熱伝導体としての埋め込み導体9による放熱効果をさらに高めている。
図14は本発明の第7の実施形態を示すもので、この実施形態においては、第1の実施形態で形成した半導体チップ1を実装する構成として、ダイパッド26に固定すると共に、ヒートシンク27に接続固定する構成としている。このように半導体チップ1を実装する構成とすることで、熱伝導体としての埋め込み導体9による放熱効果をさらに高めている。
(第8の実施形態)
図15は本発明の第8の実施形態を示すもので、この実施形態においては、上記第7の実施形態の構成のものをさらにプリント基板28に実装する場合の構成を示している。プリント基板28は、多層配線が可能となるように内部に導体層29が複数層設けられており、その一部にプリント基板28の板厚方向に貫通するサーマルビア30が形成されている。このサーマルビア30は、プリント基板28の上面から熱が伝導されると、内部の導体層29を介してプリント基板28の内部からも放熱するように配置されている。
図15は本発明の第8の実施形態を示すもので、この実施形態においては、上記第7の実施形態の構成のものをさらにプリント基板28に実装する場合の構成を示している。プリント基板28は、多層配線が可能となるように内部に導体層29が複数層設けられており、その一部にプリント基板28の板厚方向に貫通するサーマルビア30が形成されている。このサーマルビア30は、プリント基板28の上面から熱が伝導されると、内部の導体層29を介してプリント基板28の内部からも放熱するように配置されている。
図示のサーマルビア30は、半導体チップ1とほぼ同等のダイパッドサイズで最大個数を設けることで十分な放熱効果を得ることができるようになる。半導体チップ1はプリント基板28のサーマルビア30の配置位置に対応して実装される構成である。これにより、熱伝導体としての埋め込み導体9の放熱効果をさらに高めることができる。
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
熱伝導体は、埋め込み導体9として用いた金属材料に限らず、熱伝導性が高くかつ導電性を有する材料を用いることができる。
埋め込み導体9は、素子分離領域6において、適宜の形状、長さ、厚さ寸法に設定することができる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
熱伝導体は、埋め込み導体9として用いた金属材料に限らず、熱伝導性が高くかつ導電性を有する材料を用いることができる。
埋め込み導体9は、素子分離領域6において、適宜の形状、長さ、厚さ寸法に設定することができる。
埋め込み導体9は、この実施形態においては、パワー素子の周囲の素子分離領域6に形成するようにしたが、必要に応じて他の部分に設けても良い。
埋め込み導体9は、製造工程の段階では必ずしも支持基板の裏面側まで貫通するように形成する必要はなく、最終的に研削により支持基板を薄くする工程を実施する場合には、支持基板の途中まで埋め込み導体9を埋め込み形成し、研削後に埋め込み導体9が裏面まで貫通するようにすることもできる。
埋め込み導体9は、製造工程の段階では必ずしも支持基板の裏面側まで貫通するように形成する必要はなく、最終的に研削により支持基板を薄くする工程を実施する場合には、支持基板の途中まで埋め込み導体9を埋め込み形成し、研削後に埋め込み導体9が裏面まで貫通するようにすることもできる。
図面中、1,15,17,18,23,24は半導体チップ、2はSOI基板、3はシリコン基板(支持基板)、4はシリコン酸化膜(絶縁膜)、5は半導体層、5aは素子形成領域、5bは素子分離用拡散領域、6,16,19,25は素子分離領域、9、12、13、14,20,21,22は埋め込み導体(熱伝導体)、26はダイパッド、27はヒートシンク、28はプリント基板、30はサーマルビアである。
Claims (17)
- 支持基板上に絶縁膜を介して形成された半導体層を備えたSOI(Silicon on Insulator)基板に対して前記半導体層に前記絶縁膜に達する素子分離領域を形成して島状の素子形成領域を設けるようにした半導体装置において、
前記素子形成領域の周囲に形成した前記素子分離領域中に上面から前記支持基板上の絶縁膜および前記支持基板を貫通して前記SOI基板の裏面側に達するとともに熱伝導性が高くかつ導電性を有する熱伝導体を設けたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記素子分離領域は、前記半導体層に前記絶縁膜に達するトレンチを形成して絶縁膜を埋め込むことで前記素子形成領域を設ける構成としたことを特徴とする半導体装置。 - 請求項2に記載の半導体装置において、
前記素子分離領域は、前記絶縁膜および前記支持基板を貫通して前記SOI基板の裏面側に達するように形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体層は、第1の導電型に形成され、
前記素子分離領域は、前記半導体層に第2の導電型で前記絶縁膜に達するように不純物を導入して素子分離用拡散領域を形成する前記素子形成領域を設ける構成としたことを特徴とする半導体装置。 - 請求項1ないし4のいずれかに記載の半導体装置において、
前記熱伝導体は、前記素子形成領域に形成した半導体素子の放熱が必要な前記素子分離領域に形成していることを特徴とする半導体装置。 - 請求項1ないし5のいずれかに記載の半導体装置において、
前記熱伝導体を形成する素子分離領域は、前記素子形成領域を包囲するように形成されていることを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記熱伝導体は、前記素子形成領域の辺部に対応する部分に所定長さで形成されていることを特徴とする半導体装置。 - 絶縁膜上に半導体層を備えた半導体基板に対して前記半導体層に表面から前記絶縁膜まで達する素子分離領域を形成して島状の素子形成領域を設けるようにした半導体装置において、
前記素子形成領域の周囲に形成した前記素子分離領域中に上面から前記絶縁膜を貫通して裏面側に達するように形成された熱伝導性が高くかつ導電性を有する熱伝導体を備えていることを特徴とする半導体装置。 - 請求項8に記載の半導体装置において、
前記素子分離領域は、前記半導体層に前記絶縁膜に達するトレンチを形成して絶縁膜を埋め込むことで前記素子形成領域を設ける構成としたことを特徴とする半導体装置。 - 請求項8に記載の半導体装置において、
前記半導体層は、第1の導電型に形成され、
前記素子分離領域は、前記半導体層に第2の導電型で前記絶縁膜に達するように不純物を導入して素子分離用拡散領域を形成する前記素子形成領域を設ける構成としたことを特徴とする半導体装置。 - 支持基板上に絶縁膜を介して形成された半導体層を備えたSOI(Silicon on Insulator)基板に対して前記半導体層に表面から前記絶縁膜まで達する素子分離領域を形成して島状の素子形成領域を設けるようにした半導体装置において、
前記素子分離領域の外周部の前記半導体層の上面から前記絶縁膜および前記支持基板を貫通して前記SOI基板の裏面側に達するとともに熱伝導性が高くかつ導電性を有する熱伝導体を設けたことを特徴とする半導体装置。 - 請求項11に記載の半導体装置において、
前記素子分離領域は、前記半導体層に前記絶縁膜に達するトレンチを形成して絶縁膜を埋め込むことで前記素子形成領域を設ける構成としたことを特徴とする半導体装置。 - 請求項12に記載の半導体装置において、
前記素子分離領域は、前記絶縁膜および前記支持基板を貫通して前記SOI基板の裏面側に達するように形成されていることを特徴とする半導体装置。 - 請求項11に記載の半導体装置において、
前記半導体層は、第1の導電型に形成され、
前記素子分離領域は、前記半導体層に第2の導電型で前記絶縁膜に達するように不純物を導入して素子分離用拡散領域を形成する前記素子形成領域を設ける構成としたことを特徴とする半導体装置。 - 請求項1ないし14のいずれかに記載の半導体装置において、
前記SOI基板もしくは前記半導体基板は、導電性接着剤によってダイパッドに接着固定されていることを特徴とする半導体装置。 - 請求項1ないし15のいずれかに記載の半導体装置において、
前記SOI基板もしくは前記半導体基板は、ダイパッドを介してヒートシンクに固定されていることを特徴とする半導体装置。 - 請求項1ないし16のいずれかに記載の半導体装置において、
サーマルビアを備えたプリント基板を設け、
前記SOI基板もしくは前記半導体基板は、ダイパッドおよびヒートシンクを介して前記プリント基板の前記サーマルビアに対応する位置に配設されていることを特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008006946A JP2008258578A (ja) | 2007-03-12 | 2008-01-16 | 半導体装置 |
US12/073,818 US20080224257A1 (en) | 2007-03-12 | 2008-03-11 | Semiconductor device |
Applications Claiming Priority (2)
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JP2007061736 | 2007-03-12 | ||
JP2008006946A JP2008258578A (ja) | 2007-03-12 | 2008-01-16 | 半導体装置 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019075439A (ja) * | 2017-10-13 | 2019-05-16 | 株式会社デンソー | 半導体装置 |
US10666223B2 (en) | 2016-06-14 | 2020-05-26 | Murata Manufacturing Co., Ltd. | Elastic wave device |
-
2008
- 2008-01-16 JP JP2008006946A patent/JP2008258578A/ja not_active Withdrawn
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