KR20040055592A - 회로 장치 및 그 제조 방법 - Google Patents

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KR20040055592A
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이가라시유스께
다까꾸사끼노부히사
사까노준
사까모또노리아끼
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산요덴키가부시키가이샤
간또 산요 세미컨덕터즈 가부시끼가이샤
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Abstract

도전 패턴(11)끼리를 분리하는 분리홈(41)의 측면에 잘록한 부분(19)을 형성하여, 도전 패턴(11)과 절연성 수지(13)와의 밀착성을 향상시킨다. 분리홈(41)에 의해 이격된 도전 패턴(11)과, 도전 패턴(11) 상에 고착된 회로 소자(12)와, 도전 패턴(11)의 이면을 노출시켜 회로 소자(12) 및 도전 패턴(11)을 피복하고 또한 분리홈(41)에 충전된 절연성 수지(13)로 회로 장치(10)를 구성한다. 또한, 분리홈(41)의 측면에 잘록한 부분(19)을 형성한다. 잘록한 부분(19)에서는 다른 개소의 분리홈(41)보다 폭이 좁게 형성되어 있다. 따라서, 절연성 수지(13)를 잘록한 부분(19)에 밀착시킴으로써, 절연성 수지(13)와 도전 패턴(11)과의 밀착성이 향상된다.

Description

회로 장치 및 그 제조 방법{CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 회로 장치 및 그 제조 방법에 관한 것으로, 특히 동박에 복수회의 에칭을 행하여 분리홈을 형성함으로써, 측면에 잘록한 부분이 형성된 분리홈을 형성하고, 또한 도전 패턴을 두껍게 형성함으로써 과도 열저항을 억제한 회로 장치 및 그 제조 방법에 관한 것이다.
종래, 전자 기기에 세트되는 회로 장치는, 휴대 전화, 휴대용 컴퓨터 등에 채용되기 위해서, 소형화, 박형화, 경량화가 요구되고 있다.
예를 들면, 회로 장치로서 반도체 장치를 예로 들어 설명하면, 일반적인 반도체 장치로서, 최근에는 CSP(칩 사이즈 패키지)라고 하는, 칩의 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다 약간 큰 사이즈의 CSP가 개발되어 있다.
도 14는 지지 기판으로서 유리 에폭시 기판(5)을 채용한, 칩 사이즈보다 약간 큰 CSP(66)를 나타내는 것이다. 여기서는 유리 에폭시 기판(65)에 트랜지스터 칩 T가 실장된 것으로 하여 설명한다.
이 유리 에폭시 기판(65)의 표면에는, 제1 전극(67), 제2 전극(68) 및 다이패드(69)가 형성되고, 이면에는 제1 이면 전극(70)과 제2 이면 전극(71)이 형성되어 있다. 그리고, 관통 홀 TH를 통하여, 상기 제1 전극(67)과 제1 이면 전극(70)이, 제2 전극(68)과 제2 이면 전극(71)이 전기적으로 접속되어 있다. 또한, 다이 패드(69)에는 베어의 트랜지스터 칩 T가 고착되고, 트랜지스터의 에미터 전극과 제1 전극(67)이 금속 세선(72)을 통하여 접속되고, 트랜지스터의 베이스 전극과 제2 전극(68)이 금속 세선(72)을 통하여 접속되어 있다. 또한, 트랜지스터 칩 T를 피복하도록 유리 에폭시 기판(65)에 수지층(73)이 형성되어 있다.
상기 CSP(66)는 유리 에폭시 기판(65)을 채용하지만, 웨이퍼 스케일 CSP와 달리, 칩 T로부터 외부 접속용의 이면 전극(70, 71)까지의 연장 구조가 간단하고, 염가로 제조할 수 있는 장점을 갖는다.
그러나, 상기한 CSP(66)는 유리 에폭시 기판(65)을 인터포저로 이용하고 있으며, 이에 따라 CSP(66)의 소형화 및 박형화에는 한계가 있었다. 이로 인해, 도 15에 나타내는 바와 같은 실장 기판을 필요로 하지 않는 회로 장치(80)가 개발되었다(예를 들면, 특허 문헌 1을 참조).
도 15를 참조하여, 회로 장치(80)는 도전 패턴(81)과, 도전 패턴(81) 상에 고착된 회로 소자(82)와, 회로 소자(82)와 도전 패턴(81)을 전기적으로 접속하는 금속 세선(84)과, 도전 패턴(81)의 이면을 노출시켜 회로 소자(82), 회로 소자(82) 및 도전 패턴(81)을 피복하는 절연성 수지(83)로 구성되어 있다. 따라서, 회로 장치(80)는 실장 기판을 필요로 하지 않는 구성으로 되어 있으며, CSP(66)와 비교하면, 박형이며, 소형으로 형성되어 있었다.
[특허 문헌 1]
일본 특개2002-076246호 공보(제7페이지, 도 1)
그러나, 상기한 회로 장치(80)에서는 도전 패턴(81)이 40㎛ 정도로 얇게 형성되어 있어, 이것이 과도 열저항의 증가를 초래하여, 회로 소자(82)의 발열에 의해 회로 장치(80)가 조기에 온도 상승을 한다는 문제가 있었다. 또한, 1회의 에칭으로 분리홈을 형성함으로써 두꺼운 도전 패턴(81)을 형성하는 경우, 분리홈의 폭이 넓게 형성되어, 도전 패턴(13)이 형성되는 유효 면적이 감소하는 문제가 있었다.
또한, 도전 패턴(81)이 에칭에 의해 형성됨으로써, 도전 패턴(81)의 측면부는 활 모양으로 형성되지만, 절연성 수지(13)와의 밀착성이 충분하지 않아, 도전 패턴(81)이 절연성 수지(13)로부터 박리되는 문제가 있었다.
본 발명은 상기한 문제를 감안하여 이루어진 것으로, 본 발명의 주된 목적은과도 열저항을 작게 하기 위해서 두껍게 형성된 도전 패턴을 갖는 회로 장치 및 그 방법을 제공하는 데 있다. 또한, 본 발명의 목적은, 도전 패턴을 분리하는 분리홈의 측면부에 잘록한 부분을 형성함으로써, 절연성 수지와 도전 패턴과의 밀착성을 향상시킨 회로 장치 및 그 제조 방법을 제공하는 데 있다.
도 1은 본 발명의 회로 장치를 설명하는 평면도(a), 단면도(b), 단면 확대도(c).
도 2는 본 발명의 회로 장치를 설명하는 평면도(a), 단면도(b).
도 3은 본 발명의 회로 장치의 열저항의 값을 나타내는 특성도.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 단면도(b).
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 단면도(b), 단면도(c).
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 단면도(b), 단면도(c).
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 회로 장치의 제조 방법을 설명하는 평면도.
도 14는 종래의 회로 장치를 설명하는 단면도.
도 15는 종래의 회로 장치를 설명하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 회로 장치
11 : 도전 패턴
12 : 회로 소자
13 : 절연성 수지
14 : 금속 세선
41 : 분리홈
19 : 잘록한 부분
본 발명은, 첫째, 분리홈에 의해 이격된 도전 패턴과, 상기 도전 패턴 상에 고착된 회로 소자와, 상기 도전 패턴의 이면을 노출시켜 상기 회로 소자 및 상기 도전 패턴을 피복하고 또한 상기 분리홈에 충전된 절연성 수지를 갖고, 상기 분리홈의 측면에 잘록한 부분을 형성하여, 상기 절연성 수지를 상기 잘록한 부분에 밀착시키는 것을 특징으로 한다. 분리홈에 잘록한 부분을 형성함으로써, 분리홈에 충전되는 절연성 수지와 도전 패턴과의 밀착을 향상시킬 수 있다.
본 발명은, 둘째, 분리홈에 의해 이격된 도전 패턴과, 상기 도전 패턴 상에 고착된 회로 소자와, 상기 도전 패턴의 이면을 노출시켜 상기 회로 소자 및 상기 도전 패턴을 피복하고 또한 상기 분리홈에 충전된 절연성 수지를 갖고, 상기 분리홈을 복수회로 나누어 에칭한 복수의 에칭홈으로 형성하는 것을 특징으로 한다. 이와 같이 복수회의 에칭에 의해 분리홈을 형성함으로써, 분리홈의 폭을 가능한 좁게 하여 깊게 형성할 수 있어, 도전 패턴을 두껍게 형성할 수 있다.
본 발명은, 셋째, 도전박의 도전 패턴이 되는 개소를 제외한 개소에 분리홈을 형성함으로써 도전 패턴을 형성하는 공정과, 상기 도전 패턴 상에 회로 소자를 배치하는 공정과, 상기 회로 소자를 피복하여 상기 분리홈에 충전되도록 절연성 수지를 형성하는 공정을 포함하고, 복수회의 에칭에 의해 상기 분리홈을 형성함으로써, 상기 분리홈의 측면에 잘록한 부분을 형성하여, 상기 절연성 수지를 상기 잘록한 부분에 밀착시키는 것을 특징으로 한다.
〈실시예〉
(회로 장치의 구성을 설명하는 제1 실시 형태)
도 1을 참조하면, 회로 장치(10)는 분리홈(41)에 의해 이격된 도전 패턴(11)과, 도전 패턴(11) 상에 고착된 회로 소자(12)와, 도전 패턴(11)의 이면을 노출시켜 회로 소자(12) 및 도전 패턴(11)을 피복하고 또한 분리홈(41)에 충전된 절연성 수지(13)를 갖고, 분리홈(41)의 측면에 잘록한 부분(19)을 형성하여, 절연성 수지(13)를 잘록한 부분(19)에 밀착시키는 구성으로 되어 있다. 이와 같은 구성을 이하에 상세히 설명한다.
도전 패턴(11)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되고, 재료로서는 Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다. 여기서는, 도전 패턴(11)은 이면을 노출시켜 절연성 수지(13)에 매립된 구조로 되어 있으며, 분리홈(41)에 의해 전기적으로 분리되어 있다. 또한, 회로 장치(10)의 4코너에, 회로 소자(12)가 실장되는 랜드 형상의 도전 패턴(11)이 형성되고, 금속 세선(14)의 본딩 패드가 되는 도전 패턴(11)이 그 사이에 형성되어 있다. 또한, 절연성 수지(13)로부터 노출되는 도전 패턴(11)의 이면에는 땜납 등의 납재로 이루어지는 외부 전극(15)이 형성되어 있다. 도전 패턴(11)은 에칭에 의해 형성되고, 그 측면은 중간부에 볼록부가 형성된 만곡면에 형성되어 있다. 또한, 장치의 이면에서 외부 전극(15)이 형성되지 않은 개소는 레지스트(16)로 피복되어 있다. 또한, 여기서는 도전 패턴(11)의 두께는 140㎛ 이상으로 형성되어 있다.
회로 소자(12)로서는 트랜지스터, 다이오드, IC 칩 등의 반도체 소자, 칩 콘덴서, 칩 저항 등의 수동 소자이다. 또한, 두께가 두꺼워지지만, CSP, BGA 등의 페이스다운의 반도체 소자도 실장할 수 있다. 여기서는, 페이스 업으로 실장된 회로 소자(12)는 금속 세선(14)을 통하여 다른 도전 패턴(11)과 전기적으로 접속되어 있다.
절연성 수지(13)는 도전 패턴(11)의 이면을 노출시켜 회로 소자(12), 금속 세선(14) 및 도전 패턴(11)을 피복하고 있다. 절연성 수지(13)로서는 열경화성 수지 또는 열가소성 수지를 채용할 수 있다. 또한, 각 도전 패턴(11)을 분리하는 분리홈(41)에는 절연성 수지(13)가 충전되어 있다. 또한, 본 발명의 회로 장치(10)는 절연성 수지(13)에 의해 전체가 지지되고 있다.
분리홈(41)은 복수회의 에칭에 의해 각 도전 패턴 사이에 형성되며 중간부에는 잘록한 부분(19)이 형성되어 있다. 잘록한 부분(19)의 가로 방향의 폭은 분리홈(41)의 다른 개소보다 폭이 좁게 형성되어 있다. 따라서, 잘록한 부분(19)에 절연성 수지(13)가 밀착됨으로써, 잘록한 부분(41)의 측면은 도전 패턴(11)의 측면에 대응하고 있기 때문에, 도전 패턴(11)과 절연성 수지(13)와의 밀착 강도를 향상시킬 수 있다. 상기한 바와 같이 분리홈(41)은 도전 패턴(11)의 재료인 도전박의 동일 개소를 복수회에 걸쳐 에칭함으로써 형성된다. 따라서, 분리홈(41)의 깊이는그 폭보다 깊게 형성되어 있다. 또한, 잘록한 부분(19)은 분리홈(11)의 측면부 전체에 걸쳐 연속적으로 형성되어 있다.
도 1의 (b)를 참조하면, 여기서는 2회의 에칭에 의해 분리홈(41)이 형성되어 있기 때문에, 분리홈(41)이 깊이는 그 폭의 2배 정도로 형성되어 있다. 또한, 다수회의 에칭에 의해 분리홈(41)을 형성한 경우에는 그 폭에 대하여 깊이를 깊게 할 수 있다. 또한, 도전 패턴(11)의 두께는 분리홈(41)의 깊이에 대응하고 있기 때문에, 본 발명에서는 분리홈의 폭보다 두껍게 형성된 도전 패턴(11)을 형성할 수 있다.
도 1의 (c)는 도 1의 (b)의 분리홈(41)이 형성되는 개소의 확대 단면도이다. 동도를 참조하여 분리홈(41)의 상세를 설명한다. 본 발명에서는 분리홈(41)은 복수회의 에칭을 행함으로써 형성된다. 따라서, 2회 또는 그 이상의 에칭에 의해 분리홈(41)은 형성되고, 에칭의 횟수가 많아짐에 따라, 분리홈(41)의 측부에 형성되는 잘록한 부분(19)의 수도 증가한다.
분리홈(41)이 2회의 에칭에 의해 형성된 경우에는, 1회째의 에칭에 의해 형성되는 제1 분리홈(41A)과, 2회째의 에칭에 의해 형성되는 제2 분리홈(41B)으로 분리홈(41)이 형성된다. 여기서는 제1 분리홈(41A)보다 제2 분리홈(41B)이 단면적이 크게 형성된다. 따라서, 잘록한 부분(19)은 분리홈(41)의 상부 부근에 형성됨으로써, 제1 분리홈(41A)으로 형성되는 도전 패턴(11)의 측면은 분리홈(41)에 차양 형상으로 분리홈(41)으로 밀려 나온다. 이로 인해, 도전 패턴(11)과 분리홈(41)에 충전되는 절연성 수지(13)와의 앵커 효과에 의해 양자의 밀착성은 향상되고 있다.
도 2를 참조하여, 다른 형태의 회로 장치(10)의 구성을 설명한다. 여기서 설명하는 회로 장치(10)의 기본적인 구성은 도 1에 도시한 것과 마찬가지이고, 그 상위점은 도전 패턴(11)이 절연성 수지의 이면에 볼록 형상으로 노출하는 것에 있다. 여기서는 도전 패턴(11)의 측면부의 일부와 이면이 절연성 수지(13)로부터 노출되어 있다. 또한, 도 1에 도시한 회로 장치보다 도전 패턴(11)을 더욱 두껍게 형성할 수 있다. 구체적으로는, 도전 패턴(11)의 두께를 250㎛∼300㎛ 또는 그 이상으로 형성할 수 있다. 따라서, 도전 패턴(11)의 방열 효과를 더욱 향상시킬 수 있다.
도 3을 참조하여, 종래예의 회로 장치(80)와 본 발명에 따른 회로 장치(10)를 이용하여, 과도 열저항의 비교 실험을 행한 결과를 설명한다. 이 그래프의 횡축은 파워 인가 시간을 대수로 나타내고 있으며, 종축은 계측된 열 저항을 나타내고 있다. 횡축에 나타내는 파워 인가 시간은 회로 장치에 전력을 공급한 시간을 나타내고 있으며, 종축에 나타내는 열저항은 전력이 공급되었을 때의 온도의 상승도를 나타내고 있다. 따라서, 열저항이 낮은 것은 회로 장치의 방열성이 우수한 것을 나타내고 있다.
점선으로 나타내는 라인은, 두께가 50㎛ 정도로 형성된 도전 패턴(81)을 갖는 도 15에 도시한 종래형의 회로 장치(80)에 의한 실험 결과를 나타내고 있다. 실선으로 나타내는 라인은, 두께가 140㎛ 정도로 형성된 도전 패턴(11)을 갖는 본 발명의 회로 장치(10)에 의한 실험 결과를 나타내고 있다.
종래예에 나타내는 회로 장치를 이용한 실험 결과에서는, 파워 인가 시간이1초 정도에서 열저항이 급격한 상승을 나타내고, 10초 이후에서는 180℃/W 정도로 추이되고 있다. 본 발명의 도전 패턴(11)이 두껍게 형성된 회로 장치(10)를 이용한 실험 결과에서는 열저항이 종래예보다 낮은 값으로 추이되고 있다. 특히, 파워 인가 시간이 10초 정도 시점에서의 본 발명의 열저항의 값은 종래보다 30% 정도 값이 낮게 되어 있는 것을 알 수 있다. 상기한 바로부터, 도전 패턴(11)이 두껍게 형성된 본 발명의 회로 장치(10)는 과도 열저항이 종래의 것보다 낮은 장점을 갖는다.
(회로 장치의 제조 방법을 설명하는 제2 실시 형태)
도 4∼도 13을 참조하여 회로 장치(10)의 제조 방법을 설명한다. 본 발명의 회로 장치의 제조 방법에서는, 도전박의 도전 패턴(11)이 되는 개소를 제외한 개소에 분리홈(41)을 형성함으로써 도전 패턴(11)을 형성하는 공정과, 도전 패턴(11) 상에 회로 소자(12)를 배치하는 공정과, 회로 소자(12)를 피복하여 분리홈(41)에 충전되도록 절연성 수지(13)를 형성하는 공정을 포함하고, 복수회의 에칭에 의해 분리홈(41)을 형성함으로써, 분리홈(41)의 측면에 잘록한 부분(19)을 형성하여, 절연성 수지(13)를 잘록한 부분(19)에 밀착시킴으로써 제조를 행한다. 상기 각 공정을 이하에 상세히 설명한다.
본 발명의 제1 공정은, 도 4 내지 도 8에 도시한 바와 같이 도전박(40)을 준비하여, 복수회의 에칭을 행함으로써, 잘록한 부분(19)이 형성된 분리홈(41)을 형성하는 것에 있다.
본 공정에서는, 우선 도 4의 (a)와 같이 시트 형상의 도전박(40)을 준비한다. 이 도전박(40)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되고, 재료로서는 Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다.
도전박의 두께는, 후의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하다. 구체적으로는, 도 4의 (b)에 나타내는 바와 같이, 직사각형 형상의 도전박(40)에 다수의 탑재부가 형성되는 블록(42)이 4∼5개 이격되어 배열된다. 각 블록(42) 사이에는 슬릿(43)이 설치되고, 몰드 공정 등에서의 가열 처리로 발생하는 도전박(40)의 응력을 흡수한다. 또한, 도전박(40)의 상하 주단(周端)에는 인덱스 홀(44)이 일정한 간격으로 형성되고, 각 공정에서의 위치 결정에 이용된다.
계속해서, 블록별 도전 패턴(11)을 형성한다. 우선, 도 5에 도시한 바와 같이 도전박(40)의 위에, 내에칭 마스크인 제1 레지스트 PR1을 형성하고, 도전 패턴(11)이 되는 영역을 제외한 도전박(40)이 노출되도록 포토레지스트 PR을 패터닝한다.
구체적으로는, 도 5의 (a)를 참조하면, 도전 패턴(11)이 형성되는 도전박(40)의 표면에 전면적으로 제1 레지스트 PR1을 형성한다. 다음으로, 마스크(30)를 이용하여 분리홈(41)이 형성되는 개소의 제1 레지스트를 노광시킨다. 구체적으로는, 도전 패턴(11)이 되는 개소에 대응하는 개소의 마스크(30)에는 차광재(31)가 형성되어 있으며, 분리홈(41)이 형성되는 개소에는 차광재(31)가 설치되지 않는 개구부(32)가 형성되어 있다. 따라서, 마스크(30)의 상방으로부터 도전박(40)에 평행하게 진행하는 빛을 조사함으로써, 분리홈(41)이 형성되는 개소의 제1 레지스트 PR1만이 감광한다. 여기서는 마스크에 형성된 개구부의 폭을 W1로 하면, 제1 레지스트 PR1에 형성되는 개구부의 폭도 W1로 형성된다.
도 5의 (b)를 참조하면, 현상 처리를 행함으로써, 감광한 개소만의 제1 레지스트 PR1이 제거되어, 분리홈(41)이 형성되는 개소의 도전박(40)의 표면이 노출된다. 그리고, 에칭을 행함으로써 분리홈(41)이 형성된다. 에칭에 의해 형성된 분리홈(41)의 깊이는 예를 들면 50㎛이고, 그 측면은 조면이 되므로 절연성 수지(13)와의 접착성이 향상된다.
여기서 사용하는 에칭제는 염화 제2철 또는 염화 제2구리가 주로 채용되고, 상기 도전박은 이 에칭제 내에 디핑되지만, 이 에칭제로 샤워링된다. 여기서 웨이트 에칭은 일반적으로 비이방성으로 에칭되기 때문에, 측면은 만곡 구조가 된다.
도 6의 (a)를 참조하여, 에칭이 행해진 단면을 설명한다. 에칭은 등방성으로 도전박(40)을 제거하기 때문에, 에칭에 의해 형성된 분리홈의 폭 W2는, 제1 레지스트 PR1의 개구부의 폭 W1보다 크게 형성된다. 또한, 제1 레지스트 PR1이 갖는 개구부의 폭 W1은, 노광을 행하는 마스크의 폭 W1과 마찬가지이다. 이로 인해, 분리홈(41)의 개구부의 폭 W2는 노광을 행하는 마스크의 폭 W1보다 크게 형성되어 있는 것을 알 수 있다.
도 6의 (b)에 구체적인 도전 패턴(11)을 나타낸다. 본 도면은 도 4의 (b)에 나타내는 블록(42)의 1개를 확대한 것에 대응한다. 점선으로 둘러싼 부분의 1개가 1개의 탑재부(45)로서, 도전 패턴(11)을 구성하며, 1개의 블록(42)에는 매트릭스 형상으로 복수의 탑재부(45)가 배열되며, 각 탑재부(45)마다 동일한 도전 패턴(11)이 형성되어 있다.
다음으로, 도 7을 참조하여, 분리홈(41)을 더 에칭함으로써 잘록한 부분(19)을 형성하는 방법을 설명한다.
도 7의 (a)를 참조하면, 제1 레지스트 PR1을 박리하여 제거한 후에, 분리홈(41)의 표면도 포함시켜 도전박(40)의 표면에 제2 레지스트 PR2를 형성한다. 다음으로, 제1 레지스트 PR1에 이용한 마스크와 동일한 마스크(30)를 이용하여 제2 레지스트 PR2의 노광을 행한다. 상술한 바와 같이 분리홈(41)의 개구부의 폭 W2는 마스크(30)에 형성한 개구부(32)의 개구 폭 W1보다 넓게 형성되어 있다. 따라서, 마스크(30)를 이용하여 제2 레지스트 PR2를 노광시키면, 분리홈(41)의 바닥부 부근의 제2 레지스트 PR2는 노광되지만, 분리홈(11)의 측면부의 제2 레지스트 PR2는 노광되지 않는다.
도 7의 (b)를 참조하면, 상기에서 노광한 제2 레지스트 PR2를 현상 처리한다. 이에 의해, 노광되어 있지 않은 분리홈(11)의 측면에 형성된 제2 레지스트 PR2는 잔존한다. 따라서, 제2 레지스트 PR2는 분리홈(41)의 바닥부 부근만을 노출시켜, 도전박(40)의 표면을 피복한다.
도 7의 (c)를 참조하면, 에칭을 행함으로써, 잘록한 부분(19)을 형성한다. 노출된 분리홈(41)의 바닥면으로부터 에칭이 등방성으로 진행됨으로써, 분리홈(41)은 깊게 형성되고, 분리홈의 깊이 방향의 중간부 부근에 잘록한 부분(19)이 형성된다. 이와 같이 복수회의 에칭에 의해 분리홈을 형성함으로써, 폭이 좁게 형성된 잘록한 부분(19)을 형성할 수 있다. 또한, 1회의 에칭에 의해 형성되는 분리홈과동등한 폭으로, 깊은 분리홈을 형성할 수 있다. 따라서, 분리홈(41)의 폭을 넓히지 않고 도전 패턴(11)을 두껍게 형성할 수 있다. 또, 분리홈(41)을 형성한 후에, 제2 레지스트 PR2는 제거된다.
또한, 상기한 설명에서는 제1 레지스트 PR1의 노광과 제2 레지스트 PR2의 노광은 동일한 마스크를 이용하여 행하였지만, 개구부(32)가 좁게 형성된 마스크(30)를 이용하여 제2 레지스트 PR2를 노광할 수도 있다.
다음으로, 도 8을 참조하여, 제1 레지스트 PR1만을 이용하여 다시 에칭을 행하는 방법을 설명한다. 상기한 설명에서는 제1 레지스트 PR1을 제거한 후에, 새롭게 제2 레지스트 PR2를 형성하여, 잘록한 부분(19)의 형성을 행하고 있었지만, 여기서는 제1 레지스트 PR1을 이용하여 다시 에칭을 행함으로써, 잘록한 부분(19)을 형성하고 있다.
도 8의 (a)를 참조하면, 제1 레지스트 PR1을 이용하여 에칭을 행함으로써, 분리홈(41)은 형성되어 있다. 그리고, 에칭이 등방성으로 진행됨으로써, 분리홈의 개구 폭 W2는 제1 레지스트 PR1의 개구 폭 W1보다 넓게 형성되어 있다. 따라서, 분리홈(41)의 개구부에서는 제1 레지스트가 차양 형상으로 돌출되어 있다.
도 8의 (b)를 참조하면, 제1 레지스트 PR1을 가열함으로써, 제1 레지스트 PR1을 연화시킨다. 이로 인해, 분리홈(41)의 개구부에서 차양 형상으로 돌출된 제1 레지스트 PR1은 분리홈(41)의 측면을 피복한다. 그리고, 분리홈(41)의 바닥부 부근만이 제1 레지스트 PR1로부터 노출되는 구조가 된다.
도 8의 (c)를 참조하면, 제1 레지스트 PR1을 마스크로 하여 다시 에칭을 행함으로써, 잘록한 부분(19)을 형성하여, 분리홈(41)을 더욱 깊게 형성한다. 에칭이 종료된 후에, 제1 레지스트 PR1은 제거된다.
본 발명의 제2 공정은, 도 9에 나타내는 바와 같이 원하는 도전 패턴(11)의 각 탑재부(45)에 회로 소자(12)를 고착하고, 각 탑재부(45)의 회로 소자(12)의 전극과 원하는 도전 패턴(11)을 전기적으로 접속하는 접속 수단을 형성하는 것에 있다.
회로 소자(12)로서는 트랜지스터, 다이오드, IC 칩 등의 반도체 소자, 칩 콘덴서, 칩 저항 등의 수동 소자이다. 또한, 두께가 두꺼워지지만, CSP, BGA 등의 페이스다운의 반도체 소자도 실장할 수 있다.
본 발명의 제3 공정은, 도 10에 나타낸 바와 같이 각 탑재부(63)의 회로 소자(12)를 일괄적으로 피복하여, 분리홈(41)에 충전되도록 절연성 수지(13)로 몰드하는 것에 있다.
본 공정에서는, 도 10의 (a)에 도시한 바와 같이 절연성 수지(13)는 회로 소자(12) 및 복수의 도전 패턴(11)를 피복하여, 도전 패턴(11) 사이의 분리홈(41)에는 절연성 수지(13)가 충전되어 도전 패턴(11) 측면의 만곡 구조로 감합하여 강고하게 결합한다. 그리고, 절연성 수지(13)에 의해 도전 패턴(11)이 지지되어 있다.
또한, 분리홈(41)에는 폭이 좁게 형성된 잘록한 부분(19)이 형성되어 있기 때문에, 잘록한 부분(19)에 절연성 수지(13)가 밀착됨으로써, 절연성 수지(13)와 도전 패턴(11)과의 밀착은 강고해진다. 또한, 본 공정에서는 트랜스퍼 몰드, 주입 몰드, 또는 디핑에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열경화성 수지는 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 주입 몰드로 실현할 수 있다.
본 공정의 특징은, 절연성 수지(13)를 피복하기까지는, 도전 패턴(11)이 되는 도전박(40)이 지지 기판이 되는 것이다. 종래에는 본래 필요로 하지 않는 지지 기판(5)을 채용하여 도전로(7∼11)를 형성하고 있지만, 본 발명에서는 지지 기판이 되는 도전박(40)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 극력 줄여서 작업할 수 있는 장점을 갖고, 비용의 저하도 실현할 수 있다.
본 발명의 제4 공정은, 도 11 및 도 12에 도시한 바와 같이 각 도전 패턴(11)을 전기적으로 분리하는 데 있다. 각 도전 패턴을 분리하는 방법은 2개의 방법이 생각된다. 제1 방법은 분리홈(41)에 충전된 절연성 수지(13)가 노출되기까지 도전박(40)의 이면을 전면적으로 제거하는 방법이고, 제2 방법은 분리홈(41)이 형성된 개소의 도전박(40)을 선택적으로 제거하는 방법이다.
도 11을 참조하여, 도전 패턴(11)을 분리하는 제1 방법을 설명한다. 여기서는, 깊게 형성된 분리홈(41)에 충전된 절연성 수지(13)가 노출되기까지 도전박(40)의 이면을 제거하여, 각 도전 패턴(11)의 분리를 행한다. 본 공정은 도전박(40)의 이면을 화학적 및/또는 물리적으로 제거하고, 도전 패턴(11)으로서 분리하는 것이다. 이 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다. 분리홈(41)은 깊게 형성되어 있기 때문에, 도전 패턴(11)도 여기서는 두껍게 형성할 수 있게 된다. 구체적으로는, 150㎛ 정도로 두껍게 형성할 수 있다.
도 12를 참조하여, 도전 패턴(11)을 분리하는 제2 방법을 설명한다. 여기서는, 도전박(40)의 이면의 분리홈(41)에 대응하는 개소를 제외하고 레지스트를 형성한 후에, 도전박(40)의 이면으로부터 에칭을 행한다. 분리홈(41)에 충전된 절연성 수지(13)가 노출하기까지 에칭을 행함으로써, 각 도전 패턴(11)은 전기적으로 분리된다. 이 방법에서는 상기한 제1 방법보다 더욱 두꺼운 도전 패턴(11)을 형성할 수 있고, 구체적으로는 250∼300㎛ 정도의 두께를 갖는 도전 패턴(11)을 얻을 수 있다.
또한, 도전 패턴(11)의 이면 처리를 행하여, 도 1이나 도 2에 도시한 최종 구조를 얻는다. 즉, 필요에 따라 노출된 도전 패턴(11)에 땜납 등의 도전재를 피착하여 이면 전극(15)을 형성하여, 회로 장치로서 완성한다.
본 발명의 제5 공정은, 도 13에 도시한 바와 같이 절연성 수지(13)를 각 탑재부(45)마다 다이싱에 의해 분리하는 것에 있다.
본 공정에서는, 다이싱 블레이드(49)로 각 탑재부(45) 사이의 다이싱 라인을 따라 분리홈(41)의 절연성 수지(13)를 다이싱하여, 개별의 회로 장치로 분리한다.
본 공정에서는, 다이싱 라인에는 분리홈(41)에 충전된 절연성 수지(13)만 존재하므로, 다이싱 블레이드(69)의 마모는 적고, 금속 버어(burr)도 발생하지 않아 매우 정확한 외형으로 다이싱할 수 있는 특징이 있다.
본 발명에서는 이하에 나타내는 효과를 발휘할 수 있다.
첫째, 도전 패턴(11)을 분리하는 분리홈(41)을 복수회의 에칭에 의해 형성함으로써, 분리홈(41)에 잘록한 부분(19)을 형성할 수 있다. 따라서, 전체를 밀봉하는 절연성 수지(13)가 잘록한 부분(19)에 밀착됨으로써, 도전 패턴(11)과 절연성 수지(13)와의 밀착력을 향상시킬 수 있다.
둘째, 복수회의 에칭에 의해 분리홈(41)을 형성함으로써, 폭 방향보다 깊이 방향의 길이가 긴 분리홈(41)을 형성할 수 있다. 따라서, 분리홈(41)의 폭을 넓히지 않고 도전 패턴(11)을 두껍게 형성할 수 있다. 이로 인해, 회로 장치의 실장 밀도를 향상시킬 수 있다.
셋째, 도전 패턴(11)을 두껍게 형성함으로써, 과도 열저항을 낮게 할 수 있어, 회로 장치의 방열 효과를 향상시킬 수 있다.
넷째, 분리홈(41)을 형성하는 공정에서, 공통의 마스크(30)를 이용하여 제1 레지스트 PR1 및 제2 레지스트 PR2의 노광을 행할 수 있다. 따라서, 별도로 마스크를 준비하지 않고, 측면에 잘록한 부분(19)이 형성된 분리홈(41)을 형성할 수 있다.

Claims (17)

  1. 분리홈에 의해 이격된 도전 패턴과, 상기 도전 패턴 상에 고착된 회로 소자와, 상기 도전 패턴의 이면을 노출시켜 상기 회로 소자 및 상기 도전 패턴을 피복하고 또한 상기 분리홈에 충전된 절연성 수지를 갖고,
    상기 분리홈의 측면에 잘록한 부분을 형성하여, 상기 절연성 수지를 상기 잘록한 부분에 밀착시키는 것을 특징으로 하는 회로 장치.
  2. 제1항에 있어서,
    상기 도전 패턴의 두께를 상기 분리홈의 폭보다 두껍게 형성하는 것을 특징으로 하는 회로 장치.
  3. 제1항에 있어서,
    상기 분리홈의 모든 측면에 연속된 상기 잘록한 부분을 형성하는 것을 특징으로 하는 회로 장치.
  4. 제1항에 있어서,
    상기 도전 패턴의 측면의 일부 및 이면은 상기 절연성 수지로부터 노출되는 것을 특징으로 하는 회로 장치.
  5. 제1항에 있어서,
    상기 분리홈은 1회째의 에칭으로 형성되는 제1 분리홈 및 2회째의 에칭으로 형성되는 제2 분리홈으로 형성되고, 상기 제1 분리홈의 단면보다 상기 제2 분리홈의 단면이 큰 것을 특징으로 하는 회로 장치.
  6. 분리홈에 의해 이격된 도전 패턴과, 상기 도전 패턴 상에 고착된 회로 소자와, 상기 도전 패턴의 이면을 노출시켜 상기 회로 소자 및 상기 도전 패턴을 피복하고 또한 상기 분리홈에 충전된 절연성 수지를 갖고,
    상기 분리홈을 복수회로 나누어 에칭한 복수의 에칭홈으로 형성하는 것을 특징으로 하는 회로 장치.
  7. 제6항에 있어서,
    상기 도전 패턴의 두께를 상기 분리홈의 폭보다 두껍게 형성하는 것을 특징으로 하는 회로 장치.
  8. 제6항에 있어서,
    상기 도전 패턴의 측면의 일부 및 이면은 상기 절연성 수지로부터 노출되는 것을 특징으로 하는 회로 장치.
  9. 제6항에 있어서,
    상기 분리홈은 1회째의 에칭으로 형성되는 제1 분리홈 및 2회째의 에칭으로 형성되는 제2 분리홈으로 형성되고, 상기 제1 분리홈의 단면보다 상기 제2 분리홈의 단면이 큰 것을 특징으로 하는 회로 장치.
  10. 도전박의 도전 패턴이 되는 개소를 제외한 개소에 분리홈을 형성함으로써 도전 패턴을 형성하는 공정과, 상기 도전 패턴 상에 회로 소자를 배치하는 공정과, 상기 회로 소자를 피복하여 상기 분리홈에 충전되도록 절연성 수지를 형성하는 공정을 포함하고,
    복수회의 에칭에 의해 상기 분리홈을 형성함으로써, 상기 분리홈의 측면에 잘록한 부분을 형성하여, 상기 절연성 수지를 상기 잘록한 부분에 밀착시키는 것을 특징으로 하는 회로 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 도전 패턴이 되는 영역을 피복하여 상기 도전박의 표면에 제1 레지스트를 형성하여 에칭을 행함으로써 상기 분리홈을 형성하고, 상기 분리홈의 바닥부를 노출시켜 제2 레지스트를 도전박의 표면에 형성하여 다시 에칭을 행함으로써, 상기 분리홈을 깊게 형성하여 상기 돌출부를 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 레지스트의 노광에 이용하는 마스크와 동일한 마스크를 이용하여 상기 제2 레지스트의 노광을 행함으로써, 상기 분리홈의 측면부에 상기 제2 레지스트를 잔존시키는 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 제2 레지스트의 개구 폭을 상기 제1 레지스트의 개구 폭보다 좁게 형성함으로써, 상기 분리홈의 측면부에 상기 제2 레지스트를 잔존시키는 것을 특징으로 하는 회로 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 도전 패턴이 되는 영역을 피복하여 상기 도전박의 표면에 제1 레지스트를 형성하여 에칭을 행함으로써 상기 분리홈을 형성하고, 가열함으로써 연화된 상기 제1 레지스트로 상기 분리홈의 측면을 피복하여 다시 에칭을 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 제2 레지스트는 진공 라미네이트에 의해 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 분리홈에 충전된 절연성 수지가 노출되기까지 상기 도전박의 이면을 전면적으로 제거하는 것을 특징으로 하는 회로 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 분리홈에 충전된 절연성 수지가 노출되기까지 상기 분리홈이 형성된 개소의 상기 도전박의 이면을 선택적으로 제거하는 것을 특징으로 하는 회로 장치의 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10308855A1 (de) * 2003-02-27 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil und Halbleiterwafer, sowie Verfahren zur Herstellung derselben
JP2005129900A (ja) * 2003-09-30 2005-05-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2006352008A (ja) * 2005-06-20 2006-12-28 Nec Electronics Corp 半導体装置および回路基板
DE102005041064B4 (de) * 2005-08-30 2023-01-19 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Oberflächenmontierbares optoelektronisches Bauelement und Verfahren zu dessen Herstellung
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
DE102006033023A1 (de) * 2006-07-17 2008-01-24 Robert Bosch Gmbh Halbleiteranordnung und entsprechendes Herstellungsverfahren
US8436250B2 (en) 2006-11-30 2013-05-07 Sanyo Electric Co., Ltd. Metal core circuit element mounting board
JP2009302209A (ja) * 2008-06-11 2009-12-24 Nec Electronics Corp リードフレーム、半導体装置、リードフレームの製造方法および半導体装置の製造方法
JP5518381B2 (ja) * 2008-07-10 2014-06-11 株式会社半導体エネルギー研究所 カラーセンサ及び当該カラーセンサを具備する電子機器
JP2012039040A (ja) * 2010-08-11 2012-02-23 Denki Kagaku Kogyo Kk 発光素子パッケージおよびその製造方法
JP2014197652A (ja) * 2013-03-29 2014-10-16 国立大学法人東北大学 回路基板、電子ビーム発生装置、電子ビーム照射装置、電子ビーム露光装置、および製造方法
US9219025B1 (en) * 2014-08-15 2015-12-22 Infineon Technologies Ag Molded flip-clip semiconductor package
JP6724449B2 (ja) 2016-03-18 2020-07-15 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4942452A (en) * 1987-02-25 1990-07-17 Hitachi, Ltd. Lead frame and semiconductor device
DE68927295T2 (de) * 1988-07-08 1997-05-07 Oki Electric Ind Co Ltd Kunstharzversiegeltes halbleiterbauelement
US6143981A (en) * 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
EP1122778A3 (en) * 2000-01-31 2004-04-07 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
JP2001250884A (ja) * 2000-03-08 2001-09-14 Sanyo Electric Co Ltd 回路装置の製造方法
JP3561683B2 (ja) * 2000-09-04 2004-09-02 三洋電機株式会社 回路装置の製造方法
JP3963655B2 (ja) * 2001-03-22 2007-08-22 三洋電機株式会社 回路装置の製造方法
JP2002329739A (ja) * 2001-04-26 2002-11-15 Sanyo Electric Co Ltd 回路装置の製造方法
US20030178707A1 (en) * 2002-03-21 2003-09-25 Abbott Donald C. Preplated stamped small outline no-lead leadframes having etched profiles

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