JPH088283A - 基板利用パッケージ封入電子デバイスおよびその製造方法 - Google Patents

基板利用パッケージ封入電子デバイスおよびその製造方法

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JPH088283A
JPH088283A JP7083247A JP8324795A JPH088283A JP H088283 A JPH088283 A JP H088283A JP 7083247 A JP7083247 A JP 7083247A JP 8324795 A JP8324795 A JP 8324795A JP H088283 A JPH088283 A JP H088283A
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enclosure
electronic device
degate
region
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Bruce J Freyman
ジェイ．フレイマン ブルース
John Briar
ブライアー ジョン
Young Wook Heo
ウォク ヘオ ヤン
Il Kwon Shim
クォン シム イル
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AMUKOO ELECTRON Inc
Amkor Electronics Inc
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AMCO ELECTRONICS Inc
AMUKOO ELECTRON Inc
Amkor Electronics Inc
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Abstract

(57)【要約】 （修正有） 【目的】 標準的な二分割モールドを用いて基板上に搭
載の電子デバイスをパッケージ内に効率的に高信頼性を
保って封入する。 【構成】 基板の表面に、モールド工程中に形成される
余剰封入体をそのデバイスへの損傷なく除去することを
可能にするための新規なデゲート（樹脂バリ取り）領域
を形成する。封入体に接触するデゲート領域の材料は、
封入体・基板間の粘着力に比べて弱い粘着力を封入体と
の間で示し、したがって封入体のデゲート領域からの分
離は基板やこのデバイスの他の部分への損傷なく行うこ
とができる。デゲート領域はデバイス形成プロセスに追
加の工程を加えることなく形成できる。デゲート領域を
設けたことにより、デバイスへの損傷なくデゲートを行
うための上面ゲーティングの達成への三分割または変形
二分割モールドの使用は不必要となる。一つの実施例で
はデゲート領域は金で形成する。金が通常の封入体との
間で示す粘着力は通常の封入体材料・基板材料間の粘着
力の約１０％に留まる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はパッケージ封入集積回
路チップなどのパッケージ封入電子デバイスに関する。
とくに、この発明は基板利用パッケージ型電子デバイス
の製造、すなわち電子デバイスの周囲に封入体を配置
し、その封入体の余剰分をパッケージ封入電子デバイス
への悪影響なしに除去する過程を含むこの種デバイスの
製造に関する。
【０００２】
【従来の技術】集積回路の複雑化の進行に伴い、高密度
で高信頼度の外部接続端子を多数備えるパッケージ封入
集積回路への需要が高まっている。また、信号経路指示
や接地線の形成や電源電圧供給線の形成などのために１
層または２層以上の配線層をパッケージ封入集積回路内
に備えることが望ましい。これらの必要を充たすために
玉格子アレー（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）が開
発された。
【０００３】図１は典型的な玉格子アレー１００の断面
図である。半導体チップ１０１を基板、例えばプリント
配線基板（ＰＣＢ）の表面（チップ搭載面）に接着剤
（図示してない）で接着する。チップ１０１上の導電性
ボンディングパッド（図示してない）は基板１０２のチ
ップ搭載面１０２ａ上に形成した導体層１０２ｂや導電
性領域（図示してない）にボンディングワイヤにより接
続してある。導電性バイアホール１０２ｃがチップ搭載
面１０２ａ上の導体層１０２ｂや上記領域から裏側の取
付面１０２ｄにわたって基板１０２を貫通して形成して
ある。搭載面１０２ｄ上に形成された導体層１０２ｅは
搭載面１０２ｄ上に形成された半田付けパッド１０２ｆ
まで延びている。複数の半田バンプ１０４の一つが半田
付けパッド１０２ｆの各々の上に形成してある。半田バ
ンプ１０４はより大きい取付けボード（図示してない）
への基板１０２の取付けのためにリフローされる。
【０００４】プラスチックなどの封入体１０５が半導体
チップと、ボンディングワイヤ１０３と、導体層１０２
ｂや上記領域の大部分を含むチップ搭載面１０２ａの一
部とをとり囲んで配置形成してある。バイアホール１０
２ｃは封入体１０５の外側に位置づけられる。封入体１
０５は通常は射出成形または移送成形プロセスによって
形成される。
【０００５】玉格子アレー構造でチップをとり囲んで封
入体を形成するのに慣用の二分割モールド装置を用いる
のが望ましい。この二分割モールド装置は種々の半導体
デバイスのプラスチック封入にすでに広く使われてい
る。すなわちその種のモールド装置は製造設備にすでに
数多く設置ずみであり、関連プロセスは十分に理解され
ているので、二分割モールド装置の使用により製造コス
トを低減できる。また、二分割モールド装置は容易に自
動化でき、また現に自動化されてきているので、製造コ
スト低減効果は一層高まる。
【０００６】図２Ａおよび図２Ｂは慣用の二分割モール
ド２０１の断面図である。図２Ａは図２Ｂの線２Ｂ−２
Ｂで見た断面図であり、図２Ｂは図２Ａの線２Ａ−２Ａ
で見た断面図である。
【０００７】モールド２０１は第１のモールド部分２０
２ (図２Ａに示すとおり上側モールド部分）および第２
のモールド部分２０３ (図２Ａに示すとおり下側モール
ド部分）を含む。下側モールド部分２０３には凹部２０
３ａが設けてあり、基板２０６はその中に位置づける。
半導体チップ２０７は基板２０６に付着させてある。上
側モールド部分２０２には空胴２０２ａが形成してあ
り、上側モールド部２０２および下側モールド部２０３
が合わされた状態で半導体チップ２０７が空胴２０２ａ
の内部に位置づけられるようにする。
【０００８】下側モールド部２０３には鉢部２０３ｂを
形成し、その中に固形状封入体ペレット２０５を配置す
る。上側モールド部２０２には孔２０２ｄを形成し、そ
の孔を通して移送ラムを可動状態で配置する。移送ラム
２０４は鉢部２０３ｂの中の封入体２０５の上に位置づ
ける。上側モールド部２０２内のランナ２０２ｂが孔２
０２ｄから空胴２０２ａに延びている。
【０００９】図２Ａおよび図２Ｂには完全には示してな
いがランナ２０２ｂの根元の位置の反対側の孔２０２ｄ
から延びるもう一つのランナ２０２ｅを設けることもで
きる。そのランナ２０２ｅは空胴（図示してないが一つ
の実施例では空胴２０２ａの直径方向反対側に位置す
る）、すなわち前述のものと同様のやり方で下側モール
ド部２０３内の凹部（図示してない）にとり付けた基板
（図示してない）に搭載したチップをとり囲む空胴まで
延びている。図２Ａには二つのランナ２０３ｂおよび２
０３ｅだけを示してあるが、任意の数のランナを孔２０
２ｄから空胴２０２ａなどの１個、３個またはそれ以上
の他の空胴にわたって形成することができる。また、モ
ールド２０１には複数の鉢部を設け、それら鉢部の各々
に上述のとおり、一つ以上の空胴に達する一つ以上のラ
ンナを設けることができる。
【００１０】基板２０６を下側モールド部分２０３の凹
部２０３ａ内に配置したのち、鉢部２０３ｂに封入体２
０５を配置し、上側モールド部２０２および下側モール
ド部２０３を互いに合わせる。次に移送ラム２０４を
（図２Ａで下向きに）孔２０２ｄを通じて動かし、封入
体２０５を圧縮する。モールド２００および封入体２０
５は、移送ラム２０４による封入体２０５の圧縮の際に
液状化した封入体２０５がランナ２０２ｂを通じて押し
出されて空胴２０２ａを満たすように、予熱してある。
封入体２０５は空胴２０２ａを満たしたのち硬化し、パ
ッケージ封入ずみのデバイスを形成する。次に移送ラム
２０４が引き戻され、上側モールド部２０２と下側モー
ルド部２０３とが分離されて、基板２０６を含むパッケ
ージ封入ずみのデバイスがとり出される。
【００１１】図２Ａおよび図２Ｂから明らかなとおり、
基板２０６を含むパッケージ封入ずみのデバイスを下側
モールド部２０３からとり出す際に、封入体２０５はチ
ップ２０７をとり囲んでいるだけでなく、基板２０６の
面、すなわちランナ２０２ｂが位置していた面に沿って
延び鉢部２０３ｂに達している。この余剰封入体、すな
わちチップ２０７の封入に必要な部分以外の封入体は除
去しなければならない。しかし、この余剰封入体を基板
表面からはぎ取る際に、すなわち樹脂バリ取りの際に、
この封止体が基板表面に粘着し、基板にねじれを生じさ
せ、基板表面に裂け目や割れ目を生じさせる。それによ
って、パッケージ封入ずみのデバイスに外観上の損傷
（例えば、基板表面を傷つけるなど）や、機能上の損傷
（例えば、基板の破砕、基板表面上の導体層の破壊、基
板表面上の半田マスクの剥離による銅などの露出、封入
体と基板表面との間の封入の弱体化および破壊など）を
生じさせる。
【００１２】さらに、製造段階においては、複数の基板
を取付具のツーリングピン上に位置する目合せ孔を有す
るストリップで一体的に形成し、パッケージ封入プロセ
ス（封止工程を含む）を自動化できるようにするのが望
ましい。余剰封入体はそのあとの工程の前にストリップ
から除去しなければならない。ストリップに付着したま
まにしておくと、それら余剰封入体がストリップの縁か
らはみ出して後続の工程における自動化ハンドリングを
止めてしまうからである。余剰封入体の除去の際の基板
への粘着がストリップに捩れを生じさせ、それによって
ストリップが歪み、後続の工程にかけられなくすること
もあり得る。
【００１３】したがって、通常の二分割モールドは、上
述のとおり、基板利用パッケージ封入電子デバイスをと
り囲む封入体の形成には使えない。現在のところ、それ
らデバイスのための封入体の形成は三分割モールドを用
いるか、Ｙａｂｅほか名義の米国特許第４，９５４，３
０８号記載の変形二分割モールドを用いるかによってい
る。
【００１４】図３は三分割モールド３０１の一つの型の
断面図である。モールド３０１は第１のモールド部３０
１ (図３に示すとおりの上側モールド部）と、第２のモ
ールド部３０３（図３に示すとおりの下側モールド部）
と、ゲート板３０８とを含む。凹部３０３ａは内部に基
板３０６を配置した下側モールド部３０３に形成してあ
る。半導体チップ３０７を基板３０６に付着させてあ
る。ゲート板３０８は基板３０６上の凹部３０３ａに位
置づけられ、チップ３０７をとり囲み、空胴３０８ａ、
すなわち上側モールド部３０２と下側モールド部３０３
とを合わせた際に形成される空胴３０８ａを画する。
【００１５】上述のモールド２０１と同様に、下側モー
ルド部３０３は固形状封入体３０５のペレットを入れた
鉢部３０３ｂを備える。ランナ３０３ｃおよび３０８ｂ
をこの下側モールド部３０３およびゲート板３０８にそ
れぞれ形成し、鉢部３０３ｂから空胴３０８ａに延びる
ようにする。移送ラム３０４を上側モールド部３０２内
の孔３０２ａを通じて（図３で下向きに）動かし、封入
体３０５を圧縮し、ランナ３０３ｃおよび３０８ｂを通
じて封入体３０５を押し出し、空胴３０８ａを満たす。
封入体３０５が固化し、移送ラム３０４が引き戻され、
上下両側のモールド部３０２および３０３が分離され、
ゲート板３０８がとり外され、基板３０６を含むパッケ
ージずみのデバイスが下側モールド部３０３からとり出
される。
【００１６】ゲート板３０８の利用により、ランナ３０
３ｃおよび３０８ｂ付随の余剰封入体を基板３０６の表
面からずれた位置に保つこと、すなわちモールド３０１
の上面でゲートする構成を可能にする。したがって、余
剰封入体をパッケージ封入体、すなわちチップ３０７を
とり囲む封入体から、パッケージずみデバイスの損傷な
く分離することができる。
【００１７】しかし、三分割モールド３０１の使用は費
用がかさみ、いろいろの問題を伴う。まず、三分割モー
ルド３０１を用いたのでは、モールドプロセスの自動化
は、不可能でないにしても困難である。したがって、ス
ループット、すなわち単位時間あたり封入工程を終える
電子デバイスの数は慣用の二分割モールドの場合に比べ
て大幅に低下する。したがって、三分割モールドは大量
生産には使えない。また、図３に３０５ａで示したパッ
ケージ封入体の上側角部に丸みをもたせることは三分割
モールドでは不可能である。その丸みはパッケージ封入
ずみのデバイスをモールドからとり出す際に有用であ
る。最後に、コーナゲーティングが最も好都合なモール
ド空胴充填プロフィルを提供するのでそれを用いたモー
ルド工法が好ましいが、三分割モールドでコーナゲーデ
ィングを用いるのは実際的でない。
【００１８】
【発明が解決しようとする課題】したがって、この発明
の目的は基板利用パッケージ封入電子デバイスの製造過
程における封入体の余剰分の除去をそのデバイスへの悪
影響なしに効率よく行うことのできる方法および装置を
提供することである。
【００１９】
【課題を解決するための手段】この発明によると、基板
に搭載した電子デバイスは慣用の二分割モールドの利用
により封入される。封入体・基板間の粘着力に比べて弱
い粘着力を有する新規なデゲート領域、すなわち余剰封
入体除去用領域が基板表面に形成してあり、モールド工
程中に基板表面に形成された余剰封入体の除去をパッケ
ージ封入電子デバイスの他の部分への損傷なしに行うこ
とが可能になっている。
【００２０】デゲート領域はパッケージ封入電子デバイ
ス形成プロセスへの工程の追加を要することなく形成で
きる。デゲート領域の材料は、基板上に形成される他の
導電性材料のメッキに用いられる材料と同一の材料をそ
れら導電性材料と同時に基板に付着させたものであるか
らである。したがって、この発明はコスト上昇を伴うこ
となく良質のデゲート、すなわち余剰封入体の除去を提
供できる。
【００２１】デゲート領域があることによって、パッケ
ージ封入電子デバイスへの損傷なくデゲートを行うため
の上面デゲート達成に、三分割モールドまたは変形二分
割モールドを用いる必要がなくなる。したがって、三分
割モールドまたは変形二分割モールドに伴うスループッ
ト低下やモールドの複雑化などの問題は回避される。ま
た、この発明による方法は慣用の二分割モールド装置の
使用を可能にし、それによって製造コストを低減する。
この発明は慣用の二分割モールドでも自動化した二分割
モールドでも実施可能である。
【００２２】この発明による基板利用のパッケージ封入
電子デバイスは、基板と、その基板の第１の表面に付着
させた電子デバイスと、この電子デバイスをとり囲んで
基板の前記第１の表面の上に形成した封入体とを含む。
封入体の材料とこの封止体に接触するデゲート領域の材
料とは両材料間の粘着力が封入体材料と基板材料との間
の粘着力よりも小さくなるように選ぶ。上記両材料間の
粘着力を封入体材料と基板材料との間の粘着力の半分以
下にする材料が好ましく、後者の約１０％にする材料が
もっとも好ましい。一つの実施例では、除去用ゲートを
構成する封入体の付着を受けるデゲート領域は金で構成
する。
【００２３】この発明による方法においては、基板の表
面に付着させた電子デバイスのパッケージ封入電子デバ
イスの形成のための封入は、（１）基板表面にデゲート
領域を形成する過程と、（２）基板表面への電子デバイ
ス封入用封入体形成を、封入体材料とデゲート領域材料
とを両材料間の粘着力が封入体材料・基板材料間粘着力
よりも小さくなるように選んで行う過程と、（３）前記
デゲート領域の上に形成された封入体の除去を前記電子
デバイスが封入状態に保たれパッケージ封入ずみの電子
デバイスに損傷が及ばないように行う過程とを含む方法
によって行う。
【００２４】
【実施例】この発明によると、玉格子アレーなど基板利
用のパッケージ封入電子デバイスが標準的な二分割モー
ルドの利用により製造できる。新規なデゲート領域をプ
リント基板（ＰＣＢ）などの基板の表面に形成し、この
領域によると、モールド過程と同表面上に形成された余
剰封入体の除去を封入電子デバイスの残余の部分の損傷
なく行うことを可能にする。上記新規なデゲート領域の
材料は封入体との間で封入体・基板間の結合に比べて弱
い結合を生じ、基板またはパッケージ封入電子デバイス
への損傷なしにデゲート領域から封入体をはぎ取ること
を可能にする。
【００２５】図４はこの発明によるプロセス４００、す
なわち玉格子アレーなどの基板利用パッケージ封入電子
デバイスの形成プロセスのブロックダイヤグラムであ
る。
【００２６】工程４０１において、この発明の特定の一
つの実施例について図５を参照して後述するとおり、基
板を準備する。簡単に述べると、基板の表面に銅などの
導電性材料を形成したのちパターニングし、それによっ
て形成された導電層パターン領域の一部は絶縁材料で被
覆する。基板の両表面に形成された導体層を相互接続す
るバイアホールおよびスルーホールを基板内に形成す
る。
【００２７】工程４０２において、デゲート領域を電子
デバイスの付着を受ける側の基板表面に形成する。デゲ
ート領域は、基板の端から、電子デバイス完成時にその
デバイスを被覆するように基板表面に形成された封入体
（パッケージ封入体）の端の位置まで延びている。デゲ
ート領域の位置は、基板をモールド内に載置した際に、
モールドランナがデゲート領域、すなわちモールドラン
ナ被覆領域全体にわたるデゲート領域の覆う基板表面の
領域の上に位置するように選んである。封入体に接触す
るデゲート領域材料は封入体・基板間の粘着力に比べて
封入体への粘着力の弱い材料から成る。
【００２８】工程４０３において、集積回路チップなど
の電子デバイス基板表面をデバイス搭載領域に付着させ
る。電子デバイスの付着は慣用の材料およびプロセスを
用いて行う。この電子デバイスは、基板の内部または表
面に形成した導電性材料にも、ワイヤボンディングやフ
リップチップ接続（Ｃ４）やＴＡＢなどの慣用技術を用
いて接続する。
【００２９】工程４０４において、電子デバイスとデゲ
ート領域の少なくとも一部とを後述のとおり封入するよ
うに封入体を形成する。電子デバイスをモールド空胴に
収めるように基板をモールド内に位置づける。封入体材
料を空胴が一杯になるまでモールドランナ経由でモール
ド空胴に移送する。封入体が固化しモールドを開く。基
板がモールド内にありモールドが閉じていた状態でモー
ルドランナの位置していた基板表面に余剰封入体が形成
される。
【００３０】工程４０５において、上記余剰封入体を基
板表面から除去する。モールドランナの寸法は、余剰封
入体・パッケージ封入体間の境界で断面積が小さくなる
ように選んである。余剰封入体は基板表面からはぎ取ら
れ、上記余剰封入体・パッケージ封入体間境界でパッケ
ージ封入体から引き切られる。
【００３１】上記デゲート領域は封入体への粘着力の弱
い材料で形成してあるので、余剰封入体はデゲート領域
からきれいにはぎ取ることができる。また、デゲート領
域材料と余剰封入体・パッケージ封入体間境界の小さく
した封入体断面とにより、パッケージ封入体からの余剰
封入体の分離を、パッケージ封入体を基材表面から引き
はがしたり基板または封入体に捩れを生じさせたりして
パッケージ封入ずみの電子デバイスに表面上または機械
的もしくは電気的性能上の損傷を与えることなく行うこ
とができる。
【００３２】工程４０６において、例えばパッケージず
みの電子デバイスともう一つの組立ボードとの間の接続
など外部接続を形成する構成がパッケージずみの電子デ
バイスの上に形成される。この構成は、基板表面上に形
成した半田バンプや、基板表面に付着させた複数のリー
ド線や、基板表面に付けたＴＡＢテープなどから形成で
きる。
【００３３】図５Ａおよび図５Ｂはこの発明のもう一つ
の実施例によるプロセス５００、すなわち玉格子アレー
などの基板利用パッケージ封入電子デバイスの形成のた
めのプロセスのブロックダイヤグラムである。
【００３４】工程５０１において、多数の標準両面ＰＣ
Ｂ基板をストリップ形状に形成する。基板のストリップ
は例えばエポキシガラスやポリイミドガラスなどで構成
する。ＰＣＢ基板は多層基板でも単層基板でも差支えな
い。多層基板を用いた場合は、多層基板内に導電性の配
線層や配線領域など（例えば、接地配線層または電源配
線層）を形成してバイアホールまたはスルーホール経由
で多層基板の外側面に接続することができる。
【００３５】図６Ａはこの発明によりストリップ６００
に形成した多数の基板６０１−６０７の平面図である。
ストリップ６００には七つの基板６０１−６０７が含ま
れるが、この発明において用いるストリップには、モー
ルドなど使用中の製造設備との互換性のある基板であれ
ば何枚でも含めることができる。
【００３６】ストリップ６００はその互いに相対する両
側に沿って形成したツーリング孔を備える（図示簡略化
のために図６Ａでは参照数字６０９はツーリング孔２つ
だけにつけてある）。ツーリング孔６０９は、ストリッ
プ６００をモールドなどこの発明によるパッケージ封入
電子デバイスの製造に用いられる製造設備のいろいろの
個所で位置定めするのに用いられる。
【００３７】ストリップ６００には、基板６０１−６０
７の各々の角に形成したパンチング孔６０８ (図示簡略
化のために図６Ａでは参照数字６０８は孔２つだけに付
けてある）が備えてある。パンチング孔６０８は、基板
６０１−６０７をストリップ６００から分離する際に後
述のとおり基板６０１−６０７の各々の角部で粗い端部
が生じないようにする効果がある。パンチング孔６０８
は、後述のとおり（図６Ｂを参照して後述）、基板６０
１−６０７の各々の一つの角、すなわちデゲート領域を
形成した角には設けてなく、デゲート領域形成用材料が
その孔を埋める不都合が生じないようにしてある。
【００３８】ストリップ６００はツーリング孔６０９の
間でストリップ６００の反対側沿いに間隔をおいて形成
したスロット６１６ (図示簡略化のために図６Ａでは参
照数字６１６は１つのスロットだけに付けてある）を備
える。スロット６１６はストリップ６００に対する応力
吸収手段を形成し、ストリップ６００のゆがみを抑える
作用をもたらす。
【００３９】次にプロセス５００を単一の基板につき総
括的に説明する。以下に述べる工程の各々がストリップ
６００内の基板６０１−６０７の各々に適用できること
が理解されよう。
【００４０】工程５０２において、銅などの導体をこの
技術分野で周知の技術および装置を用いた積層法などに
より基板の両面に付着させる。基板表面への導電材料層
の形成にはスパッタリングや無電解メッキなどの方法も
使うことができる。
【００４１】工程５０３において、バイアホールおよび
スルーホールを基板内に形成する。これらバイアホール
およびスルーホールの形成は機械ドリルやレーザドリル
など周知の技術によって形成できる。
【００４２】工程５０４において、無電解メッキなど周
知の技術のいずれかを用いてバイアホールまたはスルー
ホールを銅などの導電材料でメッキする。このメッキに
よって、バイアホールおよびスルーホールは基板表面上
または基板内に形成した接続配線層や電源配線層などの
導体層との接続が可能になる。これらバイアホールまた
はスルーホールは、基板の片方の面の半田パッド（後述
のとおり形成）から基板の反対側の面に延びる導体層と
基板の反対側の面に形成されその面に搭載された電子デ
バイス（後述のとおり形成）に接続された導体層との間
の電気的接続を構成するのに必要である。
【００４３】工程５０５において、基板の上記積層導体
表面に周知の材料および技術によりフォトレジスト膜を
形成し、露光して現像する。周知のとおり、上記積層導
体膜のパターニングのためにこの露光の際にマスクを用
いる。工程５０６において、露出した積層導体層をエッ
チングし、フォトレジストの残余の部分の除去に伴い後
述のとおり基板表面上に導体層の所望パターンが露出し
た形で残るようにする。導電体層のエッチングは、周知
のとおり材料に適したエッチングおよびエッチング時間
により行う。
【００４４】基板の片方の面（デバイス搭載面）では、
デバイス搭載領域で、集積回路チップでよく行われると
おり、電子デバイスの背面にバイアスをかける必要に備
えて導体層を露出した状態にすることもできる。すなわ
ち、デバイス搭載領域の周囲で導電部分を形成するよう
に導体層を露出させるのである。デゲート領域でも後述
のとおり導電材料を露出させてデゲート材料の基板材料
への直接の形成の場合よりも強い粘着力を得るための導
電体層へのデゲート材料のメッキを可能にしている。必
要な場合は、導電体層をバイアホールまたはスルーホー
ルの各々の周囲に環状に形成し、バイアホールまたはス
ルーホールの各々と基板表面上の対応導体層との間の電
気的接続を確実にすることもできる。
【００４５】基板の反対側表面（搭載面）は導体層を露
出させて半田パッドと関連配線パターンとを露出させ
る。半田パッドは円形など所望の形状にし、方形状アレ
ーなど所望のパターンに配列できる。
【００４６】工程５０７において、残ったフォトレジス
トを除去して所望のパターンの導電材料層を露出させ
る。フォトレジストの除去は周知の溶剤を用い周知の時
間をかけて行う。
【００４７】工程５０８において、液状の感光性半田マ
スク、または無水膜状半田マスクなどの半田マスクを用
いて基板のパターニングした表面を覆い、露光して現像
する。半田マスクは例えば積層法やスクリーン印刷法に
より形成する。半田マスクの特定の部分だけに光学像を
形成して現像し、デゲート領域および上記デバイス搭載
領域周囲の導電性領域の内側端部など導電層領域を露出
した状態で残す。導電性材料を覆う絶縁材料層の形成が
必要または望ましい領域、例えばデバイス搭載領域の周
囲の配線層の外側領域などは未現像状態で残す。半田マ
スクのそれ以外の部分はこのプロセスの次の工程でメッ
キすべき領域を画する。
【００４８】工程５０９において、「デゲート材料」を
露出ずみの導体層の上に形成する。このデゲート材料
は、この材料が導体材料層（通常は銅などの金属）の上
だけに形成されるように慣用技術を用いてメッキするこ
とができる。デゲート材料は２０−４０マイクロインチ
の厚さにする。
【００４９】図６Ｂは基板６０１−６０７上のデゲート
材料層６１４の形成後の図６Ａのストリップ６００の平
面図である。図６Ｃは図６Ｂの基板６０１−６０７の一
つの平面図である。（基板６０１−６０７の各々の平面
図外観は図６Ｃのとおりになる。）
【００５０】図６Ｂにおいて、デバイス搭載領域６１０
上で領域６１３上の導体層を覆って（後述のとおり内側
端６１２を除き）半田マスクを形成する。図６Ｃは配線
６２１など導体層とバイアホール６２２など関連のバイ
アホールとをより詳細に示す。領域６１５は半田マスク
を通じて露出状態となる基板の部分である。
【００５１】デバイス搭載領域６１０上の半田マスクを
通じて形成した複数の孔６１１を形成して半田マスクの
下の導体層への電気的接続を可能にし、それによってデ
バイス搭載領域６１０に搭載した電子デバイスの背面へ
のバイアス電圧印加を可能にしている。孔６１１は任意
の所望のパターンに形成でき、寸法も任意に選べる。こ
の発明のもう一つの実施例においては、孔６１１はなく
電子デバイスの背面へのバイアス電圧印加も不可能であ
る。
【００５２】デバイス搭載領域の周囲の配線の内側端部
６１２は露出させた状態のままになるので、これら内側
端部６１２を覆ってデゲート材料を形成する。したがっ
て、デゲート材料はボンディングワイヤなど電子デバイ
ス（本プロセス後述の工程で基板に搭載）と配線との相
互接続手段との間で良好な接続を可能にする材料でなけ
ればならない。図示簡略化のために、図６Ｂでは配線の
内側端部６１２を連続的な領域として示してある。一
方、図６Ｃではこれら配線の内側端部６１２の一つ一つ
を示してある。
【００５３】デゲート材料は露出したデゲート領域６１
４にも形成する。デゲート領域６１４は電子デバイスの
封入中にモールドランナがちょうどその上に位置する関
係になるデバイス搭載面の領域である。上述のとおり、
モールドランナ内でデゲート領域６１４の上で固化する
封入体はデゲート領域６１４から容易に分離できる必要
がある。したがって、デゲート材料は封入体・基板間粘
着力に比べて封入体との間の粘着力が弱い材料でなけれ
ばならない。
【００５４】また、デバイス搭載領域を部分的または全
面的に露出させた本発明実施例では、デゲート材料をデ
バイス搭載領域の露出部分を覆って形成する。また、基
板の搭載面上の半田パッドの上にもデゲート材料を形成
して半田パッドの酸化を防止する。
【００５５】本発明の一つの実施例においてはデゲート
材料は金で構成する。この金は電子デバイスと基板上の
配線層との間の金またはアルミニウムのボンディングワ
イヤと良好な結合を形成する。また、通常の封入体材料
および基板材料については金と封入体との間の粘着力は
基板材料・封入体材料間の粘着力よりもずっと小さい。
【００５６】下に掲げる表Ｉはいくつかの封入体材料お
よび基板材料についての粘着力データを示す。封入体と
基板本体との間の粘着力および封入体と金との間の粘着
力が封入体・基板の種々の組合せについて示してある。
ＫＭＣ２１０−９およびＸ−４３−２２１５と表示した
封入体は信越化学株式会社から発売されている。またＴ
Ｌ−０１と表示した基板材料は帝人株式会社から発表さ
れている。Ｒ−４７８５と表示した基板材料は松下電器
産業株式会社から発表されている。
【００５７】 表 Ｉ 基 板 封入材 金メッキ（力，kgf) 基板本体（力，kgf) CCL-HL802, KMC210-9 ３．９ ＞４０ CCL-HL802, X-43-2215 ３．８ ＞４０ CCL-HL832, KMC210-9 ４．０ ＞４０ CCL-HL832, X-43-2215 ４．５ ＞４０ TL-01, KMC210-9 ３．８ ＞４０ TL-01, X-43-2215 ３．５ ＞４０ R-4785, KMC210-9 ３．９ ＞４０ R-4785, X-43-2215 ４．０ ＞４０ 表Ｉから明らかなとおり、通常の封入体材料および基板
材料については、金と封入体との間の粘着力は基板・封
入体間の粘着力のおよそ１０分の１である。
【００５８】この発明のもう一つの実施例においては、
デゲート材料がパラジウムである。金もパラジウムも慣
用のボンディングワイヤ材料によく結合し、通常の封入
体材料に対し基板・封入体間の粘着力よりもずっと弱い
粘着力を示す。
【００５９】上述のとおり、デゲート材料と封入体材料
との間の粘着力は基板材料・封入体材料間の粘着力より
も小さい（ある実施例ではずっと小さい）。封入体はデ
ゲート領域および基板のほかに半田マスク、すなわち基
板表面のある領域に形成した半田マスクにも接触する。
概括的にいって、封入体材料と半田マスク材料との間の
粘着力および半田マスク材料と基板材料との間の粘着力
は基板材料・封入体材料間の粘着力と等しいかそれより
も大きい。したがって、表Ｉに示した比較データは、デ
ゲート材料と封入体材料との間の粘着力と半田マスク材
料と封入体材料または基板材料との間の粘着力とを比較
するにあたって粘着力がより大きい場合にも該当する。
一般には基板と封入体との間の結合が半田マスクと封入
体または基板との間の結合よりも大きい問題になるので
この明細書では封入体材料とデゲート材料との間の粘着
および封入体材料と基板材料との間の粘着の比較にとく
に絞って説明する。しかし、デゲート材料と封入体材料
との間の粘着力を、半田マスク材料と基板材料または封
入体材料との間の粘着力に対して、基板材料・封入体材
料間の粘着力について述べたのと同様に、低減すること
が重要でありこの発明の特徴を成すものである。
【００６０】工程５１０において、集積回路チップなど
の電子デバイスを基板のデバイス搭載表面に搭載する。
この電子デバイスを慣用のプロセスおよび装置を用いて
慣用の接着剤により基板の上記表面に付着させる。接着
剤としては、上記デバイス搭載表面と電子デバイス背面
との間をデバイス電圧印加のために導電的に接続する必
要がある場合は、銀入りエポキシなどを用いることがで
きる。あるいは、電子デバイスをデバイス搭載面に共晶
体を生ずるように結合することもできる。
【００６１】電子デバイスは、基板内または基板表面に
形成した導体層、すなわちデバイス搭載表面の周囲に配
置した配線層に、ワイヤボンディング、フリップチップ
（Ｃ４）、ＴＡＢなどにより電気的に接続する。この電
気的接続は慣用の装置およびプロセスにより形成でき
る。デゲート材料を金で構成したこの発明の一実施例で
は、電子デバイスと基板との間の電気的接続は金または
アルミニウムボンディングワイヤで構成する。
【００６２】工程５１１において、ストリップ状に連ね
た基板を基板上にとりつけた電子デバイスの封入のため
にモールド内に収める。図７Ａおよび図７Ｂは、この発
明による基板利用パッケージ封入電子デバイスの製造用
の二分割自動モールド７００の平面図および断面図をそ
れぞれ示す。モールド７００は上述のモールド２０１
(図２Ａおよび図２Ｂ）と同様である。この発明による
電子デバイスのパッケージへの封入は慣用の二分割モー
ルドを用いて達成できる。
【００６３】図７Ｂに示すとおり、モールド７００は第
１のモールド部７０２ (上側モールド部）および第２の
モールド部７０３ (下側モールド部）を備える。基板ス
トリップ７０１は、上側モールド部７０２と下側モール
ド部７０３との間で、下側モールド部７０３内の複数の
鉢部７０３ａの両側に配置する。複数のモールド空胴７
０２ａを各鉢部７０３ａの互いに相対する側に形成す
る。複数のモールド空胴７０２ａにそれぞれ相対して、
ストリップ７０１上の複数の基板にそれぞれ対応の型
（図示してない）を位置合せして配置する。鉢部７０３
ａの各々からモールド空胴７０２ａの対応する対の各々
にわたってモールドランナ７０２ｂが延びている。
【００６４】工程５１２ (図５Ａおよび図５Ｂ）におい
て、鉢部７０３ａ（図７Ａおよび図７Ｂ）の各々から対
応のモールド空胴７０２ａに向けて、封入体（図示して
ない）の鉢部７０３ａからモールド空胴７０２ａへの圧
入のための移送ラム７０４の各鉢部７０３ａの押下げに
より、封入体の移送を行う。封入体はモールド空胴７０
２ａに圧入されたあと、その材料に適合した温度変化に
かけて固化させる。封入体の形成は上述の移送モールド
によらず射出モールドなどによって行うこともできる。
封入体材料は熱可塑性樹脂（通常は移送モールドで使
用）または熱固化性樹脂（通常は射出モールドで使用）
から成り、表Ｉに示した化合物の一つを用いることがで
きる。
【００６５】図８Ａは封入体固化直後のこの発明による
パッケージ封入電子デバイス８００の側面図である。図
８Ａおよび後述の図８Ｂの説明の明確化のためにモール
ド８００は図示してない。
【００６６】上記封入体の固化ののちモールド空胴７０
２ａ（図７Ａおよび図７Ｂ）内の封入体（パッケージ封
入体）８０５ａを必要に応じてこの電子デバイスを覆っ
て形成する。その際に封入体（余剰封入体）８０５ｂが
モールドランナ７０２ｂのある基板表面に同時に形成さ
れ、パッケージ封入体８０５ａから鉢部内の封入体８０
５ｃに延びる。余剰封入体８０５ｂはパッケージ封入電
子デバイス８００の製造工程完了前に除去しなければな
らない。
【００６７】工程５１３ (図５Ａおよび図５Ｂ）におい
て、「デゲート（ｄｅｇａｔｉｎｇ）」すなわち樹脂バ
リ除去と呼ばれるプロセスによりパッケージ入り電子デ
バイス８００から余剰封入体８０５ｂを除去する。図８
Ｂは余剰封入体８０５ｂのデゲートを示すパッケージ封
入電子デバイス８００の側面図である。デゲートは慣用
の設備および技術を用いてデゲート工程で行う。デゲー
トの際に基板８０１を図８Ｂに示すとおり余剰封入体８
０５ｂに対して傾ける。余剰封入体８０５ｂは上述のと
おりデゲート領域に粘着しないので、基板８０１の傾き
に伴い、余剰封入体８０５ｂは、このデゲート領域から
はぎ取られる。また、余剰封入体８０５ｂはパッケージ
封入体８０５ａとの間の境界部で細くなっているので、
余剰封入体８０５ｂはその境界部で引き切られ、パッケ
ージ封入電子デバイス８００側のパッケージ封入体だけ
が残る結果になる。上述のとおり、デゲート工程は自動
モールドシステム内の封入プロセスの一部として自動化
できる。また、手動二分割モールドを用いた場合は別個
のプロセス工程として実行できる。
【００６８】図９は基板ストリップ９００上に形成した
デゲート領域９０２に対するモールドランナ９０３の位
置づけを示すこの発明の基板ストリップ９００の一部の
詳細な平面図である。図９には、基板９０１のアウトラ
イン、デバイス搭載面９０４、および電子デバイス（図
示してない）をとり囲むパッケージ封入体９０５も示し
てある。
【００６９】デゲート領域９０２は基板９０１からパッ
ケージ封入体９０５の端部まで延びる。一つの実施例に
おいては、デゲート領域９０２の基板９０１を外れた部
分の幅９１２ａは３．４ｍｍであり、同領域９０２のパ
ッケージ封入体９０５端部近傍の幅９１２ｂは１．５ｍ
ｍである。モールドランナ９０３はこのデゲート領域９
０２のアウトラインのほぼ中央に位置づけてある。一つ
の実施例においては、モールドランナ９０３の基板９０
１を外れた位置のデゲート領域９０２部分の上における
幅９１１ａは２．０ｍｍであり、この幅はパッケージ封
入体９０５の端部近傍における１．２５ｍｍの幅９１１
ｂに向かって漸減している。モールドランナ９０３の幅
はデゲート領域９０２の幅よりも小さい範囲でいろいろ
の値に設定できる。モールドランナ９０３の高さ（図９
の面と垂直な方向）は、基板９０１を外れた位置のデゲ
ート領域９０２部分の上の第１の高さからパッケージ封
入体９０５の端部近傍の第２の高さ、すなわち第１の高
さよりも小さい第２の高さまで、低下している。このモ
ールドランナ９０３の高さ低下に関する正確な寸法配分
はこの技術分野で周知の原理に従って定める。
【００７０】モールドランナ９０３の端部はすべてデゲ
ート領域９０２の範囲の内側にあるので、モールドラン
ナ９０３の内側に形成された余剰封入体はデゲート領域
９０２だけに接触する。デゲート領域材料の封入体材料
への粘着は弱いので、余剰封入体材料のデゲート領域９
０２からのはぎ取りは、基板表面に損傷を与えたり基板
ストリップ９００の捩れや歪みを生ずるような基板９０
１への粘着を生じたりすることなく容易に行うことがで
きる。モールドランナーの断面がパッケージ封入体９０
５の端部近傍で小さくなっていることによって、余剰封
入体をパッケージ封入体９０５から容易に引き切ること
ができる。
【００７１】工程５１４において、基板の搭載面上の半
田パッドの上に、半田メッキ、半田によるリフローなど
の適当な方法により半田バンプを形成する。半田パンプ
の各々は、集積回路チップ上のボンディングパッドなど
に、前記搭載面上の配線、基板間に設けたバイアホール
（または、基板内のバイアホールと配線層との組合
せ）、デバイス付着面上の配線、およびボンディングワ
イヤなどを通じて接続する。半田バンプを形成すると、
多数のパッケージ封入電子デバイスがストリップ状に連
なった形で形成される。
【００７２】半田バンプの形成の代わりに、リードフレ
ームまたはＴＡＢテープ導線を各基板の搭載面に付着さ
せて、パッケージ封入電子デバイスから外部への電気的
接続素子とすることもできる。その場合、リードフレー
ムまたはＴＡＢフレームの導線は、基板内のバイアホー
ルまたはスルーホールに直接にとり付けることができ、
またバイアホールまたはスルーホールから基板の端部に
向かって延びる配線層に電気的にとりつけることもでき
る。
【００７３】工程５１５において、パッケージ封入電子
デバイスのストリップをモールドから外し、それらパッ
ケージ封入電子デバイスを互いに分離し、多数の玉格子
アレーの形にする。パッケージ封入電子デバイスはパン
チング、鋸引き、または引き切りにより分離する。パン
チ孔（例えば図６Ａのパンチ孔６０８）はストリップか
ら基板を外すのを容易にするために形成してある。さら
に、各基板を画しそれら基板のストリップからの取外し
の進行する線を画するために上記ストリップは刻線でき
る。
【００７４】上述の説明において、基板表面に搭載した
電子デバイスは１個だけにして示した。この電子デバイ
スは通常は集積回路チップであるが、トランジスタやダ
イオードなど他の能動部品でも、抵抗器やコンデンサや
インダクタなどの受動部品でも差支えない。また、二つ
以上の電子デバイスを基板表面に搭載することもでき
る。複数個の電子デバイスはすべてパッケージ封入体の
中に封入する。
【００７５】
【発明の効果】実施例に関するこれまでの説明に述べた
とおり、この発明によれば、電子デバイスの基板への搭
載、電子デバイスの基板への電気的接続、および電子デ
バイス封入への封入体モールド形成のための慣用の設備
を用いて、基板利用のパッケージ封入電子デバイスを形
成できる。また、この発明による複数のパッケージ封入
電子デバイスをストリップ状に同時に製造することもで
きる。すなわち、この発明によるパッケージ封入電子デ
バイスを効率的に低コストで製造できる。
【００７６】とくに、余剰封入体の除去を容易にするデ
ゲート領域を、基板利用パッケージ封入電子デバイス製
造プロセスへの追加の工程を導入することなく形成して
いる。すなわち、デゲート領域材料が基板上の他の導電
層形成に用いる材料と同じであって同時に形成できると
ころから、上記追加の工程の導入を回避できるのであ
る。したがって、この発明によると、コスト上昇を伴う
ことなく信頼度の高いデゲートが可能になる。
【００７７】デゲート領域があることによって、パッケ
ージ封入電子デバイスの損傷なしにデゲートを行うのに
三分割モールドまたは変形二分割モールドを用いる必要
がなくなる。したがって、三分割モールドおよび変形二
分割モールドに伴う問題は回避できる。設置ずみの二分
割モールドが使用可能でありしたがって製造コストを低
減できる。二分割モールドは慣用のものでも自動化した
ものでも差支えない。
【００７８】本発明の種々の実施例を上に述べてきた。
これらの説明は例示のためのものであって、限定のため
のものではない。したがって、上述の発明には上記特許
請求の範囲記載の範囲を逸脱することなく多数の変形が
可能であることは当業者には明らかであろう。
【図面の簡単な説明】
【図１】通常の玉格子アレーの断面図。
【図２】慣用の二分割モールドの断面図であり、図２Ａ
は図２Ｂの線２Ｂ−２Ｂから見た断面図、図２Ｂは図２
Ａの線２Ａ−２Ａから見た断面図。
【図３】三分割モールドの一つの形式の断面図。
【図４】玉格子アレーなど基板利用パッケージ封入電子
デバイスの形成のための本発明の一実施例のプロセスの
流れ図。
【図５】玉格子アレーなど基板利用パッケージ封入電子
デバイス形成のための本発明の一実施例のプロセスの流
れ図であり、図５Ａは同プロセスの前半、図５Ｂは同プ
ロセスの後半の流れ図。
【図６】この発明の実施例によりストリップ状に形成さ
れた多数の基板の平面図であり、図６Ａはそのストリッ
プ状の基板の平面図、図６Ｂは基板上にデゲート（樹脂
バリ取り）板材料を形成するための図６Ａのストリップ
の平面図、図６Ｃは図６Ｂの基板の一つの平面図。
【図７】この発明による基板利用パッケージ封入電子デ
バイスの製造に用いられる二分割自動モールドを示し、
図７Ａはその平面図、図７Ｂはその断面図。
【図８】この発明によるパッケージ封入電子デバイスの
側面図を示し、図８Ａは封入体固化の直後の状態を示す
側面図、図８Ｂは余剰封入体の除去を示す側面図。
【図９】この発明による基板ストリップの一部の詳細な
平面図であって、モールドランナと基板ストリップ上の
デゲート領域との位置関係を示す平面図。
【符号の説明】
１００ 玉格子アレー １０１ 集積回路チップ １０２ 基板 １０３ ボンディングワイヤ １０４ 半田バンプ ２０１ 二分割モールド ２０２ 上側モールド部 ２０３ 下側モールド部 ２０４ 移送ラム ２０５ 封入体 ２０６ 基板 ２０７ 集積回路チップ ３０１ 三分割モールド ３０２ 上側モールド部 ３０３ 下側モールド部 ３０４ 移送ラム ３０５ 封入体 ３０６ 基板 ３０７ 集積回路チップ ３０８ ゲート板 ６００ ストリップ ６０１−６０７ 基板 ６０８ パンチ孔 ６０９ ツーリング孔 ６１０ チップ搭載領域 ６１１ 孔 ６１２ 内側端 ６１４ デゲート領域 ７００ 二分割自動モールド ７０１ 基板ストリップ ７０２ 上側モールド部 ７０３ 下側モールド部 ７０４ 移送ラム ８００ パッケージ封入電子デバイス ８０１ 基板 ８０５ａ 封入体 ８０５ｂ 余剰封入体（モールドランナ対応） ８０５ｃ 鉢部内の余剰封入体 ９０１ 基板 ９０２ デゲート部 ９０３ モールドランナ ９０４ デバイス搭載面 ９０５ パッケージ封入体 ９１１ａ モールドランナ幅 ９１１ｂ モールドランナ先端部幅 ９１２ａ デゲート部幅
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン ブライアー アメリカ合衆国 アリゾナ州 85044 フ ェニックス，イースト ヒドンヴュウ ド ライブ 2409 (72)発明者 ヤン ウォク ヘオ 大韓民国 キュンキ道 ソンナム市 ボン ダン区 スンネドン 55，ロッテ アパー ト 132−1504 (72)発明者 イル クォン シム 大韓民国 ソウル市 ノウォン区 ウォル キェドン 438 ドンシン ヴィラ ラ ドン 101

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 基板利用パッケージ封入電子デバイスで
    あって、 第１および第２の表面を有し、その第１の表面の上に形
    成したデゲート（樹脂バリ取り）領域と、その第２の表
    面の上に形成した外部接続用接続構造とを備える基板
    と、 前記基板の前記第１の表面に搭載され、前記構造に電気
    的に接続された電子デバイスと、 前記基板の前記第１の表面の上に前記電子デバイスをと
    り囲むように形成された封入体であって、前記デゲート
    領域を外側に形成した封入体とを含む電子デバイスにお
    いて、 前記封入体の材料とその封入体に接触する前記デゲート
    領域の材料とを、それら両方の材料の間の粘着力が前記
    封入体の材料と前記基板の材料との間の粘着力よりも小
    さくなるように選んだ電子デバイス。
  2. 【請求項２】 前記封入体の材料とその封入体に接触す
    る前記デゲート領域の材料との間の粘着力が前記封入体
    の材料と前記基板の材料との間の粘着力の半分以下であ
    る請求項１記載の電子デバイス。
  3. 【請求項３】 前記封入体の材料とその封入体に接触す
    る前記デゲート領域との間の粘着力が前記封入体の材料
    と前記基板の材料との間の粘着力の約１０％である請求
    項１記載の電子デバイス。
  4. 【請求項４】 前記封入体に接触する前記デゲート領域
    が金である請求項１記載の電子デバイス。
  5. 【請求項５】 前記封入体の材料が熱固化性エポキシ樹
    脂である請求項４記載の電子デバイス。
  6. 【請求項６】 前記外部接続用接続構造が前記基板の前
    記第２の表面の上に形成した複数の半田パンプを含む請
    求項１記載の電子デバイス。
  7. 【請求項７】 前記電子デバイスが集積回路チップであ
    る請求項１記載の電子デバイス。
  8. 【請求項８】 前記封入体の材料とその封入体に接触す
    るデゲート領域の材料との間の粘着力が前記封入体の材
    料と前記基板の材料との間の粘着力の約１０％である請
    求項７記載の電子デバイス。
  9. 【請求項９】 前記封入体に接触する前記デゲート領域
    の材料が金である請求項７記載の電子デバイス。
  10. 【請求項１０】 前記基板が多層基板であって、導電性
    の配線層や領域がその多層基板の中に形成してある請求
    項１記載の電子デバイス。
  11. 【請求項１１】 基板利用パッケージ封入電子デバイス
    形成用の基板において、 一つの表面が電子デバイスの搭載を受けるのに適合して
    おり、 前記電子デバイスの封入に用いられるモールドのモール
    ドランナの端部を、前記電子デバイスの封入工程中に前
    記基板を前記モールド内に位置づけた際に全面的にその
    範囲内に含むような位置で前記基板の表面にデゲート領
    域を形成し、 前記デゲート領域の材料を、前記封入体の材料とその封
    入体に接触する前記デゲート材料との間の粘着力が前記
    封入体の材料と前記基板の材料との間の粘着力よりも小
    さくなるような材料で構成した基板。
  12. 【請求項１２】 前記封入体の材料と前記封入体に接触
    するデゲート領域の材料との間の粘着力が前記封入体の
    材料と前記基板の材料との間の粘着力の約１０％である
    請求項１１記載の基板。
  13. 【請求項１３】 請求項１１記載の構成を各々が備え、
    複数の基板利用パッケージ封入電子デバイスの形成用に
    ストリップ形状に形成した複数の基板。
  14. 【請求項１４】 前記封入体の材料とその封入体に接触
    するデゲート領域の材料との間の粘着力が前記封入体の
    材料と前記基板の材料との間の粘着力の約１０％である
    請求項１３記載の基板。
  15. 【請求項１５】 パッケージ封入電子デバイスを形成す
    るように基板の表面に搭載した電子デバイスを封入する
    方法であって、 前記基板の表面にデゲート領域を形成する過程と、 前記電子デバイスをとり囲むための前記基板の表面の上
    への封入体の形成を、前記封入体の材料とその封入体に
    接触するデゲート領域の材料として、それら材料の間の
    粘着力が前記封入体の材料と前記基板の材料との間の粘
    着力よりも小さくなる材料を選んで行う過程と、 前記デゲート領域の上に形成された封入体の除去を、前
    記電子デバイスが前記封入体により囲まれたままの状態
    を維持しパッケージ封入電子デバイスへの損傷を生ずる
    ことなく行う過程とを含む方法。
  16. 【請求項１６】 前記封入体を形成する過程が、 前記基板の第１の表面の反対側の第２の表面をモールド
    の第１の部分の表面に対向させて位置づける過程と、 モールドの第２の部分の表面を前記基板の前記第１の表
    面に対向させて位置づける過程とをさらに含み、 前記モールドの前記第２の部分には、前記電子デバイス
    を内部に収容し、前記基板の第１の表面の一部であって
    前記電子デバイスをとり囲む部分と相対する空胴を前記
    モールドの第２の部分に形成してあり、 前記モールドの前記第２の部分の表面には、前記モール
    ドの前記第２の部分の表面が前記基板の前記第１の表面
    に相対して配置された際に前記デゲート領域の境界の内
    側に端部が全部収まるように位置づけられ、前記空胴か
    ら延びるチャンネルが形成してあり、 前記封入体材料を前記チャンネル経由で前記空胴に移送
    する過程と、 前記空胴が前記封入体に完全に満たされたあと封入体を
    硬化させる過程とをさらに含む請求項１５記載の方法。
  17. 【請求項１７】 前記モールドが標準的な二分割モール
    ドである請求項１６記載の方法。
  18. 【請求項１８】 前記封入体の材料とその封入体に接触
    するデゲート領域の材料との間の粘着力が前記封入体の
    材料と前記基板の材料との間の粘着力の半分以下である
    請求項１５記載の方法。
  19. 【請求項１９】 前記封入体の材料とその封入体に接触
    する前記デゲート領域の材料との間の粘着力が前記封入
    体の材料と前記基板の材料との間の粘着力の約１０％で
    ある請求項１８記載の方法。
  20. 【請求項２０】 前記デゲート領域が金で構成されてい
    る請求項１５記載の方法。
  21. 【請求項２１】 前記封入体が熱固化性エポキシ樹脂で
    ある請求項２０記載の方法。
  22. 【請求項２２】 前記電子デバイスが集積回路チップで
    ある請求項１５記載の方法。
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