JPH06342794A - 樹脂封止型半導体パッケージおよびその製造方法 - Google Patents
樹脂封止型半導体パッケージおよびその製造方法Info
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- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
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- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
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- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/1705—Shape
- H01L2224/17051—Bump connectors having different shapes
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29111—Tin [Sn] as principal constituent
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/812—Applying energy for connecting
- H01L2224/81201—Compression bonding
- H01L2224/81205—Ultrasonic bonding
- H01L2224/81207—Thermosonic bonding
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- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
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- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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- H01L2924/01004—Beryllium [Be]
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- H01L2924/01005—Boron [B]
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- H01L2924/01013—Aluminum [Al]
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- H01L2924/01022—Titanium [Ti]
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- H01L2924/01029—Copper [Cu]
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- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
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Abstract
リント基板への実装後の信頼性を向上させることが可能
となる樹脂封止型半導体パッケージおよびその製造方法
を提供する。 【構成】 半導体チップ1の主表面にはパッド電極2が
形成されている。このパッド電極2の一部表面を覆うよ
うに半導体チップ1の主表面にはパッシベーション膜3
が形成されている。パッド電極2の一部表面上には内部
接続導体部4が形成されている。この内部接続導体部4
の上面のみを露出させるように半導体チップ1を覆う封
止樹脂6が形成されている。内部接続導体部4の上面上
には、外部接続導体部5が形成されている。この外部接
続導体部5は略平坦な上面を有している。
Description
ッケージおよびその製造方法に関し、特に、CSP(C
hip Scale Package)の構造およびそ
の製造方法に関するものである。
ジの高密度実装の要求が増大してきている。それに伴
い、パッケージサイズも小さいものが要求されてきてい
る。そこで、パッケージの小型化を実現すべく種々の技
術開発がなされてきている。このようなパッケージサイ
ズを小型化する技術の一例が、特開平2−49460号
公報に開示されている。以下、この特開平2−4946
0号公報に開示された樹脂封止型半導体パッケージにつ
いて説明する。
公報に開示された樹脂封止型半導体パッケージを示す断
面図である。図44を参照して、半導体チップ101の
主表面上には、パッド電極102が形成されている。こ
のパッド電極102は、外部引出し用の電極(外部接続
用電極)の一部として機能する。パッド電極102の一
部表面を露出させるように、半導体チップ101の主表
面上にパッシベーション膜103が形成されている。な
お、本明細書において、外部引出し用の電極(外部接続
用電極)とは、半導体チップ101内の素子と外部機器
の電極との電気的な接続を行なう電極をいうものと定義
する。
電極104が形成されている。この突起電極104の一
部表面を露出させるように、半導体チップ101を封止
樹脂105によって封止する。
樹脂封止型半導体パッケージ100を、半導体チップ1
01のサイズとほぼ同等のサイズにすることが可能とな
る。すなわち、樹脂封止型半導体パッケージ100の小
型化が可能となる。その結果、高密度実装に有利な樹脂
封止型半導体パッケージが得られる。
ケージ100の製造方法としては、次の内容が開示され
ている。まず、突起電極104の形成方法としては、周
知の厚膜印刷法によって形成される。また、封止樹脂1
05による封止方法は、ポッティング法あるいはトラン
スファモールド法などである。
構造を有する樹脂封止型半導体パッケージ100には、
次に説明するような問題点があった。その問題点につい
て、図45〜図50を用いて説明する。
半導体パッケージ100における第1の問題点について
説明する。図45は、従来の樹脂封止型半導体パッケー
ジ100における第1の問題点を示す部分拡大断面図で
ある。
の材質の違いから、熱膨張率も異なる。また、図45を
参照して、突起電極104と封止樹脂105との接触長
さLが比較的小さいため、突起電極104と封止樹脂1
05との接触面積も比較的小さい。そのため、樹脂封止
型半導体パッケージ100をプリント基板に実装する際
など突起電極104に熱が加えられたときに、突起電極
104が膨張して封止樹脂105と突起電極104との
界面に剥離が生じ易くなる。
電極104と封止樹脂105との界面に、間隙106が
形成される可能性が高くなる。それにより、樹脂封止型
半導体パッケージ100の耐湿性を劣化させるといった
問題点が生じる。
半導体パッケージ100の第2の問題点について説明す
る。図46は、従来の樹脂封止型半導体パッケージ10
0をプリント基板107に実装している様子を示す断面
図である。
面には、突起電極104と電気的に接続される電極10
8が形成されている。この電極108表面には、電極1
08と突起電極104とを接合するための接合部材(ハ
ンダペーストなど)109が形成されている。
においては、封止樹脂105内部に位置する突起電極1
04の径と、封止樹脂105の外部に突出している突起
電極104の径とがほぼ同じである。すなわち、突起電
極104における封止樹脂105からの露出部分の表面
積が比較的小さくなる。
に、プリント基板107と樹脂封止型半導体パッケージ
100との位置合わせの際のマージンが少なくなるとい
った問題が生じる。また、突起電極104の封止樹脂1
05からの露出部分の表面積が比較的小さいため、プリ
ント基板107への実装の際に、プリント基板107上
の電極108表面から突起電極104が落ちて接合不良
を引起こす可能性も高くなる。
の樹脂封止型半導体パッケージ100の第3の問題点に
ついて説明する。図47は、第3の問題点を含む樹脂封
止型半導体パッケージ100を示す断面図である。図4
8は、図47に示される樹脂封止型半導体パッケージを
プリント基板107に実装している様子を示す平面図で
ある。
半導体パッケージ100の製造方法によれば、封止樹脂
105による封止時に、半導体チップ101の位置を所
定位置に保持することは困難である。また、半導体チッ
プ101の位置を所定位置に保持する手法も先行例には
開示されていない。したがって、図47に示されるよう
に、封止樹脂105内で半導体チップ101の位置がず
れてしまう場合が生じる。
突起電極104の位置もずれてしまう。より具体的に
は、図47に示されるように、一方の突起電極104は
封止樹脂105の側面からL2の位置に形成されるが、
他方の突起電極104は封止樹脂105の側面からL2
より大きいL1の位置に形成される場合が生じる。
100における電極位置が定まらず、実装時のアライメ
ントが困難であるといった問題点が生じる。また、樹脂
封止型半導体パッケージ100をプリント基板上に実装
できたとしても、次のような問題点が生じることとな
る。
面には、4つの樹脂封止型半導体パッケージ100a,
100b,100c,100dが搭載されている。この
4つの樹脂封止型半導体パッケージ100a,100
b,100c,100dは、突起電極104の位置が一
定でないため、プリント基板107上において、各々が
ずれた位置に配置されている。そのため、プリント基板
107への樹脂封止型半導体パッケージ100の高密度
実装に対して不利となるといった問題点も生じる。
半導体パッケージ100の第4の問題点について説明す
る。図49(a)は、第4の問題点を含む従来の樹脂封
止型半導体パッケージ100を示す断面図である。図4
9(b)は、図49(a)におけるA領域を拡大した部
分断面図である。
来の樹脂封止型半導体パッケージ100の封止樹脂10
5の形成方法によれば、突起電極104の封止樹脂10
5からの露出部表面に樹脂からなるバリ105aが残る
可能性が高くなる。これは、封止樹脂105形成の際
に、突起電極104の先端部近傍に、樹脂が流れ込まな
いように突起電極104あるいは半導体チップ101を
保持することが困難だからである。
105aが形成された樹脂封止型半導体パッケージ10
0をプリント基板上に実装した場合には、次のような問
題点が生じる。突起電極104とプリント基板上に形成
された電極との電気的な接続不良が発生する。
起電極104の側面にはバリ105aが形成されている
ため、突起電極104の側面に、この突起電極104と
プリント基板上の電極とを接合するための接合部材10
9からなるフィレットが形成されない。それにより、突
起電極104とプリント基板上の電極との機械的な接続
強度が著しく劣化するといった問題点も生じる。
法で除去することも考えられる。しかし、バリ105a
を除去することによって、突起電極104あるいはその
周辺部にダメージが加わり、信頼性が損なわれる危険性
が高くなるといった問題点が生じる。
100における第5の問題点について説明する。図50
(a)は、第5の問題点を含む従来の樹脂封止型半導体
パッケージ100を示す断面図である。図50(b)
は、高さの異なる突起電極104a,104bが形成さ
れた半導体チップ101を封止樹脂105により封止し
た場合の一例を示す断面図である。
極104の形成を厚膜印刷によって行なっていた。その
ため、突起電極104の形成材料の供給量のばらつきが
生じ得る。従来のように比較的高い高さを有する突起電
極104を形成しようとした場合には、突起電極形成材
料の供給量のばらつきが突起電極104の高さの違いと
なって反映される。突起電極104の高さがばらついて
しまう。そして極端な場合には、図50(a)に示され
るように、一方の突起電極104aの封止樹脂105か
らの露出高さがL3であるのに対し、他方の突起電極1
04bにおける封止樹脂105の表面からの突出高さは
L3より大きいL4となってしまう。そのため、プリン
ト基板への実装が困難となるといった問題点が生じる。
04bを有する半導体チップ101を封止樹脂105に
より封止することによって次のような問題点も考えられ
る。封止樹脂105の形成方法の一例としては、たとえ
ば図50(b)に示されるように、突起電極104a,
104bを受入れる凹部110a,110bを有する金
型110を用意し、このような金型110を用いて突起
電極104a,104bを支えた状態で樹脂封止する方
法が考えられる。
ッド電極102からの高さが異なるため、形成された封
止樹脂105内で半導体チップ101が傾いてしまう。
そのため、封止樹脂105表面において、突起電極10
4a,104bの電極間のピッチが変化してしまう。よ
り具体的には、突起電極104a,104b間の所望の
ピッチが図50(a)に示されるようにL5であるのに
対して、突起電極104a,104b間のピッチがこの
L5よりも小さいL6となってしまう。それにより、樹
脂封止型半導体パッケージ100のプリント基板への実
装が困難となるといった問題点も考えられる。
からの露出高さがばらつくことに起因して、突起電極1
04とプリント基板上の電極との接合不良が発生する可
能性が高くなるといった問題も生じる。
も考えられる。図44を参照して、このような構造を有
する樹脂封止型半導体パッケージ100においては、比
較的高い高さを有する突起電極104が要求される。し
かし、この突起電極104の形成方法は、厚膜印刷など
の手法がとられるため、生産性などを考慮すると高い突
起電極104を形成するのは困難であるといえる。
高くできない。それにより、樹脂封止型半導体パッケー
ジ100をプリント基板上に実装した後に行なわれる洗
浄工程において、洗浄液の通りが悪くなるといった問題
点も生じ得る。
100には、放熱手段が設けられていない。そのため、
パッケージ内部に半導体チップ101で発生した熱がこ
もりやすくなるといった課題もあった。
ためになされたものである。この発明の1つの目的は、
外部接続用電極と封止樹脂との界面の剥離を阻止するこ
とによって、信頼性の高い樹脂封止型半導体パッケージ
およびその製造方法を提供することにある。
封止樹脂からの突出部の表面積を大きくすることによっ
て、プリント基板への実装が容易となりかつ実装後の信
頼性を向上させることが可能となる樹脂封止型半導体パ
ッケージおよびその製造方法を提供することにある。
型半導体パッケージにおける外部接続用電極の位置を標
準化することによって、プリント基板への実装が容易と
なる樹脂封止型半導体パッケージおよびその製造方法を
提供することにある。
電極の側面への樹脂からなるバリの形成を効果的に回避
することによって、プリント基板への実装後の信頼性を
向上させることが可能となる樹脂封止型半導体パッケー
ジおよびその製造方法を提供することにある。
電極の封止樹脂表面からの突出高さをほぼ一定に保つこ
とによって、プリント基板への搭載後の高信頼性を確保
することが可能となる樹脂封止型半導体パッケージおよ
びその製造方法を提供することにある。
電極の封止樹脂表面からの突出高さを高くすることによ
って、プリント基板への実装後の洗浄工程が容易となる
樹脂封止型半導体パッケージおよびその製造方法を提供
することにある。
れた樹脂封止型半導体パッケージおよびその製造方法を
提供することにある。
止型半導体パッケージは、1つの局面では、主表面を有
する半導体チップと、この半導体チップの主表面に形成
され外部引出し用電極の一部として機能するパッド電極
と、パッド電極上に形成され略平坦な上面を有し、外部
引出し用電極の一部として機能する内部接続導体部と、
この内部接続導体部の上面のみを露出させるように半導
体チップを封止する封止樹脂と、内部接続導体部上面上
に形成され略平坦な上面を有し、外部引出し用電極の一
部として機能する外部接続導体部とを備えている。
ージは、他の局面では、主表面を有する半導体チップ
と、半導体チップの主表面に形成され、外部引出し用電
極の一部として機能するパッド電極と、このパッド電極
の一部表面を露出させるように半導体チップの主表面上
に形成された絶縁性保護膜と、パッド電極の一部表面上
に形成され、外部引出し用電極の一部として機能する導
体部と、底面が絶縁性保護膜表面に接触するように形成
され、半導体チップに発生する熱を放散させるための放
熱用金属柱と、導体部の一部表面および放熱用金属柱の
一部表面を主表面に露出させるように半導体チップを封
止する封止樹脂とを備えている。
ージの製造方法では、まず、金属箔上の所定位置に内部
接続導体部材料を形成する。そして、主表面にパッド電
極が形成された半導体チップの主表面を金属箔に重ねる
ことによって、内部接続導体部材料上にパッド電極を配
置する。内部接続導体部材料とパッド電極とを接合する
ことによって内部接続導体部を形成する。そして、金属
箔を保持した状態で半導体チップを樹脂封止する。そし
て、金属箔を選択的にエッチングすることによって、内
部接続導体部上に外部接続導体部を形成する。
ージの製造方法では、他の局面では、少なくとも一方の
端部が表面から突出した貫通バンプを有する絶縁性シー
トを準備する。そして、貫通バンプの一方の端部と半導
体チップの主表面に形成されたパッド電極とを接合す
る。そして、絶縁性シートを保持した状態で半導体チッ
プを樹脂封止する。絶縁性シートを所定部分で切断する
ことによって、絶縁性シートの端面と封止樹脂表面とを
ほぼ面一にする。
によれば、1つの局面では、外部接続導体部は略平坦な
上面を有している。それにより、樹脂封止型半導体パッ
ケージをプリント基板に搭載する際に、プリント基板上
に設けられた電極の上面との接触面積を従来より広く確
保することが可能となる。それにより、従来よりセルフ
アライメントによる実装が容易となる。
積を大きくした場合には、プリント基板上の電極との接
合の機械的強度を向上させることも可能となる。さら
に、内部接続導体部の上面の面積より外部接続導体部の
上面の面積を大きくした場合には、外部接続導体部とプ
リント基板上の電極との位置合わせを従来より容易にす
ることが可能となる。
は別々の層によって構成されている。それにより、外部
接続導体部の底面の面積を内部接続導体部の上面の面積
よりも大きくすることが可能となる。それにより、外部
接続導体部の底面の一部を封止樹脂の表面と接触させる
ことが可能となる。その結果、外部接続用電極と封止樹
脂との接触面積を実質的に拡大することが可能となる。
それにより、外部接続用電極と封止樹脂との界面が剥離
することを効果的に阻止することが可能となる。
ージによれば、他の局面では、半導体チップに発生する
熱を放散させるための放熱用金属柱が設けられている。
この放熱用金属柱の底面は、半導体チップの主表面に形
成された絶縁性保護膜表面に接触するように配置され、
封止樹脂内部から封止樹脂外部へ突出するように設けら
れている。それにより、半導体チップに発生する熱を効
果的に樹脂封止型半導体パッケージの外部へ放散させる
ことが可能となる。
ージの製造方法によれば、1つの局面では、金属箔を保
持した状態で樹脂封止している。この金属箔には半導体
チップが予め接合されている。そのため、金属箔を保持
することによって半導体チップを固定することが可能と
なる。それにより、より確実に精度よく樹脂封止するこ
とが可能となる。また、封止樹脂内での半導体チップの
位置のずれを小さく抑えることが可能となる。その結
果、封止樹脂内部における内部接続導体部の位置のばら
つきを小さく抑えることが可能となる。それにより、パ
ッケージとしての外部接続導体部の形成位置をほぼ設計
値どおりにすることが容易となる。また、外部接続導体
部の形成位置を容易に標準化できる。
にエッチングすることによって形成される。それによ
り、外部接続導体部の大きさおよび形状を種々のものと
することが可能となる。そしてたとえばこの外部接続導
体部の底面積を内部接続導体部の上面の面積よりも大き
くすることによって、内部接続導体部の位置が少々ずれ
たとしても各外部接続導体部の封止樹脂表面における位
置をほぼ設計値どおりにすることが可能となる。その結
果、プリント基板への実装が容易な樹脂封止型半導体パ
ッケージを得ることができる。
って形成されるため、従来のように、その側面に樹脂な
どからなるバリが残ることはない。それにより、外部接
続導体部の側面には接合部材からなる良好なフィレット
が形成される。それにより、実装後の信頼性を向上させ
ることが可能となる。
ングすることによって形成されるため、各外部接続導体
部の封止樹脂からの突出高さはほぼ一定となる。それに
より、樹脂封止型半導体パッケージをプリント基板へ搭
載する際に、外部接続導体部とプリント基板上の電極と
の接合不良を効果的に阻止することが可能となる。
ージの製造方法によれば、さらに他の局面では、貫通バ
ンプを有する絶縁性シートを使用している。この貫通バ
ンプは樹脂封止型半導体パッケージの外部接続用電極と
して機能する。この貫通バンプを樹脂封止型半導体パッ
ケージの製造工程とは別の工程で形成することが可能と
なる。それにより、樹脂封止型半導体パッケージ自体の
生産性は向上させることが可能となる。
封止している。それにより、上記の金属箔を保持した状
態で封止樹脂を形成した場合と同様に、より確実に精度
よく樹脂封止することが可能となる。
づく実施例について説明する。
て、この発明に基づく第1の実施例における樹脂封止型
半導体パッケージの構造および特徴的な作用効果につい
て説明する。まず、図1〜図3を用いて、この発明に基
づく第1の実施例における樹脂封止型半導体パッケージ
の構造について説明する。図1は、この発明に基づく第
1の実施例における樹脂封止型半導体パッケージを示す
斜視図である。図2は、図1におけるII−II線に沿
って見た断面を示す図である。図3は、図2における外
部接続用電極部分を拡大した断面図である。
実施例における樹脂封止型半導体パッケージ13は、封
止樹脂6の主表面に、複数個の外部接続導体部5を有し
ている。プリント基板などにこの樹脂封止型半導体パッ
ケージ13を搭載する際には、この外部接続導体部5と
プリント基板上に形成された電極とが電気的に接続され
ることになる。
される態様においては、角錐台形状である。しかし、外
部接続導体部5の形状は、円錐台形状のものであっても
よい。外部接続導体部5の形状は、その上面に平坦面が
形成されるものであればよい。
脂封止型半導体パッケージ13の内部構造について説明
する。図2を参照して、半導体チップ1の主表面には、
外部接続用電極の一部として機能するパッド電極2が形
成されている。このパッド電極2の一部表面上に開口部
を有するように、半導体チップ1の主表面上にパッシベ
ーション膜3が形成されている。
ド電極2と電気的に接続される内部接続導体部4が形成
されている。この内部接続導体部4は、略平坦な上面を
有している。そして、この内部接続導体部4の略平坦な
上面のみを露出させるように、半導体チップ1を封止す
る封止樹脂6が形成されている。
接続導体部4と電気的に接続される外部接続導体部5が
形成されている。この外部接続導体部5は、この場合で
あれば、略台形形状の断面構造を有している。そして、
この外部接続導体部5は、略平坦な上面および略平坦な
底面を有している。この外部接続導体部5の略平坦な底
面の一部は、内部接続導体部4の上面と接合される。そ
して、この外部接続導体部5の底面の残りの部分は、封
止樹脂6の表面と接触している。
封止型半導体パッケージ13の外部接続用電極部分の構
造についてより詳しく説明する。図3を参照して、封止
樹脂6の主表面には、第1の外部接続導体部5aおよび
第2の外部接続導体部5bが形成されている。第1の外
部接続導体部5aは略平坦な上面5cを有している。第
2の外部接続導体部5bは、略平坦な上面5dを有して
いる。
a,5bの上面5c,5dの平面幅W1は、内部接続導
体部4の上面の平面幅Wよりも大きいことが好ましい。
それにより、第1および第2の外部接続導体部5a,5
bの上面5c,5dの面積を比較的広く確保することが
可能となる。それにより、次のような作用効果を奏す
る。
用いて説明する。図4および図5は、この発明に基づく
第1の実施例における樹脂封止型半導体パッケージをプ
リント基板7に搭載している様子を段階的に示す断面図
である。なお、図4および図5に示される樹脂封止型半
導体パッケージの断面は、図1におけるIV−IV線に
沿う断面に相当するものである。
は、所定位置に電極8が形成されている。この電極8表
面上には、ハンダペーストなどからなる接合部材9が形
成されている。この接合部材9によって、外部接続導体
部5とプリント基板7上の電極8とが接合される。
面積を有する平坦な上面5c,5dを有しているため、
従来例に比べてプリント基板7上の電極8との位置合わ
せは容易となる。図4を参照して、樹脂封止型半導体パ
ッケージの位置が、電極8に対して多少ずれたとして
も、外部接続導体部5の上面5c,5dは、接合部材9
上に配置される。そして、加熱処理が施されることによ
って、図5に示されるように、自己整合的に外部接続導
体部5と電極8とを接合することが可能となる。
1および第2の外部接続導体部5a,5bの上面5c,
5dの平面幅W1は、内部接続導体部の上面の平面幅W
よりも大きいものが好ましいとしたが、上記の外部接続
導体部5の上面幅W1は内部接続導体部の上面幅Wと等
しいかあるいはそれ以下のものであってもよい。
a,5bの側面5e,5fには、従来例のように、樹脂
などからなるバリが形成される可能性はないといえる。
これは、第1および第2の外部接続導体部5a,5bの
形成方法に起因するものであるため、後に詳しく説明す
る。
5bの側面5e,5fに樹脂などからなるバリが形成さ
れる可能性がほとんどないため、樹脂封止型半導体パッ
ケージをプリント基板7に搭載した際に、プリント基板
7上の電極8と外部接続導体部5とを接合するための接
合部材からなるフィレットが、確実にこの第1および第
2の外部接続導体部5a,5bの側面5e,5fに形成
される。それにより、従来例に比べて、より確実に第1
および第2の外部接続導体部5a,5bと、プリント基
板7上に形成された電極8とを接合することが可能とな
る。
cと封止樹脂6の主表面との間の距離はH1である。ま
た、第2の外部接続導体部5bの上面5dと封止樹脂6
の主表面との距離はH2である。この距離H2とH1と
は、ほぼ等しくなるように形成される。この距離(高
さ)H1,H2は、好ましくは、18μm〜200μm
程度である。
体部5a,5bの封止樹脂6表面からの高さH1,H2
をほぼ等しくすることによって、プリント基板7へ搭載
する際に、プリント基板7上に形成された各電極8と第
1および第2の外部接続導体部5a,5bとの接合をよ
り確実にとることが可能となる。それにより、プリント
基板への搭載後の高信頼性を確保することが可能とな
る。
a,5bの封止樹脂6表面からの高さH1,H2は、比
較的高くすることが可能となる。これは、第1および第
2の外部接続導体部5a,5bの製造方法に起因するも
のである。すなわち、第1および第2の外部接続導体部
5a,5bは、金属箔をエッチングすることによって形
成される。そのため、金属箔の厚みを予め厚くすること
によって、容易に第1および第2の外部接続導体部5
a,5bの高さH1,H2を高くすることが可能とな
る。それにより、次のような作用効果を奏する。
3をプリント基板7へ搭載した際に、第1および第2の
外部接続導体部5a,5bの封止樹脂6表面からの高さ
H1,H2を高くすることによって、プリント基板7表
面と封止樹脂6表面との間の間隔を比較的広くとること
が可能となる。
bとプリント基板7上に形成された電極8とは、一般
に、ハンダペーストなどの結合部材9によって接合され
る。そのため、接合した後に洗浄工程が必要となる。こ
の洗浄工程の際に、上記のように第1および第2の外部
接続導体部5a,5bの高さH1,H2を高くすること
によって、その洗浄液の流れを良くすることが可能とな
る。それにより、洗浄工程が容易となる。
a,5bの底面の平面幅W2は、内部接続導体部4の上
面の平面幅Wよりも大きいことが好ましい。それによ
り、第1および第2の外部接続導体部5a,5bの底面
と、封止樹脂6の表面との接触部分を得ることが可能と
なる。
続導体部5a,5bの底面と封止樹脂6の表面との接触
する距離はL7となっている。このように、第1および
第2の外部接続導体部5a,5bと封止樹脂6の表面と
が接触することによって、水分などが半導体チップ1の
表面にまで到達する距離を、従来より長くとることが可
能となる。それにより、従来よりも耐湿性を向上させる
ことが可能となる。
a,5bの底面と封止樹脂6の表面とが接触しているた
め、その分だけ従来よりも外部接続用電極と封止樹脂6
との接触面積を増大させることが可能となる。それによ
り、外部接続用電極と封止樹脂6との界面の剥離を効果
的に阻止することが可能となる。その結果、樹脂封止型
半導体パッケージの信頼性を向上させることが可能とな
る。
5a,5bの底面積を内部接続導体部4の上面の面積よ
りも大きくすることによって、次のような作用効果をも
奏する。その作用効果を図6を用いて説明する。図6
は、封止樹脂6内で半導体チップ1の位置がずれた場合
の樹脂封止型半導体パッケージを示す断面図である。
うる問題であるが、半導体チップ1が所望の位置からず
れた位置にある場合に考えられる問題である。すなわ
ち、ずれた位置にある半導体チップ1を樹脂封止した場
合には、図6に示されるように、封止樹脂6の表面に露
出する内部接続導体部4の上面の位置も所望の位置から
ずれてしまうことになる。しかし、外部接続導体部5の
底面積を内部接続導体部4の上面の面積よりも大きくす
ることによって、パッケージとしての外部接続導体部5
の位置を所望の位置に保つことが可能となる。
封止樹脂6内で半導体チップ1の位置がずれることによ
って内部接続導体部4の位置がずれた場合であっても、
封止樹脂6表面における外部接続導体部5の位置を、た
とえば封止樹脂6の側面から距離L8の所定の位置に形
成することが可能となる。すなわち、パッケージとして
の外部接続導体部5の位置を標準化することが可能とな
る。それにより、プリント基板7への実装が容易となる
とともに、プリント基板7への高集積化も可能となる。
電極部分の詳細な構造について説明する。図7〜図10
は、この発明に基づく第1の実施例における樹脂封止型
半導体パッケージの外部接続用電極の構造の第1〜第4
の変形例を示す部分拡大断面図である。
電極構造について説明する。図7を参照して、本変形例
においては、外部接続導体部5の底面と内部接続導体部
4の上面との間に、導電層10が形成されている。この
導電層10の材質としては、金(Au),クロム(C
r),チタン(Ti),タングステン(W)などを挙げ
ることができる。
成のためのエッチングの際のエッチングストッパとして
機能するものである。この導電層10を有することによ
って、外部接続導体部5形成の際に封止樹脂6の表面が
保護される。それ以外の構造に関しては、図2に示され
る外部接続用電極の構造と同様である。
ミニウム(Al)などを挙げることができる。また、内
部接続導体部4の材質としては、銅(Cu),金(A
u),ハンダ(Pb/Sn)などを挙げることができ
る。また、第2導体部5の材質としては、銅(Cu)な
どを挙げることができる。
ド電極2と内部接続導体部4との接合方法について説明
する。内部接続導体部4の材質として銅(Cu)あるい
は金(Au)を選択した場合には、次のような接合方法
が考えられる。それは、超音波を併用した熱圧着法、還
元雰囲気における熱圧着法などである。また、内部接続
導体部4の材質としてハンダ(Pb/Sn)を選択した
場合には、熱圧着法などを挙げることができる。
ついて説明する。図8を参照して、本変形例において
は、内部接続導体部4の底面とパッド電極2の上面との
間に、接続層11が形成されている。この接続層11の
材質としては、インジウム(In),金(Au),ハン
ダ(Pb/Sn)などを挙げることができる。またこの
とき内部接続導体部4の材質としては、ハンダ(Pb/
Sn),銅(Cu),金(Au)などを挙げることがで
きる。なお、外部接続導体部5あるいは導電層10の材
質としては、上記の第1の変形例と同様のものを挙げる
ことができる。
11との接合方法および接続層11と内部接続導体部4
との接合方法について説明する。パッド電極2上に接続
層11を形成する方法としては、メッキ法あるいはボー
ルボンディング法などを挙げることができる。また、接
続層11と内部接続導体部4とを接合する手法として
は、熱圧着法などを挙げることができる。
ついて説明する。図9を参照して、本変形例において
は、導電層10aが、内部接続導体部4と接続層11と
の界面から外部接続導体部5の底面にわたって形成され
ている。それ以外の構造に関しては、図8に示される第
2の変形例とほぼ同様である。この導電層10aの材質
としては、金(Au)などを挙げることができる。
続層11との接合方法および導電層10aと接続層11
との接合方法について説明する。パッド電極2上の接続
層11は、上記の第2の変形例と同様に、メッキ法ある
いはボールボンディング法などを用いて形成される。接
続層11と導電層10aとは、熱圧着法などを用いて接
合される。
について説明する。図10を参照して、本変形例におい
ては、外部接続導体部5の表面に被覆層5gが形成され
ている。それ以外の構造に関しては図7に示される第1
の変形例とほぼ同様である。この被覆層5gの材質とし
ては、錫(Sn),ハンダ(Pb/Sn)などを挙げる
ことができる。また、この被覆層5gは、無電解メッキ
法などを用いて形成される。この被覆層5gを有するこ
とによって、次のような作用効果を奏する。
板上に搭載する際に、外部接続電極と、プリント基板上
に形成された電極あるいは接合部材とのぬれ性を向上さ
せることが可能となる。また、バーンインなどの信頼性
試験を行なう際に、外部接続導体部5の表面に酸化膜が
形成されにくくなる。それにより、試験用のソケットと
の電気的な接触をとりやすくなる。その結果、信頼性試
験をより確実に行なうことが可能となる。
9に示される第2および第3の変形例における外部接続
導体部5表面に形成してもよい。
止型半導体パッケージの製造方法について図11〜図2
0を用いて説明する。なお、以下の説明においては、上
記の第1の変形例における外部接続用電極を有する樹脂
封止型半導体パッケージの製造方法について説明するこ
ととする。
の実施例における樹脂封止型半導体パッケージの製造工
程の第1工程〜第7工程を示す斜視図あるいは断面図で
ある。図18は、上記の第1の実施例における樹脂封止
型半導体パッケージの製造工程の変形例を示す断面図で
ある。図19および図20は、内部接続導体部4とパッ
ド電極2との接合方法の変形例を示す断面図である。ま
ず図11を参照して、所定の膜厚を有する金属箔12を
準備する。この金属箔12の材質としては、銅(Cu)
などを挙げることができる。しかし、他の材質の金属箔
を用いてもよい。この金属箔12の膜厚は、好ましく
は、18μm〜200μm程度である。この金属箔12
の膜厚によって、後の工程で形成される外部接続導体部
5の封止樹脂6表面からの高さが決定される。
などを用いて、導電層10を形成する。この導電層10
の材質としては、クロム(Cr),金(Au),チタン
(Ta),タングステン(W)などを挙げることができ
る。また、この導電層10の膜厚は、約500Å〜約1
000Å程度であることが好ましい。この導電層10
は、金属箔12をエッチングすることによって外部接続
導体部5を形成する際のエッチングストッパとして機能
する。
内部接続導体部4を形成する。この内部接続導体部4の
材質としては、銅(Cu),金(Au),ハンダ(Pb
/Sn)などを挙げることができる。内部接続導体部4
は、電解メッキ法,ボールボンディング法などを用いて
形成される。
25μm〜150μm程度である。内部接続導体部4の
高さを比較的高く設定することによって、後の樹脂封止
工程で封止樹脂6が内部接続導体部4間に注入されやす
くなる。
でを形成した半導体チップ13を内部接続導体部4上に
配置する。この場合であれば、金属箔12上には2つの
半導体チップ13が配置されている。しかし、たとえば
長尺状の金属箔12を使用し、内部接続導体部4を多数
その上に形成した場合には、多数の半導体チップ13を
並列して金属箔12上に配置することが可能となる。そ
れにより、生産性を向上させることも可能となる。
II線に沿って見た断面を示している。なお以降の図1
4〜図20も同様の断面を示している。図13を参照し
て、内部接続導体部4上にパッド電極2を配置した後
に、内部接続導体部4とパッド電極2とを接合する。こ
の接合方法については、外部接続用電極構造の第1の変
形例のところで説明した方法と同様であるため説明は省
略する。
れる第1および第2の金型14a,14bを準備する。
そして、この第1および第2の金型14a,14bによ
って、金属箔12を挟込む。このとき、半導体チップ1
は、第1および第2の金型14a,14bによって形成
されるキャビティ16内に配置される。また、この第1
および第2の金型14a,14bは、封止樹脂6を形成
するための樹脂が注入される樹脂入口15を有してい
る。
ィ16内に導入される。このとき、金属箔12は第1お
よび第2の金型14a,14bによって保持され、半導
体チップ1は、金属箔12に固定されている。それによ
り、キャビティ16内で半導体チップ1の位置は固定さ
れる。その結果、安定して樹脂封止することが可能とな
る。
ィ16内に樹脂を注入した後、第1および第2の金型1
4a,14bを取り外す。それにより、図15に示され
るように、半導体チップ1が樹脂封止される。
定形状にエッチングすることによって、外部接続導体部
5を形成する。このとき、導電層10がエッチングスト
ッパとしての役割を果たす。それにより、封止樹脂6の
主表面はあまり浸食されなくなる。
とによって外部接続導体部5は形成されるため、封止樹
脂6表面から突出する外部接続導体部5の高さはほぼ一
定とすることが可能となる。また、外部接続導体部5の
形状に関しても、エッチング条件あるいはエッチングの
際に用いるマスクの形状を適切に調整することによって
種々のものが得られる。
法を用いて、導電層10をパターニングする。それによ
り、外部接続導体部5底面下にのみ導電層10を残余さ
せる。このとき、導電層10の膜厚が500Å〜100
0Åと薄いため、封止樹脂6表面への悪影響はほとんど
ないといえる。以上のようにして、第1の実施例におけ
る樹脂封止型半導体パッケージが形成される。
例における樹脂封止型半導体パッケージの製造方法の変
形例について説明する。図18を参照して、金属箔12
をエッチングする際には、封止樹脂6を覆うように、後
に剥離することが可能なシリコン樹脂17などを予め形
成してもよい。それにより、より確実に封止樹脂6の表
面を保護することが可能となる。
接続導体部4とパッド電極2との接合方法の変形例につ
いて説明する。まず図19を参照して、半導体チップ1
と金属箔上に形成された導電層10との間に、光や熱に
よって硬化する硬化性樹脂38を配置する。次に図20
を参照して、その硬化性樹脂38に光あるいは熱を与え
ることによって収縮させる。それにより、内部接続導体
部4とパッド電極2とを接触させる。以上のような方法
を用いてパッド電極2と内部接続導体部4とを接続して
もよい。
いて、この発明に基づく第2の実施例について説明す
る。図21は、この発明に基づく第2の実施例における
樹脂封止型半導体パッケージを示す断面図である。図2
2〜図25は図21に示される樹脂封止型半導体パッケ
ージの製造工程の第1工程〜第4工程を示す断面図であ
る。
2の実施例における樹脂封止型半導体パッケージの構造
について説明する。図21を参照して、本実施例におい
ては、封止樹脂6の主表面上に、絶縁性基材18が設け
られている。また、外部接続導体部5の形状は直方体形
状となっている。それ以外の構造に関しては、図17に
示される第1の実施例における樹脂封止型半導体パッケ
ージとほぼ同様である。絶縁性基材18としては、たと
えばポリイミドなどからなるテープを挙げることができ
る。この絶縁性基材18を備えることによって、従来に
比べ、耐湿性を向上させることが可能となる。
に基づく第2の実施例における樹脂封止型半導体パッケ
ージの製造方法について説明する。
有する絶縁性基材18を準備する。この貫通バンプ40
は、外部接続導体部5と、導電層19と、内部接続導体
部4aとで構成される。また、この外部接続導体部5お
よび内部接続導体部4aの材質としては、銅(Cu),
金(Au),ハンダ(Pb/Sn)などを挙げることが
できる。導電層19の材質としては、第1の実施例の導
電層10の材質と同様の材質を挙げることができる。
プ40においては、好ましくは、外部接続導体部5の平
面幅W3は、内部接続導体部4aの平面幅W4よりも大
きくなるように設定される。それにより、プリント基板
への実装が容易となるといった効果を奏する。
る貫通バンプ40を有する絶縁性基材18と、半導体チ
ップ1とを重ねる。それにより、内部接続導体部4a上
にパッド電極2を配置させる。そして、パッド電極2と
内部接続導体部4aとを接合する。この接合方法に関し
ては、上記の第1の実施例の場合と同様の方法を用いる
ものとする。
テープとし、この絶縁性基材18に多数の貫通バンプ4
0を設けてもよい。それにより、絶縁性基材18上に多
数の半導体チップ1を同時に配置することが可能とな
り、生産性を向上させることも可能となる。
ップ1を受入れる空間を有する第1および第2の金型2
0a,20bを準備する。そして、この第1および第2
の金型20a,20bによって、絶縁性基材18を挟み
込む。それにより、この第1および第2の金型20a,
20bによって形成されるキャビティ21内に半導体チ
ップ1を配置する。
8に固定され、この絶縁性基材18は第1および第2の
金型20a,20bに固定保持されている。そのため、
キャビティ21内で半導体チップ1は固定された状態と
なっている。したがって、封止樹脂6をキャビティ21
内に注入したとしても、半導体チップ1の位置はほとん
どずれなくなる。それにより、より確実に安定して樹脂
封止することが可能となる。
bは、樹脂をキャビティ21内に導入するための樹脂入
口22が所定位置に設けられている。この樹脂入口22
を通って樹脂がキャビティ21内に送り込まれることに
なる。また、第1および第2の金型20a,20bに複
数個のキャビティ21を設けることによって、同時に複
数個の半導体チップ1を樹脂によって封止することが可
能となる。それにより、生産性を向上させることが可能
となる。
ィ21内に樹脂を注入した後、第1および第2の金型2
0a,20bを取外す。それにより、半導体チップ1が
樹脂封止される。その後は、絶縁性基材18を所定位置
で切断する。それにより、絶縁性基材18の端面と封止
樹脂6の表面とをほぼ面一とする。
止型半導体パッケージが製造される。なお、上記の第2
の実施例の製造方法によれば、貫通バンプ40を有する
絶縁性基材を予め別工程で形成しておくことが可能とな
る。それにより、樹脂封止型半導体パッケージ自体の製
造工程は、上記の第1の実施例よりも簡略化することが
可能となる。
に示される貫通バンプ40の形成方法について説明す
る。
バンプ40の形成工程の第1工程〜第5工程を示す断面
図である。
に、スパッタリング法,蒸着法などを用いて、導電層1
9aを形成する。この導電層19aの膜厚は、好ましく
は、500Å〜1000Å程度である。
にレジストを塗布し、このレジストに開口幅W3の開口
部23aを形成する。それにより、レジストパターン2
3が形成される。そして、電解メッキ法などを用いて、
開口部23a内に外部接続導体部5を析出させる。
において、導電層19aが形成されていない側の表面上
にレジストを塗布する。そして、このレジストにおける
所定位置に開口幅W4を有する開口部24aを形成す
る。それにより、レジストパターン24が形成される。
そして、このレジストパターン24をマスクとして用い
て絶縁性基材18をエッチングすることによって、開口
部24a底面に導電層19aを露出させる。
用いて、上記の開口部24a内に内部接続導体部4aを
析出させる。
ン23,24はそれぞれ除去する。その後、ドライエッ
チング法などを用いて、導電層19aを選択的に除去す
る。それにより、図22に示される貫通バンプ40を有
する絶縁性基材18が形成されることになる。
示される貫通バンプ40の他の形成方法について説明す
る。図31を参照して、導電層19a表面上に開口部2
3aを有するレジストパターン23を形成し、絶縁性基
材18において導電層19aが形成されていない側の表
面上に、開口部24aを有するレジストパターン24を
形成する。
キ法を用いて導電層19a表面上に外部接続導体部5を
析出させる。その後、図33を参照して、レジストパタ
ーン24をマスクとして用いてエッチングすることによ
って、開口部24a底面において導電層19aを露出さ
せる。
a内に内部接続導体部4aを析出させる。その後、レジ
ストパターン23,24および導電層19aを上記の場
合と同様の方法で選択的に除去することによって、図2
2に示される貫通バンプ40が形成される。
いて、この発明に基づく第3の実施例について説明す
る。図35は、この発明に基づく第3の実施例における
樹脂封止型半導体パッケージを示す断面図である。図3
6〜図40は、この発明に基づく第3の実施例における
樹脂封止型半導体パッケージの製造工程の第1工程〜第
5工程を示す断面図である。図41および図42は、こ
の発明に基づく第3の実施例における樹脂封止型半導体
パッケージの製造工程で用いられる貫通バンプを有する
絶縁性基材の形成工程の第1工程〜第2工程を示す断面
図である。
3の実施例における樹脂封止型半導体パッケージの構造
について説明する。図35を参照して、本実施例におい
ては、外部接続導体部30の表面が曲面で構成されてい
る。これは、外部接続導体部30の形成方法に起因する
ものである。
ては、ハンダ(Pb/Sn)などを挙げることができ
る。さらに、内部接続導体部29と外部接続導体部30
との間には上記の第2の実施例のように導電層が形成さ
れていない。それ以外の構造に関しては、上記の第2の
実施例における樹脂封止型半導体パッケージと同様であ
る。
における樹脂封止型半導体パッケージの製造方法につい
て説明する。まず図36を参照して、貫通バンプ(内部
接続導体部)29を有する絶縁性基材27を準備する。
本実施例においては、この貫通バンプ29は、絶縁性基
材27の一方面にのみ突出するように形成されている。
上に半導体チップ1を重ねることによって、貫通バンプ
29上にパッド電極2を配置する。そして、このパッド
電極2と貫通バンプ29とを接合する。なお、この貫通
バンプ29の材質としては、上記の第2の実施例と同様
に、銅(Cu),金(Au),ハンダ(Pb/Sn)な
どを挙げることができる。また、パッド電極2と貫通バ
ンプ(内部接続導体部)29との接合方法に関しては、
上記の第1の実施例における場合と同様のものを用い
る。
ップ1を受入れるキャビティ33が形成される第1およ
び第2の金型31a,31bを準備する。そして、この
第1および第2の金型31a,31bによって、絶縁性
基材27を挟み込む。それにより、図38に示されるよ
うに、キャビティ33内に半導体チップ1が配置され
る。
は、樹脂が導入される樹脂入口32が設けられており、
この樹脂入口32を通ってキャビティ33内に樹脂が導
入される。一方、半導体チップ1は絶縁性基材27に固
定されており、絶縁性基材27は第1および第2の金型
31a,31bによって固定保持されている。そのた
め、半導体チップ1を安定して確実に樹脂封止すること
が可能となる。
ィ33内に樹脂を注入した後に、第1および第2の金型
31a,31bを取外す。それにより、図39に示され
るように、半導体チップ1が封止樹脂6によって封止さ
れる。
面において、内部接続導体部29の一部表面が露出した
部分の上に、スクリーン印刷などの手法を用いて、外部
接続導体部材料30aを形成する。そしてこの外部接続
導体部材料30aに加熱処理を施す。それにより、外部
接続導体部材料30aは溶融する。
続導体部30が形成される。その後、絶縁性基材27を
所定位置で切断する。それにより、絶縁性基材27の端
面と封止樹脂6の表面とをほぼ面一にする。以上の工程
を経て図35に示される樹脂封止型半導体パッケージが
形成される。
示される貫通バンプ(内部接続導体部)29を有する絶
縁性基材27の形成方法について説明する。まず図41
を参照して、蒸着法などを用いて、導電層26を形成し
た基材25を準備する。この導電層26の材質として
は、ITO(Indium Tin Oxide)など
を挙げることができる。
7を配置する。この絶縁性基材27上にレジストを塗布
し、そのレジストに開口部28aを形成する。それよ
り、レジストパターン28が形成される。そして、この
レジストパターン28をマスクとして用いて絶縁性基材
27をエッチングする。それにより、導電層26の一部
表面を露出させる。
用いて、開口部28a内に貫通バンプ(内部接続導体
部)29を形成する。次に、基材25を取外した後、レ
ジスト28を除去する。それにより、図36に示される
貫通バンプ29を有する絶縁性基材27が形成される。
なお、導電層26を形成した基材25は、半永久的に使
用可能である。
いては、絶縁性基材18,27を使用した。しかし、絶
縁性基材18,27の代わりに多層基板を使用してもよ
い。この多層基板の材質としては、ガラスエポキシや銅
ポリイミドなどを挙げることができる。多層基板を用い
た場合には、中間層でその引回し配線ができるため、内
部接続導体部と外部接続導体部とが平面的にみて同じ位
置である必要はない。そのため、チップのレイアウトの
制約を受けないピン配置が可能となる。
の発明に基づく第4の実施例について説明する。図43
は、この発明に基づく第4の実施例における樹脂封止型
半導体パッケージを示す断面図である。
電気信号の授受に関与する外部接続用バンプ(外部接続
用電極)42と、電気信号の授受に関与しない放熱用バ
ンプ41とが設けられている。それ以外の構造に関して
は、図21に示される第2の実施例における樹脂封止型
半導体パッケージと同様である。この放熱用バンプ41
を設けることによって、放熱性に優れた樹脂封止型半導
体パッケージを形成することが可能となる。
プ41の構造についてより詳しく説明する。外部接続用
バンプ42は、パッド電極2と電気的に接続される内部
接続導体部37と、導電層36と、外部接続導体部35
とを有している。放熱用バンプ41は、半導体チップ1
の主表面に形成されたパッシベーション膜3と接触する
ように設けられる第1導体部37aと、導電層36a
と、第2導体部35aとを有している。
は同じ材質であることが好ましい。また、導電層36と
導電層36aも同じ材質であることが好ましい。さら
に、外部接続導体部35と第2導体部35aとも同じ材
質であることが好ましい。このようにすることによっ
て、放熱用バンプ41と外部接続用バンプ42と同一工
程で形成することが可能となる。それにより、生産性を
低下させることなく放熱性に優れた樹脂封止型半導体パ
ッケージを得ることができる。
放熱用バンプ41の第2導体部35aの平面幅W6が、
外部接続用バンプ42の外部接続導体部35の平面幅W
5より大きくなるように設定されている。外部接続導体
部35の平面幅W5は、好ましくは、0.1mm〜0.
5mm程度である。第2導体部35aの平面幅W6は、
好ましくは2mm程度以上である。このようにすること
によって、放熱用バンプ41の優れた放熱性を確保する
ことが可能となる。しかし、放熱用バンプ41のサイズ
と外部接続用バンプ42のサイズとは同一のものであっ
てもよい。
と、外部接続用バンプ42を構成する材質とは異なるも
のであってもよい。それにより、放熱用バンプ41と外
部接続用バンプ42との双方の優れた特性を引出しうる
材質を選択できる。その結果、高性能の樹脂封止型半導
体パッケージが得られる。
ベーション膜3と必ずしも接触する必要はなく、パッシ
ベーション膜3の近傍にその第1導体部37aの底面が
配置されるものであってもよい。
樹脂封止型半導体パッケージによれば、1つの局面で
は、外部接続導体部が略平坦な上面を有している。それ
により、樹脂封止型半導体パッケージをプリント基板に
搭載する際に、従来よりも、位置合わせのマージンを大
きくとることが可能となる。その結果、プリント基板へ
の搭載が容易となる。
は別々の層によって構成されている。それにより、外部
接続導体部の底面の面積を内部接続導体部の上面の面積
よりも大きく形成することが可能となる。その結果、外
部接続導体部底面において、封止樹脂表面と接触する部
分が存在することとなる。それにより、従来よりも実質
的に封止樹脂と外部接続用電極との接触面積を増大させ
ることが可能となる。その結果、外部接続用電極と封止
樹脂との界面に起こり得る剥離を効果的に阻止すること
が可能となる。すなわち、樹脂封止型半導体パッケージ
の信頼性を向上させることが可能となる。
導体部の上面の面積よりも大きくすることによって、封
止樹脂内で半導体チップの位置が少々ずれた場合にも、
パッケージとしての外部接続導体部の位置をほぼ一定に
保つことが可能となる。それにより、プリント基板への
実装が容易となる。
ージによれば、他の局面では、放熱用金属柱が設けられ
ている。それにより、放熱性に優れた樹脂封止型半導体
パッケージを得ることができる。また、この放熱用金属
柱と、電気信号の授受に関与する外部接続用電極との材
質を同一のものとした場合には、放熱用金属柱と外部接
続用電極との形成を同一の工程で形成することが可能と
なる。それにより、生産性を低下させることなく放熱性
に優れた樹脂封止型半導体パッケージが得られる。
ージの製造方法によれば、1つの局面では、金属箔を保
持した状態で樹脂封止している。金属箔と半導体チップ
とは固定されているので、封止工程において、半導体チ
ップの位置は固定される。それにより、安定して確実に
樹脂封止することが可能となる。また、樹脂封止後に、
封止樹脂内での半導体チップの位置のばらつきを小さく
抑えることが可能となる。それにより、外部接続導体部
を所定の位置(設計どおりの位置)に形成することが容
易となり、プリント基板への実装が容易な樹脂封止型半
導体パッケージが得られる。
て外部接続導体部を形成している。それにより、金属箔
の厚みを厚くするだけで外部接続導体部の高さを高くす
ることが可能となる。その結果、樹脂封止型半導体パッ
ケージをプリント基板に実装した際に、プリント基板表
面と封止樹脂表面との間隔を大きくとることが可能とな
る。それにより、樹脂封止型半導体パッケージをプリン
ト基板に実装した後の洗浄工程が容易となる。
ングすることによって形成されるため、その側面には従
来のように封止樹脂のバリが残らない。それにより、樹
脂封止型半導体パッケージをプリント基板へ実装した際
に、外部接続導体部の側面に接合部材からなる良好なフ
ィレットが形成される。それにより、従来に比べ、プリ
ント基板への実装後の信頼性を向上させることは可能と
なる。
って外部接続導体部を形成するので、封止樹脂表面から
の外部接続導体部の突出高さはほぼ一定となる。それに
より、樹脂封止型半導体パッケージをプリント基板に搭
載した際に、外部接続導体部とプリント基板上の電極と
の接合不良を小さく抑えることが可能となる。
ージの製造方法によれば、他の局面では、絶縁性シート
を保持した状態で樹脂封止している。絶縁性シートには
貫通バンプが形成されており、この貫通バンプと半導体
チップとは接合されている。そのため、封止工程におい
て、半導体チップを固定することが可能となる。その結
果、上記の場合と同様に、安定して確実に樹脂封止する
ことが可能となる。
製造工程とは別工程で予め絶縁性シートに貫通バンプを
形成することが可能となる。それにより、生産性を向上
させることが可能となる。
止型半導体パッケージを示す斜視図である。
である。
る。
止型半導体パッケージをプリント基板に搭載している様
子を示す断面図である。
止型半導体パッケージをプリント基板上に搭載した状態
を示す断面図である。
の第1の実施例における樹脂封止型半導体パッケージを
示す断面図である。
ある。
ある。
ある。
である。
封止型半導体パッケージの製造工程の第1工程を示す斜
視図である。
封止型半導体パッケージの製造工程の第2工程を示す斜
視図である。
封止型半導体パッケージの製造工程の第3工程を示す断
面図である。
封止型半導体パッケージの製造工程の第4工程を示す断
面図である。
封止型半導体パッケージの製造工程の第5工程を示す断
面図である。
封止型半導体パッケージの製造工程の第6工程を示す断
面図である。
封止型半導体パッケージの製造工程の第7工程を示す断
面図である。
封止型半導体パッケージの製造工程の変形例を示す断面
図である。
一例における第1工程を示す断面図である。
一例における第2工程を示す断面図である。
封止型半導体パッケージを示す断面図である。
封止型半導体パッケージの製造工程の第1工程を示す断
面図である。
封止型半導体パッケージの製造工程の第2工程を示す断
面図である。
封止型半導体パッケージの製造工程の第3工程を示す断
面図である。
封止型半導体パッケージの製造工程の第4工程を示す断
面図である。
バンプの形成方法の第1工程を示す断面図である。
バンプの形成方法の第2工程を示す断面図である。
バンプの形成方法の第3工程を示す断面図である。
バンプの形成方法の第4工程を示す断面図である。
バンプの形成方法の第5工程を示す断面図である。
バンプの他の形成方法の第1工程を示す断面図である。
バンプの他の形成方法の第2工程を示す断面図である。
バンプの他の形成方法の第3工程を示す断面図である。
バンプの他の形成方法の第4工程を示す断面図である。
封止型半導体パッケージを示す断面図である。
封止型半導体パッケージの製造工程の第1工程を示す断
面図である。
封止型半導体パッケージの製造工程の第2工程を示す断
面図である。
封止型半導体パッケージの製造工程の第3工程を示す断
面図である。
封止型半導体パッケージの製造工程の第4工程を示す断
面図である。
封止型半導体パッケージの製造工程の第5工程を示す断
面図である。
バンプの形成方法の第1工程を示す断面図である。
バンプの形成方法の第2工程を示す断面図である。
封止型半導体パッケージを示す断面図である。
示す断面図である。
問題点を示す部分拡大断面図である。
問題点を示す断面図である。
問題点を示す断面図である。
問題点に起因する他の問題点を示す平面図である。
の第4の問題点を示す断面図である。(b)は(a)に
おけるA領域を拡大した断面図である。
の第5の問題点を示す断面図である。(b)は従来の樹
脂封止型半導体パッケージの第5の問題点を示す断面図
である。
Claims (4)
- 【請求項1】 主表面を有する半導体チップと、 前記半導体チップの主表面に形成され、外部引出し用電
極の一部として機能するパッド電極と、 前記パッド電極上に形成され略平坦な上面を有し、前記
外部引出し用電極の一部として機能する内部接続導体部
と、 前記内部接続導体部の上面のみを露出させるように前記
半導体チップを封止する封止樹脂と、 前記内部接続導体部上面上に形成され略平坦な上面を有
し、前記外部引出し用電極の一部として機能する外部接
続導体部と、を備えた樹脂封止型半導体パッケージ。 - 【請求項2】 主表面を有する半導体チップと、 前記半導体チップの主表面に形成され、外部引出し用電
極の一部として機能するパッド電極と、 前記パッド電極の一部表面を露出させるように前記半導
体チップの主表面上に形成された絶縁性保護膜と、 前記パッド電極の一部表面上に形成され、前記外部引出
し用電極の一部として機能する導体部と、 底面が前記絶縁性保護膜表面に接触するように形成さ
れ、前記半導体チップに発生する熱を放散させるための
放熱用金属柱と、 前記導体部の一部表面および前記放熱用金属柱の一部表
面をその主表面に露出させるように前記半導体チップを
封止する封止樹脂と、を備えた樹脂封止型半導体パッケ
ージ。 - 【請求項3】 金属箔上の所定位置に内部接続導体部材
料を形成する工程と、 主表面にパッド電極が形成された半導体チップの前記主
表面を前記金属箔に重ねることによって、前記内部接続
導体部材料上に前記パッド電極を配置する工程と、 前記内部接続導体部材料と前記パッド電極とを接合する
ことによって内部接続導体部を形成する工程と、 前記金属箔を保持した状態で前記半導体チップを樹脂封
止する工程と、 前記金属箔を選択的にエッチングすることによって、前
記内部接続導体部上に外部接続導体部を形成する工程
と、を備えた樹脂封止型半導体パッケージの製造方法。 - 【請求項4】 少なくとも一方の端部が表面から突出し
た貫通バンプを有する絶縁性シートを準備する工程と、 前記貫通バンプの一方の端部と半導体チップの主表面に
形成されたパッド電極とを接合する工程と、 前記絶縁性シートを保持した状態で前記半導体チップを
樹脂封止する工程と、 前記絶縁性シートを所定部分で切断することによって、
前記絶縁性シートの端面と前記封止樹脂表面とをほぼ面
一にする工程と、を備えた樹脂封止型半導体パッケージ
の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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US08/234,808 US5554887A (en) | 1993-06-01 | 1994-04-28 | Plastic molded semiconductor package |
US08/456,335 US5710062A (en) | 1993-06-01 | 1995-06-01 | Plastic molded semiconductor package and method of manufacturing the same |
US08/977,666 US5834340A (en) | 1993-06-01 | 1997-11-24 | Plastic molded semiconductor package and method of manufacturing the same |
US08/976,603 US6046071A (en) | 1993-06-01 | 1997-11-24 | Plastic molded semiconductor package and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13080293A JP3258764B2 (ja) | 1993-06-01 | 1993-06-01 | 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
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Family Applications (1)
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---|---|---|---|
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Country Status (2)
Country | Link |
---|---|
US (4) | US5554887A (ja) |
JP (1) | JP3258764B2 (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0853337A4 (en) * | 1996-07-12 | 2000-02-16 | Fujitsu Ltd | METHOD AND FORM FOR PRODUCING A SEMICONDUCTOR ARRANGEMENT, SEMICONDUCTOR ARRANGEMENT AND METHOD FOR MOUNTING THE ARRANGEMENT |
US6486006B2 (en) | 1997-10-02 | 2002-11-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection |
JP2003110061A (ja) * | 2001-09-28 | 2003-04-11 | K-Tech Devices Corp | フリップチップ実装用電子部品及びその製造法、回路板及びその製造法、実装体の製造法 |
US6627988B2 (en) | 2000-04-06 | 2003-09-30 | Oki Electric Industry Co, Ltd. | Semiconductor device and method for manufacturing the same |
US6881611B1 (en) | 1996-07-12 | 2005-04-19 | Fujitsu Limited | Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device |
JP2006140525A (ja) * | 2006-01-10 | 2006-06-01 | Dainippon Printing Co Ltd | 半導体装置の実装体、半導体装置実装体の製造方法 |
JP2007242866A (ja) * | 2006-03-08 | 2007-09-20 | Yamaha Corp | 半導体装置及びその製造方法 |
JP2007251197A (ja) * | 2007-05-15 | 2007-09-27 | Hitachi Chem Co Ltd | 半導体装置の製造方法 |
JP2008147560A (ja) * | 2006-12-13 | 2008-06-26 | Yamaha Corp | 半導体装置及びその製造方法 |
CN100452376C (zh) * | 1996-07-12 | 2009-01-14 | 富士通株式会社 | 半导体装置 |
JP2017069283A (ja) * | 2015-09-28 | 2017-04-06 | 日亜化学工業株式会社 | パッケージ、発光装置、発光モジュール、及び、パッケージの製造方法 |
CN107309571A (zh) * | 2017-08-08 | 2017-11-03 | 深圳市亿铖达工业有限公司 | 一种预成型焊片 |
KR20220122112A (ko) * | 2021-02-26 | 2022-09-02 | 주식회사 네패스 | 반도체 패키지 |
Families Citing this family (125)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5824569A (en) * | 1992-07-15 | 1998-10-20 | Micron Technology, Inc. | Semiconductor device having ball-bonded pads |
JP3258764B2 (ja) * | 1993-06-01 | 2002-02-18 | 三菱電機株式会社 | 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法 |
US5834339A (en) | 1996-03-07 | 1998-11-10 | Tessera, Inc. | Methods for providing void-free layers for semiconductor assemblies |
JP3400877B2 (ja) * | 1994-12-14 | 2003-04-28 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
US5731629A (en) * | 1995-03-10 | 1998-03-24 | Data-Disk Technology, Inc. | Personal memory devices carried by an individual which can be read and written to |
JPH08335653A (ja) * | 1995-04-07 | 1996-12-17 | Nitto Denko Corp | 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア |
US5677566A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Semiconductor chip package |
KR100327442B1 (ko) * | 1995-07-14 | 2002-06-29 | 구본준, 론 위라하디락사 | 반도체소자의범프구조및형성방법 |
US5708300A (en) * | 1995-09-05 | 1998-01-13 | Woosley; Alan H. | Semiconductor device having contoured package body profile |
US5886877A (en) * | 1995-10-13 | 1999-03-23 | Meiko Electronics Co., Ltd. | Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board |
SG45122A1 (en) * | 1995-10-28 | 1998-01-16 | Inst Of Microelectronics | Low cost and highly reliable chip-sized package |
US6376921B1 (en) | 1995-11-08 | 2002-04-23 | Fujitsu Limited | Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame |
KR0179802B1 (ko) * | 1995-12-29 | 1999-03-20 | 문정환 | 반도체 패키지 |
JP3863213B2 (ja) * | 1996-03-27 | 2006-12-27 | 株式会社ルネサステクノロジ | 半導体装置 |
US5912510A (en) * | 1996-05-29 | 1999-06-15 | Motorola, Inc. | Bonding structure for an electronic device |
KR100186333B1 (ko) * | 1996-06-20 | 1999-03-20 | 문정환 | 칩 사이즈 반도체 패키지 및 그 제조방법 |
KR0185512B1 (ko) * | 1996-08-19 | 1999-03-20 | 김광호 | 칼럼리드구조를갖는패키지및그의제조방법 |
JPH11121488A (ja) * | 1997-10-15 | 1999-04-30 | Toshiba Corp | 半導体装置の製造方法及び樹脂封止装置 |
JP3064998B2 (ja) * | 1997-10-28 | 2000-07-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US6049124A (en) * | 1997-12-10 | 2000-04-11 | Intel Corporation | Semiconductor package |
CN1236489C (zh) | 1998-03-27 | 2006-01-11 | 精工爱普生株式会社 | 半导体装置及其制造方法、电路基板和电子装置 |
US6326239B1 (en) * | 1998-04-07 | 2001-12-04 | Denso Corporation | Mounting structure of electronic parts and mounting method of electronic parts |
US6228678B1 (en) * | 1998-04-27 | 2001-05-08 | Fry's Metals, Inc. | Flip chip with integrated mask and underfill |
US6054772A (en) * | 1998-04-29 | 2000-04-25 | National Semiconductor Corporation | Chip sized package |
US6329709B1 (en) * | 1998-05-11 | 2001-12-11 | Micron Technology, Inc. | Interconnections for a semiconductor device |
US6133634A (en) * | 1998-08-05 | 2000-10-17 | Fairchild Semiconductor Corporation | High performance flip chip package |
JP4239310B2 (ja) * | 1998-09-01 | 2009-03-18 | ソニー株式会社 | 半導体装置の製造方法 |
DE19841996B4 (de) * | 1998-09-04 | 2004-02-12 | Siemens Ag | Halbleiterbauelement im Chip-Format und Verfahren zu seiner Herstellung |
FR2787241B1 (fr) * | 1998-12-14 | 2003-01-31 | Ela Medical Sa | Composant microelectronique cms enrobe, notamment pour un dispositif medical implantable actif, et son procede de fabrication |
US6184062B1 (en) * | 1999-01-19 | 2001-02-06 | International Business Machines Corporation | Process for forming cone shaped solder for chip interconnection |
US6143581A (en) * | 1999-02-22 | 2000-11-07 | Micron Technology, Inc. | Asymmetric transfer molding method and an asymmetric encapsulation made therefrom |
KR100319609B1 (ko) | 1999-03-09 | 2002-01-05 | 김영환 | 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법 |
US6228681B1 (en) * | 1999-03-10 | 2001-05-08 | Fry's Metals, Inc. | Flip chip having integral mask and underfill providing two-stage bump formation |
US6048656A (en) * | 1999-05-11 | 2000-04-11 | Micron Technology, Inc. | Void-free underfill of surface mounted chips |
US6228687B1 (en) * | 1999-06-28 | 2001-05-08 | Micron Technology, Inc. | Wafer-level package and methods of fabricating |
US6271599B1 (en) * | 1999-08-03 | 2001-08-07 | International Business Machines Corporation | Wire interconnect structure for electrically and mechanically connecting an integrated circuit chip to a substrate |
US6461891B1 (en) * | 1999-09-13 | 2002-10-08 | Intel Corporation | Method of constructing an electronic assembly having an indium thermal couple and an electronic assembly having an indium thermal couple |
JP2001094005A (ja) * | 1999-09-22 | 2001-04-06 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
SG106050A1 (en) * | 2000-03-13 | 2004-09-30 | Megic Corp | Method of manufacture and identification of semiconductor chip marked for identification with internal marking indicia and protection thereof by non-black layer and device produced thereby |
JP3759572B2 (ja) * | 2000-03-28 | 2006-03-29 | 三洋電機株式会社 | 半導体装置 |
US6624522B2 (en) * | 2000-04-04 | 2003-09-23 | International Rectifier Corporation | Chip scale surface mounted device and process of manufacture |
US6717245B1 (en) * | 2000-06-02 | 2004-04-06 | Micron Technology, Inc. | Chip scale packages performed by wafer level processing |
DE10031204A1 (de) * | 2000-06-27 | 2002-01-17 | Infineon Technologies Ag | Systemträger für Halbleiterchips und elektronische Bauteile sowie Herstellungsverfahren für einen Systemträger und für elektronische Bauteile |
SE517086C2 (sv) * | 2000-08-08 | 2002-04-09 | Ericsson Telefon Ab L M | Förfarande för säkring av lodkulor och eventuella komponenter, vilka är fästa på en och samma sida av ett substrat |
JP3650008B2 (ja) * | 2000-09-04 | 2005-05-18 | 三洋電機株式会社 | Mosfetを用いた保護回路装置およびその製造方法 |
JP3520039B2 (ja) * | 2000-10-05 | 2004-04-19 | 三洋電機株式会社 | 半導体装置および半導体モジュール |
TW469609B (en) * | 2000-10-11 | 2001-12-21 | Ultratera Corp | Chipless package semiconductor device and its manufacturing method |
JP2002222899A (ja) * | 2001-01-26 | 2002-08-09 | Matsushita Electric Ind Co Ltd | 電子部品、電子部品の製造方法および電子回路装置の製造方法 |
US6818545B2 (en) | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
US6930397B2 (en) | 2001-03-28 | 2005-08-16 | International Rectifier Corporation | Surface mounted package with die bottom spaced from support board |
US7119447B2 (en) * | 2001-03-28 | 2006-10-10 | International Rectifier Corporation | Direct fet device for high frequency application |
US7498196B2 (en) * | 2001-03-30 | 2009-03-03 | Megica Corporation | Structure and manufacturing method of chip scale package |
US6732913B2 (en) * | 2001-04-26 | 2004-05-11 | Advanpack Solutions Pte Ltd. | Method for forming a wafer level chip scale package, and package formed thereby |
JP2002353251A (ja) * | 2001-05-22 | 2002-12-06 | Rohm Co Ltd | 半導体素子の実装構造 |
CA2350747C (en) * | 2001-06-15 | 2005-08-16 | Ibm Canada Limited-Ibm Canada Limitee | Improved transfer molding of integrated circuit packages |
US6683375B2 (en) * | 2001-06-15 | 2004-01-27 | Fairchild Semiconductor Corporation | Semiconductor die including conductive columns |
US7476964B2 (en) * | 2001-06-18 | 2009-01-13 | International Rectifier Corporation | High voltage semiconductor device housing with increased clearance between housing can and die for improved flux flushing |
US7057294B2 (en) * | 2001-07-13 | 2006-06-06 | Rohm Co., Ltd. | Semiconductor device |
DE10137184B4 (de) * | 2001-07-31 | 2007-09-06 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil |
US6582990B2 (en) * | 2001-08-24 | 2003-06-24 | International Rectifier Corporation | Wafer level underfill and interconnect process |
US6784540B2 (en) | 2001-10-10 | 2004-08-31 | International Rectifier Corp. | Semiconductor device package with improved cooling |
JP3813079B2 (ja) * | 2001-10-11 | 2006-08-23 | 沖電気工業株式会社 | チップサイズパッケージ |
US6479402B1 (en) | 2001-12-03 | 2002-11-12 | Taiwan Semiconductor Manufacturing Company | Method to improve adhesion of molding compound by providing an oxygen rich film over the top surface of a passivation layer |
DE10161101A1 (de) * | 2001-12-12 | 2003-03-13 | Infineon Technologies Ag | Elektronisches Bauteil und Verfahren zu seiner Herstellung |
KR100444228B1 (ko) * | 2001-12-27 | 2004-08-16 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
KR100452819B1 (ko) * | 2002-03-18 | 2004-10-15 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
US7423336B2 (en) * | 2002-04-08 | 2008-09-09 | Micron Technology, Inc. | Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices |
US6897566B2 (en) * | 2002-06-24 | 2005-05-24 | Ultra Tera Corporation | Encapsulated semiconductor package free of chip carrier |
US7397137B2 (en) * | 2002-07-15 | 2008-07-08 | International Rectifier Corporation | Direct FET device for high frequency application |
US7579697B2 (en) | 2002-07-15 | 2009-08-25 | International Rectifier Corporation | Arrangement for high frequency application |
DE10239866B3 (de) * | 2002-08-29 | 2004-04-08 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements |
JP3611561B2 (ja) * | 2002-11-18 | 2005-01-19 | 沖電気工業株式会社 | 半導体装置 |
US6841865B2 (en) * | 2002-11-22 | 2005-01-11 | International Rectifier Corporation | Semiconductor device having clips for connecting to external elements |
JP2004193497A (ja) * | 2002-12-13 | 2004-07-08 | Nec Electronics Corp | チップサイズパッケージおよびその製造方法 |
JPWO2004056162A1 (ja) * | 2002-12-18 | 2006-04-20 | 箕輪興亜株式会社 | フリップチップ実装用電子部品及びその製造法、回路板及びその製造法、実装体の製造法 |
DE10333841B4 (de) * | 2003-07-24 | 2007-05-10 | Infineon Technologies Ag | Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils |
TWM249763U (en) * | 2003-12-18 | 2004-11-11 | Pumtec Entpr Co Ltd | Dual purpose transmission shaft for manual/pneumatic ratchet wrench |
US7169691B2 (en) * | 2004-01-29 | 2007-01-30 | Micron Technology, Inc. | Method of fabricating wafer-level packaging with sidewall passivation and related apparatus |
WO2006035321A2 (en) * | 2004-05-06 | 2006-04-06 | United Test And Assembly Center, Ltd. | Structurally-enhanced integrated circuit package and method of manufacture |
US20050269677A1 (en) * | 2004-05-28 | 2005-12-08 | Martin Standing | Preparation of front contact for surface mounting |
US7010084B1 (en) * | 2004-08-18 | 2006-03-07 | Ge Medical Systems Global Technology Company, Llc | Light detector, radiation detector and radiation tomography apparatus |
JP2006222374A (ja) * | 2005-02-14 | 2006-08-24 | Fuji Film Microdevices Co Ltd | 半導体チップ |
US7524701B2 (en) * | 2005-04-20 | 2009-04-28 | International Rectifier Corporation | Chip-scale package |
US7230333B2 (en) | 2005-04-21 | 2007-06-12 | International Rectifier Corporation | Semiconductor package |
US8466546B2 (en) | 2005-04-22 | 2013-06-18 | International Rectifier Corporation | Chip-scale package |
US7439100B2 (en) * | 2005-08-18 | 2008-10-21 | Semiconductor Components Industries, L.L.C. | Encapsulated chip scale package having flip-chip on lead frame structure and method |
TWI284949B (en) * | 2005-09-09 | 2007-08-01 | Chipmos Technologies Inc | Bumped structure and its forming method |
US20080088016A1 (en) * | 2006-02-14 | 2008-04-17 | Ming-Ling Ho | Chip with bump structure |
US20070215997A1 (en) * | 2006-03-17 | 2007-09-20 | Martin Standing | Chip-scale package |
JP4795883B2 (ja) * | 2006-07-21 | 2011-10-19 | 株式会社日立ハイテクノロジーズ | パターン検査・計測装置 |
US7964934B1 (en) | 2007-05-22 | 2011-06-21 | National Semiconductor Corporation | Fuse target and method of forming the fuse target in a copper process flow |
US8030733B1 (en) | 2007-05-22 | 2011-10-04 | National Semiconductor Corporation | Copper-compatible fuse target |
US8106496B2 (en) * | 2007-06-04 | 2012-01-31 | Stats Chippac, Inc. | Semiconductor packaging system with stacking and method of manufacturing thereof |
US7772033B2 (en) | 2007-09-28 | 2010-08-10 | Qimonda Ag | Semiconductor device with different conductive features embedded in a mold enclosing a semiconductor die and method for making same |
TWI360207B (en) * | 2007-10-22 | 2012-03-11 | Advanced Semiconductor Eng | Chip package structure and method of manufacturing |
US8456002B2 (en) | 2007-12-14 | 2013-06-04 | Stats Chippac Ltd. | Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief |
US8343809B2 (en) | 2010-03-15 | 2013-01-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die |
US8183095B2 (en) | 2010-03-12 | 2012-05-22 | Stats Chippac, Ltd. | Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation |
US7767496B2 (en) | 2007-12-14 | 2010-08-03 | Stats Chippac, Ltd. | Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer |
US9318441B2 (en) | 2007-12-14 | 2016-04-19 | Stats Chippac, Ltd. | Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die |
US7709956B2 (en) * | 2008-09-15 | 2010-05-04 | National Semiconductor Corporation | Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure |
TWI456715B (zh) * | 2009-06-19 | 2014-10-11 | Advanced Semiconductor Eng | 晶片封裝結構及其製造方法 |
TWI466259B (zh) * | 2009-07-21 | 2014-12-21 | Advanced Semiconductor Eng | 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法 |
TWI405306B (zh) | 2009-07-23 | 2013-08-11 | Advanced Semiconductor Eng | 半導體封裝件、其製造方法及重佈晶片封膠體 |
US20110084372A1 (en) * | 2009-10-14 | 2011-04-14 | Advanced Semiconductor Engineering, Inc. | Package carrier, semiconductor package, and process for fabricating same |
US8378466B2 (en) | 2009-11-19 | 2013-02-19 | Advanced Semiconductor Engineering, Inc. | Wafer-level semiconductor device packages with electromagnetic interference shielding |
TWI497679B (zh) * | 2009-11-27 | 2015-08-21 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
US8569894B2 (en) | 2010-01-13 | 2013-10-29 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with single sided substrate design and manufacturing methods thereof |
US8372689B2 (en) | 2010-01-21 | 2013-02-12 | Advanced Semiconductor Engineering, Inc. | Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof |
US8320134B2 (en) | 2010-02-05 | 2012-11-27 | Advanced Semiconductor Engineering, Inc. | Embedded component substrate and manufacturing methods thereof |
US9548240B2 (en) | 2010-03-15 | 2017-01-17 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package |
US8264089B2 (en) * | 2010-03-17 | 2012-09-11 | Maxim Integrated Products, Inc. | Enhanced WLP for superior temp cycling, drop test and high current applications |
TWI411075B (zh) | 2010-03-22 | 2013-10-01 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
US8624374B2 (en) | 2010-04-02 | 2014-01-07 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof |
US8278746B2 (en) | 2010-04-02 | 2012-10-02 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages including connecting elements |
US8941222B2 (en) | 2010-11-11 | 2015-01-27 | Advanced Semiconductor Engineering Inc. | Wafer level semiconductor package and manufacturing methods thereof |
US9406658B2 (en) | 2010-12-17 | 2016-08-02 | Advanced Semiconductor Engineering, Inc. | Embedded component device and manufacturing methods thereof |
US8513098B2 (en) | 2011-10-06 | 2013-08-20 | Stats Chippac, Ltd. | Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more eWLB packages per wafer with encapsulant deposited under temperature and pressure |
US8524577B2 (en) | 2011-10-06 | 2013-09-03 | Stats Chippac, Ltd. | Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more eWLB packages per wafer with encapsulant deposited under temperature and pressure |
US8649820B2 (en) | 2011-11-07 | 2014-02-11 | Blackberry Limited | Universal integrated circuit card apparatus and related methods |
US8936199B2 (en) | 2012-04-13 | 2015-01-20 | Blackberry Limited | UICC apparatus and related methods |
USD703208S1 (en) | 2012-04-13 | 2014-04-22 | Blackberry Limited | UICC apparatus |
USD701864S1 (en) * | 2012-04-23 | 2014-04-01 | Blackberry Limited | UICC apparatus |
US9508623B2 (en) * | 2014-06-08 | 2016-11-29 | UTAC Headquarters Pte. Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
US10522505B2 (en) | 2017-04-06 | 2019-12-31 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method for manufacturing the same |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3625837A (en) * | 1969-09-18 | 1971-12-07 | Singer Co | Electroplating solder-bump connectors on microcircuits |
US3959874A (en) * | 1974-12-20 | 1976-06-01 | Western Electric Company, Inc. | Method of forming an integrated circuit assembly |
JPS53141576A (en) * | 1977-05-16 | 1978-12-09 | Matsushita Electric Ind Co Ltd | Fixing device of semiconductor |
FR2439478A1 (fr) * | 1978-10-19 | 1980-05-16 | Cii Honeywell Bull | Boitier plat pour dispositifs a circuits integres |
JPS58110004A (ja) * | 1981-12-24 | 1983-06-30 | 松下電器産業株式会社 | ガラス封入タイプサ−ミスタの製造方法 |
US4620215A (en) * | 1982-04-16 | 1986-10-28 | Amdahl Corporation | Integrated circuit packaging systems with double surface heat dissipation |
DE3442131A1 (de) * | 1984-11-17 | 1986-05-22 | Messerschmitt-Bölkow-Blohm GmbH, 8012 Ottobrunn | Verfahren zum einkapseln von mikroelektronischen halbleiter- und schichtschaltungen |
JPS62194652A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | 半導体装置 |
JPS62230027A (ja) * | 1986-03-31 | 1987-10-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US4942140A (en) * | 1987-03-25 | 1990-07-17 | Mitsubishi Denki Kabushiki Kaisha | Method of packaging semiconductor device |
JPH01161724A (ja) * | 1987-12-18 | 1989-06-26 | Citizen Watch Co Ltd | 表面実装用半導体装置の製造方法 |
US5179039A (en) * | 1988-02-05 | 1993-01-12 | Citizen Watch Co., Ltd. | Method of making a resin encapsulated pin grid array with integral heatsink |
JPH01283948A (ja) * | 1988-05-11 | 1989-11-15 | Hitachi Ltd | 樹脂封止型半導体装置 |
JP2756791B2 (ja) * | 1988-08-11 | 1998-05-25 | 株式会社日立製作所 | 樹脂封止型半導体装置 |
JPH02125633A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 集積回路 |
JPH02131348A (ja) * | 1988-11-08 | 1990-05-21 | Fujitsu Ltd | 光ディスク装置用ボイスコイルモータ |
US5504035A (en) * | 1989-08-28 | 1996-04-02 | Lsi Logic Corporation | Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate |
US5200362A (en) * | 1989-09-06 | 1993-04-06 | Motorola, Inc. | Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film |
JP2738568B2 (ja) * | 1989-09-06 | 1998-04-08 | 新光電気工業株式会社 | 半導体チップモジュール |
JPH03104141A (ja) * | 1989-09-18 | 1991-05-01 | Seiko Epson Corp | 半導体装置 |
JP2892055B2 (ja) * | 1989-11-13 | 1999-05-17 | 株式会社東芝 | 樹脂封止型半導体素子 |
JP2830351B2 (ja) * | 1990-04-12 | 1998-12-02 | カシオ計算機株式会社 | 半導体装置の接続方法 |
US5061657A (en) * | 1990-07-18 | 1991-10-29 | The United States Of America As Represented By The Secretary Of The Navy | Method of making integrated circuit to package electrical connections after encapsulation with an organic polymer |
US5019673A (en) * | 1990-08-22 | 1991-05-28 | Motorola, Inc. | Flip-chip package for integrated circuits |
US5120678A (en) * | 1990-11-05 | 1992-06-09 | Motorola Inc. | Electrical component package comprising polymer-reinforced solder bump interconnection |
JPH04207046A (ja) * | 1990-11-30 | 1992-07-29 | Toshiba Corp | 樹脂封止型半導体装置およびその製造方法 |
US5289346A (en) * | 1991-02-26 | 1994-02-22 | Microelectronics And Computer Technology Corporation | Peripheral to area adapter with protective bumper for an integrated circuit chip |
JP2701589B2 (ja) * | 1991-06-26 | 1998-01-21 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5302553A (en) * | 1991-10-04 | 1994-04-12 | Texas Instruments Incorporated | Method of forming a coated plastic package |
JP3258740B2 (ja) * | 1993-01-29 | 2002-02-18 | 三菱電機株式会社 | 突起電極を有する半導体装置の製造方法 |
JP3258764B2 (ja) * | 1993-06-01 | 2002-02-18 | 三菱電機株式会社 | 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法 |
KR970002140B1 (ko) * | 1993-12-27 | 1997-02-24 | 엘지반도체 주식회사 | 반도체 소자, 패키지 방법, 및 리드테이프 |
TW258829B (ja) * | 1994-01-28 | 1995-10-01 | Ibm | |
US5663106A (en) * | 1994-05-19 | 1997-09-02 | Tessera, Inc. | Method of encapsulating die and chip carrier |
-
1993
- 1993-06-01 JP JP13080293A patent/JP3258764B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-28 US US08/234,808 patent/US5554887A/en not_active Expired - Lifetime
-
1995
- 1995-06-01 US US08/456,335 patent/US5710062A/en not_active Expired - Lifetime
-
1997
- 1997-11-24 US US08/976,603 patent/US6046071A/en not_active Expired - Lifetime
- 1997-11-24 US US08/977,666 patent/US5834340A/en not_active Expired - Fee Related
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100452376C (zh) * | 1996-07-12 | 2009-01-14 | 富士通株式会社 | 半导体装置 |
EP1189270A3 (en) * | 1996-07-12 | 2003-07-16 | Fujitsu Limited | Semiconductor device |
US6881611B1 (en) | 1996-07-12 | 2005-04-19 | Fujitsu Limited | Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device |
EP0853337A4 (en) * | 1996-07-12 | 2000-02-16 | Fujitsu Ltd | METHOD AND FORM FOR PRODUCING A SEMICONDUCTOR ARRANGEMENT, SEMICONDUCTOR ARRANGEMENT AND METHOD FOR MOUNTING THE ARRANGEMENT |
US6486006B2 (en) | 1997-10-02 | 2002-11-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection |
US6627988B2 (en) | 2000-04-06 | 2003-09-30 | Oki Electric Industry Co, Ltd. | Semiconductor device and method for manufacturing the same |
US6929979B2 (en) | 2000-04-06 | 2005-08-16 | Oki Electric Industry Co., Ltd. | Method for packaging semiconductor device |
JP2003110061A (ja) * | 2001-09-28 | 2003-04-11 | K-Tech Devices Corp | フリップチップ実装用電子部品及びその製造法、回路板及びその製造法、実装体の製造法 |
JP4566915B2 (ja) * | 2006-01-10 | 2010-10-20 | 大日本印刷株式会社 | 半導体装置の実装体、半導体装置実装体の製造方法 |
JP2006140525A (ja) * | 2006-01-10 | 2006-06-01 | Dainippon Printing Co Ltd | 半導体装置の実装体、半導体装置実装体の製造方法 |
JP2007242866A (ja) * | 2006-03-08 | 2007-09-20 | Yamaha Corp | 半導体装置及びその製造方法 |
JP2008147560A (ja) * | 2006-12-13 | 2008-06-26 | Yamaha Corp | 半導体装置及びその製造方法 |
JP2007251197A (ja) * | 2007-05-15 | 2007-09-27 | Hitachi Chem Co Ltd | 半導体装置の製造方法 |
JP2017069283A (ja) * | 2015-09-28 | 2017-04-06 | 日亜化学工業株式会社 | パッケージ、発光装置、発光モジュール、及び、パッケージの製造方法 |
CN107309571A (zh) * | 2017-08-08 | 2017-11-03 | 深圳市亿铖达工业有限公司 | 一种预成型焊片 |
KR20220122112A (ko) * | 2021-02-26 | 2022-09-02 | 주식회사 네패스 | 반도체 패키지 |
Also Published As
Publication number | Publication date |
---|---|
US5834340A (en) | 1998-11-10 |
US6046071A (en) | 2000-04-04 |
US5710062A (en) | 1998-01-20 |
US5554887A (en) | 1996-09-10 |
JP3258764B2 (ja) | 2002-02-18 |
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---|---|---|
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US5783870A (en) | Method for connecting packages of a stacked ball grid array structure | |
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