KR19990083251A - 얇은리세스부및두꺼운평면부를갖는반도체칩용패키지및그의제조방법 - Google Patents

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스즈끼가츠노부
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가네꼬 히사시
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Abstract

반도체칩 (4) 을 탑재하는 리세스부 (1a) 및 금속패턴층 (3) 을 탑재하는 평면부 (1b) 를 갖는 금속판 (1) 을 구비하는 본 발명의 패키지에서는, 리세스부가 평면부보다 얇다.

Description

얇은 리세스부 및 두꺼운 평면부를 갖는 반도체칩용 패키지 및 그의 제조방법{PACKAGE FOR SEMICONDUCTOR CHIP HAVING THIN RECESS PORTION AND THICK PLANE PORTION AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체칩용 패키지에 관한 것으로, 보다 상세하게는, 반도체칩을 탑재하는 리세스부 및 금속 패턴층을 탑재하는 평면부를 구비하는 패키지에 관한 것이다.
종래의 패키지는 반도체칩을 탑재하는 리세스부 및 금속 패턴층을 탑재하는 평면부를 갖는 열확산기(금속판)를 구비한다. 금속판의 두께는 균일하고, 소정의 깊이를 갖는 리세스가 금형 프레스 가공에 의해 금속판에 형성되어 있다(Ashtok Domania 등,「TBGA Bond Process for Ground and Power Plane Connections」, IEEE 1996 Electronic Components and Technology Conference, 707-712 페이지 참조). 이것에 대해서는 나중에 상세히 설명한다.
상술된 종래의 패키지에서는, 리세스가 프레스 가공에 의해 금속판내에 형성되기 때문에, 금속판의 두께를 현저하게 증가시킬 수 없다. 이러한 경우에도, 금속판의 평면부의 강성을 증가시키기 위하여 금속판의 두께를 적절한 값으로 증가시킨다. 이것은 패키지를 다루고 솔더볼을 형성하는 면에서 바람직하며, 동시에, 리세스 주변의 금속판의 강성도 증가시킨다. 그러므로, 가열에 의해 반도체칩 주변의 금속판에 발생되는 변형(strain)이 리세스 주변의 금속판을 통해 거의 전달되어 빠져나가지 않게 되어, 반도체칩의 이면에 강한 응력이 가해진다. 따라서, 반도체칩이 금속판으로부터 박리되기 쉽고, 패키지의 신뢰성이 저하된다.
본 발명의 목적은 제조비용을 줄일 수 있는 반도체칩용 패키지를 제공하는 것이다.
본 발명의 다른 목적은 반도체칩용 패키지의 신뢰성을 향상시키는 것이다.
본 발명에 따르면, 반도체칩을 탑재하는 리세스부 및 금속 패턴층을 탑재하는 평면부를 갖는 금속판을 구비하는 탑재용 패키지에 있어서, 리세스부가 평면부보다 얇다.
또한, 반도체칩을 탑재하는 리세스부 및 금속 패턴층을 탑재하는 평면부를 갖는 금속판을 구비하는 패키지를 제조하는 방법에 있어서, 포토레지스트 패턴층은 금속판의 평면부를 피복하기 위해 형성되고, 금속판은 포토레지스트 패턴층을 마스크로서 사용하여 에칭된다.
도 1 은 종래의 패키지를 나타내는 단면도;
도 2 는 본 발명의 제 1 실시예에 따른 패키지를 나타내는 단면도;
도 3 은 도 2 의 패키지를 나타내는 부분 사시도;
도 4a 내지 도 4h 는 도 2 및 도 3 의 패키지를 제조하는 방법을 설명하는 단면도;
도 5 는 본 발명의 제 2 실시예에 따른 패키지를 나타내는 단면도; 및
도 6a 내지 도 6h 는 도 5 의 패키지를 제조하는 방법을 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명*
1 : 열확산기 1a : 리세스부
2 : 유기절연패턴층 3 : 금속패턴층
4 : 반도체칩 4a : 전극
5 : 탑재 재료층 6 : 결합와이어
7 : 열경화성 수지층 8 : 댐
9 : 솔더볼 10 : 랜드패턴
바람직한 실시예를 설명하기 전에, 도 1 을 참조하여 종래의 패키지를 설명한다(Ashtok Domania 등,「TBGA Bond Process for Ground and Power Plane Connections」, IEEE 1996 Electronic Components and Technology Conference, 707-712 페이지 참조).
일-접속-층형 볼 그리드 어레이형(one-connection-layer type ball grid array type) 패키지를 나타내는 도 1 에 있어서, 금속으로 만들어진 열확산기 (101) 는 균일한 두께를 가지며, 소정의 깊이를 갖는 리세스 (101a) 가 금형 프레스 가공에 의해 열확산기 (101) 에 형성되어 있다. 상기 열확산기 (101) 는 또한 그라운드 평면층으로도 기능한다.
전원 평면층 (102) 이 열확산기 (101) 의 평면부 (101b) 상에 접착층 (103) 에 의해 접착되어 있다. 또한, 유기절연패턴층 (104) 이 전원 평면층 (102) 상에 접착층 (105) 에 의해 접착되어 있다.
다른 한편으로, 반도체칩 (106) 이 열확산기 (101) 의 리세스 (101a) 내에 탑재 재료층 (108) 에 의해 탑재되어 있으며, 상기 탑재 재료층은 Ag 페이스트로 만들어져 있다.
반도체칩 (106) 의 전극 (106a), 열확산기 (101), 전원 평면층 (102) 등이 TAB(tape automated bonding) 프로세스를 사용하는 동박배선 (銅箔配線; 108) 에 의해 전기적으로 접속되어 있다.
반도체칩 (106) 은 열경화 수지층 (109) 에 의해 밀봉된다.
외부전극으로서 솔더볼 (110) 이 동박배선 (108) 상에 형성되어 있다.
도 1 의 패키지에서는, 리세스 (101a) 가 프레스 가공에 의해 열확산기 (101) 에 형성되기 때문에, 열확산기 (101) 의 두께를 현저하게 증가시킬 수 없다. 이러한 경우에도, 평면부 (101b) 의 강성을 증가시키기 위하여 열확산기 (101) 의 두께를 적당한 값으로 증가시킨다. 이것은 패키지를 다루고 솔더볼 (110) 을 형성하는 면에서 바람직하며, 동시에, 도 1 에 X 로 나타낸 바와 같은 리세스 (101a) 주변의 열확산기 (101) 의 강성도 증가시킨다. 그러므로, 가열에 의해 반도체칩 (106) 주변의 열확산기 (101) 에 발생되는 변형이 리세스 (101a) 주변의 열확산기 (101) 를 통해 전달되어 거의 빠져나가지 않고, 따라서 반도체칩 (106) 의 이면 및 탑재 재료층 (107) 에 강한 응력이 가해진다. 따라서, 반도체칩 (106) 이 열확산기 (101) 로부터 쉽게 박리되며, 패키지의 신뢰성이 저하된다.
중심부를 얇게 하여 중심부의 강성을 감소시키고 주변부를 두껍게 하여 주변부의 강성을 증가시키도록 열확산기 (101) 가 사전에 구성되면, 상술된 문제점들이 해결된다. 그러나, 이 경우, 제조공정이 복잡해져서, 제조비용을 증가시킨다.
본 발명의 제 1 실시예에 따른 패키지를 나타내는 도 2 에서, 구리 또는 알루미늄으로 만들어진 열확산기 (1) 는 얇은 리세스부 (1a) 및 두꺼운 평면부 (1b) 를 갖는다. 상기 열확산기 (1) 는 또한 그라운드 평면층으로도 기능한다.
폴리이미드로 만들어진 유기절연패턴층 (2) 이 열확산기 (1) 의 평면부 (1b) 상에 형성되어 있고, 동박으로 만들어진 금속패턴층 (3) 이 유기절연패턴층 (2) 상에 형성되어 있다.
다른 한편으로, 반도체칩 (4) 이, Ag 페이스트로 만들어진 탑재 재료층 (5) 에 의해 열확산기 (1) 의 리세스부 (1a) 상에 탑재되어 있다.
반도체칩 (4) 의 전극 (4a), 열확산기 (1) 및 금속패턴층 (3) 은 Au 로 만들어진 결합와이어 (6) 에 의해 전기적으로 접속되어 있다.
반도체칩 (4) 은 열경화 수지층 (7) 에 의해 밀봉된다. 이 경우, 댐 (8) 이 설치되어 열경화 수지층 (7) 이 열확산기 (1) 의 평면부 (1b) 내부로 누출되는 것이 방지된다.
외부 전극으로서 솔더볼 (9) 이 금속패턴층 (3) 상에 형성된다. 이 경우, 솔더볼 (9) 각각은 유기 절연패턴층 (2) 의 관통공 (2a) 에서 금속패턴층 (3) 을 통해 랜드패턴 (10) 에 접속되어 있다. 상기 랜드패턴 (10) 은 열확산기 (1) 를 에칭하여 형성된다.
도 2 의 패키지의 부분적인 사시도인 도 3 에서, 열확산기 (1) 의 리세스부 (1a) 는 두께 Ta 를 가지며, 열확산기 (1) 의 평면부 (1b) 는 두께 Tb (>Ta) 를 갖는다. 예를 들어,
Tb= 0.20 ~ 0.50 mm (바람직하게는, 약 0.20 mm)
Ta= Tb- 약 20 내지 50 ㎛
또한, 유기절연패턴층 (2) 은 약 25 내지 60 ㎛, 바람직하게는 약 50 ㎛ 의 두께 T2를 갖는다.
게다가, 금속패턴층 (3) 은 약 18 내지 35 ㎛, 바람직하게는 약 20 ㎛ 의 두께 T3를 갖는다.
도 2 및 도 3 의 패키지에서, 리세스부 (1a) 는 나중에 설명되는 에칭 공정에 의해 열확산기 (1) 에 형성되기 때문에, 열확산기 (1) 의 두께를 현저하게 증가시킬 수 있다. 그 결과, 열확산기 (1) 의 평면부 (1b) 의 강성이 충분히 증가될 수 있다. 이것은 패키지를 다루고 솔더볼을 형성하는 면에서 바람직하다. 동시에 도 2 및 도 3 에서 Y 로 나타낸 리세스부 (1a) 주변의 열확산기 (1) 의 강성이 감소될 수 있다. 그러므로, 가열에 의해 반도체칩 (4) 주변의 열확산기 (1) 에 발생되는 변형이 리세스부 (1a) 주변의 열확산기 (1) 를 통해 쉽게 누출되고, 따라서 강한 응력이 반도체칩 (4) 의 이면 및 탑재 재료층 (5) 에 거의 가해지지 않는다. 따라서, 반도체칩 (4) 이 열확산기 (1) 로부터 거의 박리되지 않아, 패키지의 신뢰성을 향상한다.
도 2 및 도 3 의 패키지를 제조하는 방법을 도 4a 내지 도 4h 를 참조하여 설명한다.
먼저, 도 4a 를 참조하면, 폴리이미드로 만들어진 약 50 ㎛ 두께의 유기절연층 (20) 이 구리 또는 알루미늄으로 만들어진 약 0.2 mm 두께의 금속판 (열확산기; 1) 상에 도포된다. 그 다음에, 구리로 만들어진 금속층 (30-a) 이 유기절연층 (20) 상에 증착된다. 그 다음에, 포토레지스트 패턴층 (401) 이 포토리소그래피법에 의해 형성된다.
다음으로, 도 4b 를 참조하면, 금속층 (30-a) 이 포토레지스트 패턴층 (401) 을 마스크로서 사용하여 에칭되어, 금속패턴층 (3-a) 을 형성한다. 이 경우, 약 0.1 mm 의 직경을 갖는 관통공 (2a) 이 금속패턴층 (3-a) 에 형성된다. 그 다음에, 포토레지스트 패턴층 (401) 이 제거된다.
다음으로, 도 4c 를 참조하면, 유기절연층 (20) 이 금속패턴층 (3-a) 을 마스크로서 사용하여 에칭되어, 유기절연패턴층 (2) 을 형성한다. 관통공 (2a) 이 더욱 깊어진다.
다음으로, 도 4d 를 참조하면, 구리로 만들어진 약 25 ㎛ 두께의 금속층 (30-b) 이 전표면상에 도금된다.
다음으로, 도 4e 를 참조하면, 금속판 (1) 의 평면부를 피복하는 포토레지스트 패턴층 (402) 이 포토리소그래피법에 의해 형성된다.
다음으로, 도 4f 를 참조하면, 금속층 (30-b) 이 포토레지스트 패턴층 (402) 을 마스크로서 사용하여 에칭되어, 금속패턴층 (3-b) 을 형성한다. 금속패턴층 (3-a 와 3-b) 는 금속패턴층 (3) 을 형성한다. 이 경우, 금속판도 에칭되고, 따라서 금속판 (1) 은 얇은 부분, 즉, 리세스부 (1a) 및 두꺼운 부분, 즉, 평면부 (1b) 로 나뉘어진다. 그 다음에, 포토레지스트 패턴층 (402) 이 제거된다.
다음으로, 도 4g 를 참조하면, 금속판 (1) 의 평면부 (1b) 가 에칭되어 랜드패턴 (10) 을 형성한다.
다음으로, 도 4h 를 참조하면, 금형을 사용하는 프레스 가공이 금속판 (1) 의 리세스부 (1a) 에 수행되어, 리세스를 형성한다.
마지막으로, 반도체칩 (도시되지 않음) 이, Ag 페이스트로 만들어진 탑재 재료층 (도시되지 않음) 에 의해 열확산기 (1) 의 리세스부 (1a) 상에 탑재된다. 반도체칩의 전극, 금속판 (1) 및 금속패턴층 (3) 이 Au 로 만들어진 결합와이어 (도시되지 않음) 에 의해 전기적으로 접속된다. 그 다음에, 반도체칩이 열경화 수지층 (도시되지 않음) 에 의해 밀봉된다. 또한, 외부전극으로서 솔더볼 (도시되지 않음) 이 금속패턴층 (3) 상에 형성된다. 이 경우, 솔더볼 (9) 각각은 유기절연패턴층 (2) 의 관통공 (2a) 에서 금속패턴층 (3) 을 거쳐 랜드패턴 (10) 에 접속된다. 이런 식으로, 도 2 및 도 3 의 패키지가 완성된다.
도 4a 내지 도 4h 에 나타낸 방법에서, 리세스부 (1a) 용 금속판 (1) 을 에칭하는 공정이 금속패턴층 (3) 의 금속층 (30-b) 을 에칭하는 공정과 동시에 수행되기 때문에, 제조단계가 단순화될 수 있고, 제조비용을 낮춘다. 게다가, 도 1 의 종래의 패키지에서와 같이 TAB 공정 및 접착층 (103 과 105) 을 사용하는 공정이 불필요하기 때문에, 제조단계가 더욱 단순화될 수 있고, 제조비용을 낮춘다.
본 발명의 제 2 실시예에 따른 패키지를 나타내는 도 5 에서는, 약 5 내지 10 ㎛ 의 높이를 갖는 복수의 등각태형(等脚台形) 돌기 (11) 가 금속판 (1) 의 리세스부 (1a) 상에 형성되어 있다. 그 결과, 금속판 (1) 과 접촉상태에 있는 탑재 재료층 (5) 의 접촉표면이 증가되고, 따라서 금속판 (1) 에 대한 반도체칩 (4) 의 접촉특성이 향상되어, 패키지의 신뢰성을 향상시킨다.
도 5 의 패키지를 제조하는 방법을 도 6a 내지 도 6h 를 참조하여 설명한다.
먼저, 도 6a 를 참조하면, 도 4a 에서와 동일하게, 폴리이미드로 만들어진 약 50 ㎛ 두께의 유기절연층 (20) 이 구리 또는 알루미늄으로 만들어진 약 0.2 mm 두께의 금속판(열확산기) (1) 상에 도포된다. 그 다음에, 구리로 만들어진 금속층 (30-a) 이 유기절연층 (20) 상에 증착된다. 그 다음에, 포토레지스트 패턴층 (401) 이 포토리소그래피법에 의해 형성된다.
다음으로, 도 6b 를 참조하면, 도 4b 와 동일하게, 금속층 (30-a) 이 포토레지스트 패턴층 (401) 을 마스크로서 사용하여 에칭되어, 금속패턴층 (3-a) 을 형성한다. 이 경우, 약 0.1 mm 의 직경을 갖는 관통공 (2a) 이 금속패턴층 (3-a) 에 형성된다. 그 다음에, 포토레지스트 패턴층 (401) 이 제거된다.
다음으로, 도 6c 를 참조하면, 도 4c 와 동일하게, 유기절연층 (20) 이 금속패턴층 (3-a) 을 마스크로서 사용하여 에칭되어, 유기절연패턴층 (2) 을 형성한다. 관통공 (2a) 이 더욱 깊어진다.
다음으로, 도 6d 를 참조하면, 도 4d 와 동일하게, 구리로 만들어진 약 25 ㎛ 두께의 금속층 (30-b) 이 전표면상에 도금된다.
다음으로, 도 6e 를 참조하면, 도 4e 와 유사하게, 금속판 (1) 의 평면부를 피복하는 포토레지스트 패턴층 (402') 이 포토리소그래피법에 의해 형성된다. 이 경우, 포토레지스트 패턴층 (402') 은 금속판 (1) 의 리세스부에 약 50 내지 100 ㎛ 의 직사각형을 포함하는 그리드 형상 패턴을 갖는다.
다음으로, 도 6f 를 참조하면, 도 4f 와 동일하게, 금속층 (30-b) 이 포토레지스트 패턴층 (402) 을 마스크로서 사용하여 에칭되어, 금속패턴층 (3-b) 을 형성한다. 금속패턴층 (3-a 와 3-b) 는 금속패턴층 (3) 을 형성한다. 이 경우, 금속판 (1) 도 또한 에칭되고, 따라서 금속판 (1) 은 얇은 부분, 즉 리세스부 (1a) 및 두꺼운 부분, 즉 평면부 (1b) 로 나뉜다. 약 5 내지 10 ㎛ 의 높이를 갖는 복수의 등각태형 돌기 (11) 가 리세스부 (1a) 에 형성된다. 그 다음에, 포토레지스트 패턴층 (402') 이 제거된다.
다음으로, 도 6g 를 참조하면, 도 4g 와 동일한 방법으로, 금속판 (1) 의 평면부 (1b) 가 에칭되어 랜드패턴 (10) 이 형성된다.
다음으로, 도 6h 를 참조하면, 도 4h 와 동일한 방법으로, 금형을 사용하는 프레스 가공이 금속판 (1) 의 리세스부 (1a) 에 수행되어, 리세스를 형성한다. 이 경우, 돌기 (11) 와 맞닿는 금형 중 하나는 돌기들 사이의 틈새(clearance) 가 약 수 ㎛ 이도록 조정된다.
마지막으로, 제 1 실시예에서의 방법과 동일하게, 반도체칩 (도시되지 않음) 이 Ag 페이스트로 만들어진 탑재 재료층 (도시되지 않음) 에 의해 열확산기 (1) 의 리세스부 (1a) 상에 탑재된다. 그 다음에, 반도체칩의 전극, 금속판 (1) 및 금속패턴층 (3) 이 Au 로 만들어진 결합와이어 (도시되지 않음) 에 의해 전기적으로 접속된다. 그 다음에 반도체칩 (1) 은 열경화 수지층 (도시되지 않음) 에 의해 밀봉된다. 또한, 외부전극으로서 솔더볼 (도시되지 않음) 이 금속패턴층 (3) 상에 형성된다. 이 경우, 솔더볼 (9) 각각은 유기절연패턴층 (2) 의 관통공 (2a) 에서 금속패턴층 (3) 을 거쳐 랜드패턴 (10) 에 접속된다. 이런 식으로, 도 5 의 패키지가 완성된다.
도 2 및 도 5 의 패키지가 인쇄회로보드상에 탑재되는 경우, 패키지는 아래쪽을 향하고, 따라서 솔더볼 (9) 이 인쇄회로보드와 접속한다. 또한, 랜드패턴 (10) 은 금속패턴층 (3) 에 대한 솔더볼 (9) 의 전기적인 접촉을 테스트하는데도 사용된다.
상술된 실시예들은 BGA 형 패키지에 관한 것이지만, 본 발명은 다른 유형의 패키지에도 적용될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 제조단계가 단순화되어 제조비용을 줄일 수 있고, 또한 신뢰성이 향상될 수 있다.

Claims (8)

  1. 반도체칩 (4) 을 탑재하는 리세스부 (1a) 및 금속패턴층 (3) 을 탑재하는 평면부 (1b) 를 갖는 금속판 (1) 을 구비하는 패키지에 있어서,
    상기 리세스부가 상기 평면부보다 얇은 것을 특징으로 하는 패키지.
  2. 제 1 항에 있어서, 상기 리세스부는 상기 반도체칩을 대면하는 복수의 돌기 (1) 를 갖는 것을 특징으로 하는 패키지.
  3. 반도체칩 (4) 을 탑재하는 리세스부 (1a) 및 금속패턴층 (3) 을 탑재하는 평면부 (1b) 를 갖는 금속판 (1) 을 구비하는 패키지를 제조하는 방법에 있어서,
    상기 금속판의 상기 평면부를 피복하도록 포토레지스트 패턴층 (402) 을 형성하는 단계; 및
    상기 포토레지스트 패턴층을 마스크로서 사용하여 상기 금속판을 에칭하는 단계를 구비하는 것을 특징으로 하는 제조방법.
  4. 제 3 항에 있어서, 상기 포토레지스트 패턴층은 상기 금속판의 상기 리세스부상에 복수의 패턴 (402') 을 갖고, 따라서 복수의 돌기 (11) 가 상기 금속판의 상기 리세스부상에 형성되는 것을 특징으로 하는 제조방법.
  5. 반도체칩 (4) 을 탑재하는 리세스부 (1a) 및 금속패턴층 (3) 을 탑재하는 평면부 (1b) 를 갖는 금속판 (1) 을 구비하는 탑재용 패키지를 제조하는 방법으로서,
    금속판 (1) 상에 절연층 (20) 을 형성하는 단계;
    상기 절연층상에 제 1 금속층 (30-a) 을 형성하는 단계;
    상기 금속판의 상기 평면부 위쪽의 상기 제 1 금속층상에 제 1 포토레지스트 패턴층 (401) 을 형성하는 단계;
    상기 제 1 포토레지스트 패턴층을 마스크로서 사용하여 상기 제 1 금속층을 에칭하는 단계;
    상기 제 1 금속층이 에칭된 후 상기 제 1 포토레지스트 패턴층을 제거하는 단계;
    상기 제 1 포토레지스트 패턴층이 제거된 후 상기 제 1 금속층을 마스크로서 사용하여 상기 절연층을 에칭하는 단계;
    상기 절연층이 에칭된 후 상기 금속판 및 상기 제 1 금속층상에 제 2 금속층 (30-b) 을 형성하는 단계;
    상기 금속판의 상기 평면부 위쪽의 상기 제 2 금속층상에 제 2 포토레지스트 패턴층 (402) 을 형성하는 단계; 및
    상기 제 2 포토레지스트 패턴을 사용하여 상기 제 2 금속층 및 상기 금속판의 상기 리세스부를 에칭하는 단계를 구비하는 것을 특징으로 하는 제조방법.
  6. 제 5 항에 있어서, 상기 제 2 포토레지스트 패턴층은 상기 금속판의 상기 리세스부상에 복수의 패턴 (402') 을 갖는 것을 특징으로 하는 제조방법.
  7. 제 5 항에 있어서, 상기 제 1 포토레지스트 패턴층은 상기 금속판의 상기 평면부상에 관통공 (2a) 을 갖는 것을 특징으로 제조방법.
  8. 제 5 항에 있어서, 상기 제 2 금속층을 형성하는 단계는 도금법을 사용하여 상기 제 2 금속층을 형성하는 것을 특징으로 하는 제조방법.
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