JP3096226B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3096226B2 JP3096226B2 JP13601995A JP13601995A JP3096226B2 JP 3096226 B2 JP3096226 B2 JP 3096226B2 JP 13601995 A JP13601995 A JP 13601995A JP 13601995 A JP13601995 A JP 13601995A JP 3096226 B2 JP3096226 B2 JP 3096226B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit element
- frame
- semiconductor
- semiconductor device
- element mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、外部接続端子となる易
溶融性ソルダー・ボールをグリッド・アレイ状に配列し
たＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導
体装置の製造方法に係る、特に、半導体回路素子（チッ
プ）搭載領域を有する単一金属基板を所要数連接した短
冊状の金属基板フレームに、導体回路基板を接着剤層を
介して接合して成る半導体回路素子搭載基板フレーム
（半導体チッブ・キゃリヤ）の形成を行い、該半導体回
路素子搭載基板フレームに半導体回路素子の実装を行う
ＢＧＡ型の半導体装置の製造方法に関する。
溶融性ソルダー・ボールをグリッド・アレイ状に配列し
たＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導
体装置の製造方法に係る、特に、半導体回路素子（チッ
プ）搭載領域を有する単一金属基板を所要数連接した短
冊状の金属基板フレームに、導体回路基板を接着剤層を
介して接合して成る半導体回路素子搭載基板フレーム
（半導体チッブ・キゃリヤ）の形成を行い、該半導体回
路素子搭載基板フレームに半導体回路素子の実装を行う
ＢＧＡ型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＩＣ、ＬＳＩ等の半導体装置は、
回路素子の微細化及び半導体装置のダウン・サィジング
化、低コスト化に対応してＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）と称され、半導体装置の複数の外部接続
端子に格子状に配列された易溶融性ソルダー・ボールを
用い、これを実装基板上に設けたモールド・パッドに実
装する方法が提案されている。
回路素子の微細化及び半導体装置のダウン・サィジング
化、低コスト化に対応してＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）と称され、半導体装置の複数の外部接続
端子に格子状に配列された易溶融性ソルダー・ボールを
用い、これを実装基板上に設けたモールド・パッドに実
装する方法が提案されている。
【０００３】この実装方法によれば、前記複数の易溶融
性ソルダー・ボールのそれぞれに対応して設けた実装基
板上の複数のマウンティング・パッド（又はランド）に
半導体装置の位置決めを行って載置した後、加熱によ
り、前記易溶融性ソルダー・ボールの外部接続端子をリ
フローすることにより、前記実装基板上に形成されたマ
ウンティング・パッドに同時に接続されるので、半導体
装置の実装が容易となり、高密度の実装が可能になると
いう利点がある。
性ソルダー・ボールのそれぞれに対応して設けた実装基
板上の複数のマウンティング・パッド（又はランド）に
半導体装置の位置決めを行って載置した後、加熱によ
り、前記易溶融性ソルダー・ボールの外部接続端子をリ
フローすることにより、前記実装基板上に形成されたマ
ウンティング・パッドに同時に接続されるので、半導体
装置の実装が容易となり、高密度の実装が可能になると
いう利点がある。
【０００４】この種の半導体装置の製造方法は、エッチ
ング加工法により、ポリイミド樹脂等から成るＴＡＢ
（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）基
板又はガラス・クロス・エポキシ樹脂基板の片面に第１
の導体リードと半導体回路素子搭載領域とを備えた導体
回路パターンを設け、他面には第２の導体リードを設け
た導体回路パターンを備えた半導体回路素子搭載基板
（チップ・キヤリヤ）の形状を形成する工程と、前記半
導体回路素子搭載基板の第１の導体リードの導体回路パ
ターンの形成面に、フェイス・アップ方式の半導体回路
素子の搭載を行う半導体回路素子搭載工程と、前記半導
体回路素子の表面に設けた複数の電極パッドと前記複数
の第１の導体リードとの間を金線等のボンディング・ワ
イヤを介して一対一で接続し、電気的導通回路を形成す
るワイヤ・ボンディング加工工程と、前記半導体回路素
子、前記ボンディング・ワイヤ及び第１の導体リードの
導体回路パターンを一体に封止するオーバー・モルード
（トランスファー・レジン・モールド成型法）を行い樹
脂封止体を形成する樹脂封止加工工程と、前記第２の導
体リードの回路パターン形成面に、該導体リードの回路
パターンの所要部分が露出する空間部を格子状に配列さ
れたソルダー・レジン・マスク層を形成した後、前記空
間部に易溶融性のソルダー・ボールを載置し、該易溶融
性のソルダー・ボールを加熱・リフローして前記導体リ
ードに接続した状態で、前記第２の導体リードの回路パ
ターン形成面側に突出した外部接続端子を形成する外部
接続端子形成工程とを具備する構成とされている。（例
えば、ＵＳ・ＰＡＴ．ＮＯ．５，２１６，２７４号、特
開平３ー９９４５６号公報、特開平４ー２７７６３６号
公報参照）。
ング加工法により、ポリイミド樹脂等から成るＴＡＢ
（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）基
板又はガラス・クロス・エポキシ樹脂基板の片面に第１
の導体リードと半導体回路素子搭載領域とを備えた導体
回路パターンを設け、他面には第２の導体リードを設け
た導体回路パターンを備えた半導体回路素子搭載基板
（チップ・キヤリヤ）の形状を形成する工程と、前記半
導体回路素子搭載基板の第１の導体リードの導体回路パ
ターンの形成面に、フェイス・アップ方式の半導体回路
素子の搭載を行う半導体回路素子搭載工程と、前記半導
体回路素子の表面に設けた複数の電極パッドと前記複数
の第１の導体リードとの間を金線等のボンディング・ワ
イヤを介して一対一で接続し、電気的導通回路を形成す
るワイヤ・ボンディング加工工程と、前記半導体回路素
子、前記ボンディング・ワイヤ及び第１の導体リードの
導体回路パターンを一体に封止するオーバー・モルード
（トランスファー・レジン・モールド成型法）を行い樹
脂封止体を形成する樹脂封止加工工程と、前記第２の導
体リードの回路パターン形成面に、該導体リードの回路
パターンの所要部分が露出する空間部を格子状に配列さ
れたソルダー・レジン・マスク層を形成した後、前記空
間部に易溶融性のソルダー・ボールを載置し、該易溶融
性のソルダー・ボールを加熱・リフローして前記導体リ
ードに接続した状態で、前記第２の導体リードの回路パ
ターン形成面側に突出した外部接続端子を形成する外部
接続端子形成工程とを具備する構成とされている。（例
えば、ＵＳ・ＰＡＴ．ＮＯ．５，２１６，２７４号、特
開平３ー９９４５６号公報、特開平４ー２７７６３６号
公報参照）。
【０００５】
【発明が解決しようとする課題】上記の従来例に係る半
導体装置の製造方法にあっては、半導体回路素子搭載領
域を設けた導体回路パターンが形成されたＴＡＢ（Ｔａ
ｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）用の基板
又はプラスチック基板を半導体チップ・キャリヤとして
いるので、高熱拡散性、熱膨張係数の整合性に問題があ
った、その結果として、半導体回路素子等の実装やプリ
ント配線基板への実装等、後工程における加熱履歴によ
り、前記基板の熱収縮が生じ、半導体回路素子搭載の際
に位置ずれが発生し、半導体回路素子等の実装の生産効
率を低下させると言う問題が生じていた。
導体装置の製造方法にあっては、半導体回路素子搭載領
域を設けた導体回路パターンが形成されたＴＡＢ（Ｔａ
ｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）用の基板
又はプラスチック基板を半導体チップ・キャリヤとして
いるので、高熱拡散性、熱膨張係数の整合性に問題があ
った、その結果として、半導体回路素子等の実装やプリ
ント配線基板への実装等、後工程における加熱履歴によ
り、前記基板の熱収縮が生じ、半導体回路素子搭載の際
に位置ずれが発生し、半導体回路素子等の実装の生産効
率を低下させると言う問題が生じていた。
【０００６】さらに、樹脂封止にオーバ・モールド法
（片面モールド法）を用いているので、その構造上、モ
ールド・コンパウンドの熱収縮によって半導体装置が弓
なりに反り、ソルダー・ボールのコプラナリティにバラ
ツキが生じるという問題があった。
（片面モールド法）を用いているので、その構造上、モ
ールド・コンパウンドの熱収縮によって半導体装置が弓
なりに反り、ソルダー・ボールのコプラナリティにバラ
ツキが生じるという問題があった。
【０００７】さらに、リフロー炉等の加熱冷却に際に、
モールド・コンパウンドと導体回路基板との熱膨張の差
により、樹脂封止体の剥離やクラックが発生し半導体装
置の形成作業の作業性が低下し、生産性を阻害するとい
う問題があった。
モールド・コンパウンドと導体回路基板との熱膨張の差
により、樹脂封止体の剥離やクラックが発生し半導体装
置の形成作業の作業性が低下し、生産性を阻害するとい
う問題があった。
【０００８】本発明は、上記の実情に鑑みてなされたも
のであって、半導体回路素子搭載基板の製造に適し、半
導体回路素子等の実装を容易に行うことができ、半導体
装置の生産性を向上させることのできるＢＧＡ型の半導
体装置の製造方法を提供することを目的とするものであ
る。さらに、他の目的とするとろは、半導体回路素子等
の実装の際の搬送及び位置決め等の作業性を向上させる
ことにある。
のであって、半導体回路素子搭載基板の製造に適し、半
導体回路素子等の実装を容易に行うことができ、半導体
装置の生産性を向上させることのできるＢＧＡ型の半導
体装置の製造方法を提供することを目的とするものであ
る。さらに、他の目的とするとろは、半導体回路素子等
の実装の際の搬送及び位置決め等の作業性を向上させる
ことにある。
【０００９】
【課題を解決するための手段】前記目的を達成する請求
項１記載の半導体装置は、銅等の熱伝導性金属条材から
形成され、半導体回路素子搭載領域を備えた単一の金属
基板を所要数連接した所要の形状を形成する金属基板フ
レームを準備する形状加工工程と、片面に銅箔を圧着し
たガラス・クロス・エポキシ樹脂部材又はフレキシブル
・フィルム・テープ部材に形成され、中央部に半導体回
路素子収納空間部を設け、それらを囲むように、一端部
にワイヤ・ボンディング・パツドを、他端部に格子状に
配列した外部接続端子パッド（ランド）を有する導体リ
ードの回路パターンと前記ワイヤ・ボンディング・パツ
ドと外部接続端子パッドを露出させた空間部を設けたソ
ルダー・マスク層を設けた単一の導体回路基板を所要数
連接した所要の形状を形成する導体回路基板フレームを
準備する形状加工工程と、前記金属基板フレームのそれ
ぞれの前記金属基板面に、前記導体回路基板を接着剤を
介して熱圧着を行い中央部に半導体回路素子収納空間部
を設けた単一の半導体回路素子搭載基板を複数連接した
所要の形状を形成する導体回路素子搭載基板フレーム形
成加工工程と、前記半導体回路素子搭載基板フレームの
それぞれの半導体回路素子収納開口部に、半導体回路素
子を導電性接着剤を介在させて接合する半導体回路素子
搭載手段と一端部が前記ボンディング・パッドの一つに
接続され、他端部が前記半導体回路素子の電極パッドの
一つに接続して電気的導通回路を形成するワイヤ・ボン
ディング手段と少なくとも前記半導体回路素子と前記ボ
ンディング・ワイヤとを封止するポッティング樹脂封止
手段と前記接続端子ランドに接合され、外部接続端子を
形成する易溶融性ソルダー・ボール成形手段とで構成さ
れ、半導体回路素子の実装を行い半導体回路素子実装フ
レームを形成する半導体回路素子実装加工工程と、前記
半導体回路素子実装フレームからこれを連結支持する連
結タブの除去を行い単一の半導体装置を個々に形成する
半導体装置形成加工工程とを含む構成とされている。
項１記載の半導体装置は、銅等の熱伝導性金属条材から
形成され、半導体回路素子搭載領域を備えた単一の金属
基板を所要数連接した所要の形状を形成する金属基板フ
レームを準備する形状加工工程と、片面に銅箔を圧着し
たガラス・クロス・エポキシ樹脂部材又はフレキシブル
・フィルム・テープ部材に形成され、中央部に半導体回
路素子収納空間部を設け、それらを囲むように、一端部
にワイヤ・ボンディング・パツドを、他端部に格子状に
配列した外部接続端子パッド（ランド）を有する導体リ
ードの回路パターンと前記ワイヤ・ボンディング・パツ
ドと外部接続端子パッドを露出させた空間部を設けたソ
ルダー・マスク層を設けた単一の導体回路基板を所要数
連接した所要の形状を形成する導体回路基板フレームを
準備する形状加工工程と、前記金属基板フレームのそれ
ぞれの前記金属基板面に、前記導体回路基板を接着剤を
介して熱圧着を行い中央部に半導体回路素子収納空間部
を設けた単一の半導体回路素子搭載基板を複数連接した
所要の形状を形成する導体回路素子搭載基板フレーム形
成加工工程と、前記半導体回路素子搭載基板フレームの
それぞれの半導体回路素子収納開口部に、半導体回路素
子を導電性接着剤を介在させて接合する半導体回路素子
搭載手段と一端部が前記ボンディング・パッドの一つに
接続され、他端部が前記半導体回路素子の電極パッドの
一つに接続して電気的導通回路を形成するワイヤ・ボン
ディング手段と少なくとも前記半導体回路素子と前記ボ
ンディング・ワイヤとを封止するポッティング樹脂封止
手段と前記接続端子ランドに接合され、外部接続端子を
形成する易溶融性ソルダー・ボール成形手段とで構成さ
れ、半導体回路素子の実装を行い半導体回路素子実装フ
レームを形成する半導体回路素子実装加工工程と、前記
半導体回路素子実装フレームからこれを連結支持する連
結タブの除去を行い単一の半導体装置を個々に形成する
半導体装置形成加工工程とを含む構成とされている。
【００１０】また、請求項２記載の半導体装置の製造方
法は、請求項１記載の半導体装置の製造方法にあって
は、前記金属基板フレームの形状加工はニッケルめっき
被膜層を形成するめっき処理手段を具備する構成とされ
ている。
法は、請求項１記載の半導体装置の製造方法にあって
は、前記金属基板フレームの形状加工はニッケルめっき
被膜層を形成するめっき処理手段を具備する構成とされ
ている。
【００１１】また、請求項３記載の半導体装置の製造方
法は、請求項１記載の半導体装置の製造方法にあって
は、前記金属基板フレームの形状加工はプレス加工又は
／及びエッチング加工を行って形成する構成とされてい
る。
法は、請求項１記載の半導体装置の製造方法にあって
は、前記金属基板フレームの形状加工はプレス加工又は
／及びエッチング加工を行って形成する構成とされてい
る。
【００１２】また、請求項４記載の半導体装置の製造方
法は、請求項３記載の半導体装置の製造方法にあって
は、前記プレス加工又は／及びエッチング加工は前記半
導体回路素子搭載領域に凹形状のディプレス（オフ・セ
ット）を形成する加工手段を具備する構成とされてい
る。
法は、請求項３記載の半導体装置の製造方法にあって
は、前記プレス加工又は／及びエッチング加工は前記半
導体回路素子搭載領域に凹形状のディプレス（オフ・セ
ット）を形成する加工手段を具備する構成とされてい
る。
【００１３】
【作用】請求項１〜４記載の半導体装置の製造方法によ
れば、半導体素子搭載領域を備えた単一の金属基板を連
結した金属基板フレームと単一の導体回路基板を連結し
た導体回路基板フレームとを別体に形成し、前記金属基
板フレームの前記金属基板のそれぞれに前記導体回路基
板をプレプレグ等の接着剤層を介し、熱圧着して半導体
回路素子搭載基板フレームを形成する工程を具備してい
るので、従来のフレキシブル基材又はガラス・クロス・
エポキシ樹脂基材からのみ成る半導体素子キャリヤに半
導体素子を実装するに比べて、導体回路基板の支持強度
を向上し、従来技術で生じていた回路基板の反りの発生
や導体回路の熱収縮による導体リードの位置ずれを防止
することができると共に、金属基板フレームをベースし
て、半導体素子の実装作業を行うことができ、実装の作
業性を著しく向上させることができる。
れば、半導体素子搭載領域を備えた単一の金属基板を連
結した金属基板フレームと単一の導体回路基板を連結し
た導体回路基板フレームとを別体に形成し、前記金属基
板フレームの前記金属基板のそれぞれに前記導体回路基
板をプレプレグ等の接着剤層を介し、熱圧着して半導体
回路素子搭載基板フレームを形成する工程を具備してい
るので、従来のフレキシブル基材又はガラス・クロス・
エポキシ樹脂基材からのみ成る半導体素子キャリヤに半
導体素子を実装するに比べて、導体回路基板の支持強度
を向上し、従来技術で生じていた回路基板の反りの発生
や導体回路の熱収縮による導体リードの位置ずれを防止
することができると共に、金属基板フレームをベースし
て、半導体素子の実装作業を行うことができ、実装の作
業性を著しく向上させることができる。
【００１４】さらに、サイドレールに所要数の位置決め
用のパイロット孔が離間配列された金属基板フレームを
半導体装置製造のベース部材としているので、前記金属
基板フレームのそれぞれの前記金属基板に、前記導体回
路基板を熱圧着して半導体回路素子搭載基板フレームを
形成する等の以後の工程の位置決め作業の作業性を著し
く向上させることができる。
用のパイロット孔が離間配列された金属基板フレームを
半導体装置製造のベース部材としているので、前記金属
基板フレームのそれぞれの前記金属基板に、前記導体回
路基板を熱圧着して半導体回路素子搭載基板フレームを
形成する等の以後の工程の位置決め作業の作業性を著し
く向上させることができる。
【００１５】さらに、位置決め用のパイロット孔を有す
る半導体回路素子搭載基板フレームを用いて半導体素子
の実装を行うので、従来のリードフレーム型（メタルフ
レーム型）の半導体装置の製造設備を応用することがで
る。
る半導体回路素子搭載基板フレームを用いて半導体素子
の実装を行うので、従来のリードフレーム型（メタルフ
レーム型）の半導体装置の製造設備を応用することがで
る。
【００１６】さらにまた、金属基板と導体回路基板との
接合にプリプレグ層を介在させているので、従来、接着
時に生じていた接着剤のにじみ出しを防ぐことができる
と共に、金属基板と樹脂基板との熱膨張の違いを吸収
し、熱ストレスの発生を防止することができる。
接合にプリプレグ層を介在させているので、従来、接着
時に生じていた接着剤のにじみ出しを防ぐことができる
と共に、金属基板と樹脂基板との熱膨張の違いを吸収
し、熱ストレスの発生を防止することができる。
【００１７】また、フレキシブル・フイルム又は高耐熱
性のガラス・クロス・エポキシ樹脂から成る回路基板に
は、プリント配線基板への搭載面側にのみに複数の導体
リードが形成されているので、従来技術で必要としたス
ルー・ビア・ホールの穿孔やスルー・ビア・ホール内の
めっき導体層の形成を必要とせず、ソルダー・ボールの
形成が容易になり、ソルダー・ボール形成の作業性が向
上すると共に、ソルダー・ボール接合の信頼性を向上さ
せることができる。望ましくは、前記ソルダー・ボール
を載置する際に、前記空間部にＡｇペースト又はフラッ
クスを介して行えば、さらに接合容易になり接合信頼性
を著しく向上させることができる。
性のガラス・クロス・エポキシ樹脂から成る回路基板に
は、プリント配線基板への搭載面側にのみに複数の導体
リードが形成されているので、従来技術で必要としたス
ルー・ビア・ホールの穿孔やスルー・ビア・ホール内の
めっき導体層の形成を必要とせず、ソルダー・ボールの
形成が容易になり、ソルダー・ボール形成の作業性が向
上すると共に、ソルダー・ボール接合の信頼性を向上さ
せることができる。望ましくは、前記ソルダー・ボール
を載置する際に、前記空間部にＡｇペースト又はフラッ
クスを介して行えば、さらに接合容易になり接合信頼性
を著しく向上させることができる。
【００１８】
【実施例】続いて、本発明の実施の一例を添付した図面
を参照しつつ詳細に説明する。
を参照しつつ詳細に説明する。
【００１９】まず、図１（ａ）、（ｂ）を参照して、本
発明に係る半導体装置の構造について説明する。図１
（ａ）は半導体装置の構成を示す断面図、図１（ｂ）は
半導体装置の平面図である。
発明に係る半導体装置の構造について説明する。図１
（ａ）は半導体装置の構成を示す断面図、図１（ｂ）は
半導体装置の平面図である。
【００２０】図によれば、本発明に係る半導体装置１０
は、全面を耐食性のめっき被膜層の一例であるニッケル
めっき層１１ａで被覆され、半導体回路素子搭載領域１
１ｂを有する熱伝導性の良好な基材の一例である銅基材
から成る金属基板１１と、前記半導体回路素子搭載領域
１１ｂに導電性接着剤の一例であるＡｇペースト１２ａ
を介して接合され、表面に複数の電極パッド１２ｂを備
えた半導体回路素子１２と、前記電極パッド１２ｂのそ
れぞれにボンディング・ワイヤ１３ａを介して一対一で
接続され、電気導通回路を形成するワイヤ・ボンディン
グ・パッド１９ｊと外部接続端子パッド１９ｋとを設け
た複数の導体リード層１３ｂを配列した導体回路層１３
ｃを備え、中央部に半導体素子を収納する開口部１３ｄ
を設けた導体回路基板１３と、前記金属基板１１と前記
導体回路基板１３とを接合する接着剤の一例であるプリ
プレグ層１４と、前記導体回路層１３ｃの形成面側に前
記導体リード層１３ｂのワイヤ・ボンディング・パッド
１９ｊと外部接続端子パッド１９ｋとの一部が露出する
ように複数の空間部１５ａを設けた保護被膜の一例であ
るソルダー・マスク層１５と、前記半導体回路素子１
２、前記導体回路層１３ｃの一端部側及び前記ソルダー
・マスク層１５の一部を封止したポツティング樹脂封止
体１６と、前記空間部１５ａに露出し、格子状に配列さ
れた前記外部接続端子パッド１９ｋに接続された状態で
前記ソルダー・マスク層１５の形成面側に突出して外部
接続端子を構成する複数の易溶融性ソルダー・ボール１
７とから成る構成とされたものである。
は、全面を耐食性のめっき被膜層の一例であるニッケル
めっき層１１ａで被覆され、半導体回路素子搭載領域１
１ｂを有する熱伝導性の良好な基材の一例である銅基材
から成る金属基板１１と、前記半導体回路素子搭載領域
１１ｂに導電性接着剤の一例であるＡｇペースト１２ａ
を介して接合され、表面に複数の電極パッド１２ｂを備
えた半導体回路素子１２と、前記電極パッド１２ｂのそ
れぞれにボンディング・ワイヤ１３ａを介して一対一で
接続され、電気導通回路を形成するワイヤ・ボンディン
グ・パッド１９ｊと外部接続端子パッド１９ｋとを設け
た複数の導体リード層１３ｂを配列した導体回路層１３
ｃを備え、中央部に半導体素子を収納する開口部１３ｄ
を設けた導体回路基板１３と、前記金属基板１１と前記
導体回路基板１３とを接合する接着剤の一例であるプリ
プレグ層１４と、前記導体回路層１３ｃの形成面側に前
記導体リード層１３ｂのワイヤ・ボンディング・パッド
１９ｊと外部接続端子パッド１９ｋとの一部が露出する
ように複数の空間部１５ａを設けた保護被膜の一例であ
るソルダー・マスク層１５と、前記半導体回路素子１
２、前記導体回路層１３ｃの一端部側及び前記ソルダー
・マスク層１５の一部を封止したポツティング樹脂封止
体１６と、前記空間部１５ａに露出し、格子状に配列さ
れた前記外部接続端子パッド１９ｋに接続された状態で
前記ソルダー・マスク層１５の形成面側に突出して外部
接続端子を構成する複数の易溶融性ソルダー・ボール１
７とから成る構成とされたものである。
【００２１】つぎに、図２に基づき、本発明の半導体装
置の製造方法の構成について説明する。図２は半導体装
置の製造工程を示すブロック図である。
置の製造方法の構成について説明する。図２は半導体装
置の製造工程を示すブロック図である。
【００２２】図によれば、本発明に係る実施の一例であ
る半導体装置の製造方法は、金属基板フレーム形状加工
工程１８と、導体回路基板フレーム形状加工工程１９
と、半導体回路素子搭載基板フレーム形成加工工程２０
と、半導体回路素子実装加工工程２１と、半導体装置形
成加工工程２２とを含む構成とされている。
る半導体装置の製造方法は、金属基板フレーム形状加工
工程１８と、導体回路基板フレーム形状加工工程１９
と、半導体回路素子搭載基板フレーム形成加工工程２０
と、半導体回路素子実装加工工程２１と、半導体装置形
成加工工程２２とを含む構成とされている。
【００２３】以下、上記の各加工工程の構成を図３〜図
７を参照して詳細に説明する。
７を参照して詳細に説明する。
【００２４】まず、図３を参照して前記金属基板フレー
ム形状加工工程１８を説明する。図３は金属基板フレー
ム形状加工工程で形成された金属基板フレームを示す平
面図である。
ム形状加工工程１８を説明する。図３は金属基板フレー
ム形状加工工程で形成された金属基板フレームを示す平
面図である。
【００２５】本発明に係る前記金属基板フレーム形状加
工工程１８においては、熱伝導性の良好な基材の一例で
あるコイル状の銅基材Ｍ1 から、図示していない適切な
打ち抜き加工順序で配列された順送り金型を用いたプレ
ス加工法により、幅方向に離間し、且つ送り方向に所定
のピッチ寸法で配列された複数の位置決め用パイロット
孔１８ａを穿設したサイドレール１８ｂと、前記サイド
レール１８ｂに接続され、略長方形の半導体回路素子搭
載領域部１１ｂを備えた単一の金属基板１１と、これを
連結支持するように適切な個所に設けた複数の連結タブ
１８ｃ（本実施例では金属基板の外周辺の四個所に連結
タブを残している）とを残すように前記単一金属基板１
１を連結して成る帯状の連結体（図示しない）の所要の
形状を形成する形状加工手段と、前記連結体の表面を耐
食性のめっき被膜層の一種であるニッケルめっき被膜層
１１ａ（図１参照）を形成する公知の電解めっき被膜層
形成手段と、前記電解めっき被膜層１１ａが形成された
前記金属基板１１の帯状の連続体を所定の長さに切断を
行う間歇切断加工手段とを具備し、複数の単一金属基板
１１が連結された図３に示す、短冊状の金属基板フレー
ム１８ｅ（本実施例では、四っの単一金属基板が連結タ
ブを介して連結されている）を形成し、次工程の半導体
回路素子搭載基板フレーム形成加工工程２０に供給する
構成とされている。
工工程１８においては、熱伝導性の良好な基材の一例で
あるコイル状の銅基材Ｍ1 から、図示していない適切な
打ち抜き加工順序で配列された順送り金型を用いたプレ
ス加工法により、幅方向に離間し、且つ送り方向に所定
のピッチ寸法で配列された複数の位置決め用パイロット
孔１８ａを穿設したサイドレール１８ｂと、前記サイド
レール１８ｂに接続され、略長方形の半導体回路素子搭
載領域部１１ｂを備えた単一の金属基板１１と、これを
連結支持するように適切な個所に設けた複数の連結タブ
１８ｃ（本実施例では金属基板の外周辺の四個所に連結
タブを残している）とを残すように前記単一金属基板１
１を連結して成る帯状の連結体（図示しない）の所要の
形状を形成する形状加工手段と、前記連結体の表面を耐
食性のめっき被膜層の一種であるニッケルめっき被膜層
１１ａ（図１参照）を形成する公知の電解めっき被膜層
形成手段と、前記電解めっき被膜層１１ａが形成された
前記金属基板１１の帯状の連続体を所定の長さに切断を
行う間歇切断加工手段とを具備し、複数の単一金属基板
１１が連結された図３に示す、短冊状の金属基板フレー
ム１８ｅ（本実施例では、四っの単一金属基板が連結タ
ブを介して連結されている）を形成し、次工程の半導体
回路素子搭載基板フレーム形成加工工程２０に供給する
構成とされている。
【００２６】ここで、次工程の半導体回路素子搭載基板
フレーム形成加工工程２０に、図３に示す短冊状の金属
基板フレーム１８ｅの状態に形成して供給するように説
明したが、前記単一金属基板１１が帯状に複数連接され
た図示しない帯状の連結体をベース基板として供給する
こともできる。
フレーム形成加工工程２０に、図３に示す短冊状の金属
基板フレーム１８ｅの状態に形成して供給するように説
明したが、前記単一金属基板１１が帯状に複数連接され
た図示しない帯状の連結体をベース基板として供給する
こともできる。
【００２７】また、前記金属基板フレーム１８ｅの形成
にプレス加工法を用いて説明したが慣用のエッチング加
工法を用いて形成することも可能である。
にプレス加工法を用いて説明したが慣用のエッチング加
工法を用いて形成することも可能である。
【００２８】また、前記半導体回路素子搭載領域１１ｂ
を平面状に設ける構成として説明したが、前記半導体回
路素子搭載領域１１ｂを、図示していない凹形状にディ
プレス（オフセット・プレス）するディプレス加工手段
を具備する構成とすることも可能である。これによっ
て、前記導体リード層１３ｂ面と半導体回路素子１２面
との段差の調整が可能となり、ワイヤ・ボンデングやポ
ッティング樹脂封止の作業性を向上させることができ
る。この場合、図３に示すようなスリット１８ｄを金属
基板１１の周囲を囲むように外枠部に形成することによ
って打ち抜き及び絞り（凹形状の半導体回路素子搭載
部）等により生じる加工応力を抑制することができる。
を平面状に設ける構成として説明したが、前記半導体回
路素子搭載領域１１ｂを、図示していない凹形状にディ
プレス（オフセット・プレス）するディプレス加工手段
を具備する構成とすることも可能である。これによっ
て、前記導体リード層１３ｂ面と半導体回路素子１２面
との段差の調整が可能となり、ワイヤ・ボンデングやポ
ッティング樹脂封止の作業性を向上させることができ
る。この場合、図３に示すようなスリット１８ｄを金属
基板１１の周囲を囲むように外枠部に形成することによ
って打ち抜き及び絞り（凹形状の半導体回路素子搭載
部）等により生じる加工応力を抑制することができる。
【００２９】また、金属基板１１の前記連結体を形成し
た後、これに滞有する内部残留応力の除去を行う熱処理
手段を設けるようにしてもよい。これによって、組立工
程などの次工程における加熱による前記内部残留応力の
解放により生じる変形を防止することができる。
た後、これに滞有する内部残留応力の除去を行う熱処理
手段を設けるようにしてもよい。これによって、組立工
程などの次工程における加熱による前記内部残留応力の
解放により生じる変形を防止することができる。
【００３０】つぎに、図４（ａ）、（ｂ）、（ｃ）を参
照して前記導体回路基板フレーム形状加工工程１９を説
明する。図４（ａ）は導体回路基板フレーム形成工程で
形成された導体回路基材シートを示す平面図、図４
（ｂ）は（ａ）に示す状態の導体回路基材シートに導体
回路を形成した導体回路基板シートを示す平面図、図４
（ｃ）は、（ｂ）に示す状態の導体回路基板シートから
分離した導体回路基板フレームを示す平面図である。
照して前記導体回路基板フレーム形状加工工程１９を説
明する。図４（ａ）は導体回路基板フレーム形成工程で
形成された導体回路基材シートを示す平面図、図４
（ｂ）は（ａ）に示す状態の導体回路基材シートに導体
回路を形成した導体回路基板シートを示す平面図、図４
（ｃ）は、（ｂ）に示す状態の導体回路基板シートから
分離した導体回路基板フレームを示す平面図である。
【００３１】片面側に銅箔１９ａを備えたガラス・クロ
ス・エポキシ樹脂基材１９ｂから、図示していない、適
切な打ち抜き加工順序で配列された順送り金型を用いた
プレス加工により、幅方向に離間し、且つ送り方向に所
定のピッチ寸法で配列された複数の位置決め用パイロッ
ト孔１９ｃを穿孔したサイドレール１９ｄと、前記サイ
ドレール１９ｄに接続され、中央部に前記半導体回路素
子搭載領域部１１ｂに整合する半導体回路素子収納開口
部１３ｃを設けた略長方形の単一の導体回路基材１９ｅ
と、これを連結支持するように適切な個所に設けた複数
の連結タブ１９ｆ（本実施例では導体回路基材の外周辺
の四個所に連結タブを残している）とを残すように前記
単一の導体回路基材１９ｅを複数連結した導体回路基材
フレーム１９ｇと、該導体回路基材フレーム１９ｇを支
持タブ１９ｎを介して外枠１９ｈに複数連結結した図４
（ａ）に示す導体回路基材フレーム・シート１９ｉの所
要の形状の形成を行う形状加工手段と、慣用のエッチン
グ加工法により、前記導体回路基材フレーム・シート１
９ｉの銅箔面に、一端部に前記開口部１３ｃに沿って配
列されたワイヤ・ボンディング・パッド１９ｊを、他端
部に前記導体回路基材１９ｅの外周部に沿って格子状
（グリッド・アレイ状）に配列された外部接続端子パッ
ド（又はランド）１９ｋを有する導体リード１３ｂを複
数配置した導体回路パターンの形成を行う形状加工手段
（図示しない）と、前記導体回路パターンの表面にニッ
ケル／金めっき層を形成する電解めっき処理手段と、前
記めっき層が形成された前記導体回路パターンの前記ワ
イヤ・ボンディング・パッド１９ｊと外部接続端子パッ
ド１９ｋの一部が露出する空間部１５ａを適切に配列し
たソルダー・レジン・マスク層１５の形成を行うプリン
ト印刷手段とを具備し、図４（ｂ）に示す導体回路基板
フレーム・シート１９ｒの形状を形成する加工を行って
後、導体回路基板フレーム・シート１９ｒから前記支持
タブ１９ｎを除去する加工を行って、図４（ｃ）に示
す、短冊形状の導体回路基板フレーム１９ｑを形成する
加工を行い次工程の半導体回路素子搭載基板フレーム形
成加工工程２０に供給する構成とされている。
ス・エポキシ樹脂基材１９ｂから、図示していない、適
切な打ち抜き加工順序で配列された順送り金型を用いた
プレス加工により、幅方向に離間し、且つ送り方向に所
定のピッチ寸法で配列された複数の位置決め用パイロッ
ト孔１９ｃを穿孔したサイドレール１９ｄと、前記サイ
ドレール１９ｄに接続され、中央部に前記半導体回路素
子搭載領域部１１ｂに整合する半導体回路素子収納開口
部１３ｃを設けた略長方形の単一の導体回路基材１９ｅ
と、これを連結支持するように適切な個所に設けた複数
の連結タブ１９ｆ（本実施例では導体回路基材の外周辺
の四個所に連結タブを残している）とを残すように前記
単一の導体回路基材１９ｅを複数連結した導体回路基材
フレーム１９ｇと、該導体回路基材フレーム１９ｇを支
持タブ１９ｎを介して外枠１９ｈに複数連結結した図４
（ａ）に示す導体回路基材フレーム・シート１９ｉの所
要の形状の形成を行う形状加工手段と、慣用のエッチン
グ加工法により、前記導体回路基材フレーム・シート１
９ｉの銅箔面に、一端部に前記開口部１３ｃに沿って配
列されたワイヤ・ボンディング・パッド１９ｊを、他端
部に前記導体回路基材１９ｅの外周部に沿って格子状
（グリッド・アレイ状）に配列された外部接続端子パッ
ド（又はランド）１９ｋを有する導体リード１３ｂを複
数配置した導体回路パターンの形成を行う形状加工手段
（図示しない）と、前記導体回路パターンの表面にニッ
ケル／金めっき層を形成する電解めっき処理手段と、前
記めっき層が形成された前記導体回路パターンの前記ワ
イヤ・ボンディング・パッド１９ｊと外部接続端子パッ
ド１９ｋの一部が露出する空間部１５ａを適切に配列し
たソルダー・レジン・マスク層１５の形成を行うプリン
ト印刷手段とを具備し、図４（ｂ）に示す導体回路基板
フレーム・シート１９ｒの形状を形成する加工を行って
後、導体回路基板フレーム・シート１９ｒから前記支持
タブ１９ｎを除去する加工を行って、図４（ｃ）に示
す、短冊形状の導体回路基板フレーム１９ｑを形成する
加工を行い次工程の半導体回路素子搭載基板フレーム形
成加工工程２０に供給する構成とされている。
【００３２】ここで、導体回路基板フレーム１９ｑとし
てガラス・クロス・エポキシ基材を用いて説明したが、
図示していない、基材としてポリイミド等の電気的絶縁
性部材から成るフレキシブル・フィルム基材を用いるこ
ともできる。これによつて、単一の導体回路基板が複数
連接されたコイル状のテープの形成が可能となり、次工
程の半導体回路素子搭載基板フレーム形成加工工程に供
給することができ、後工程の半導体回路素子搭載基板フ
レーム（図５参照）の形成を生産効率よく行うことがで
きる。
てガラス・クロス・エポキシ基材を用いて説明したが、
図示していない、基材としてポリイミド等の電気的絶縁
性部材から成るフレキシブル・フィルム基材を用いるこ
ともできる。これによつて、単一の導体回路基板が複数
連接されたコイル状のテープの形成が可能となり、次工
程の半導体回路素子搭載基板フレーム形成加工工程に供
給することができ、後工程の半導体回路素子搭載基板フ
レーム（図５参照）の形成を生産効率よく行うことがで
きる。
【００３３】また、単一の導体回路基板を図示しない導
体回路基板シートから個々に分離した状態で、次工程に
供給することもできる。この場合は、導体回路基板の連
接体から個々に分離するようにすればよい。
体回路基板シートから個々に分離した状態で、次工程に
供給することもできる。この場合は、導体回路基板の連
接体から個々に分離するようにすればよい。
【００３４】つぎに、図５を参照して前記半導体回路素
子搭載基板フレーム成形加工工程２０を説明する。図５
は図３の金属基板フレームに図４（ｃ）に示す導体回路
基板を熱圧着して形成された半導体素子搭載基板フレー
ムを示す平面図である。
子搭載基板フレーム成形加工工程２０を説明する。図５
は図３の金属基板フレームに図４（ｃ）に示す導体回路
基板を熱圧着して形成された半導体素子搭載基板フレー
ムを示す平面図である。
【００３５】本発明に係る前記導体回路基板フレーム形
状加工工程２０においては、前記金属基板フレーム形状
加工工程１８から供給された金属基板フレーム１８ｅの
それぞれの金属基板１１に、前記導体回路基板フレーム
形成加工工程２０から供給された導体回路基板フレーム
１９ｑのそれぞれの導体回路基板１３を、それぞれに設
けたパイロット孔１８ａ、１９ｃを基準に両基板フレー
ム１８ｅ、１９ｑの整合を行い導体回路基板１３を、図
示していないプレス加工により、打ち抜き分離すると共
に、予め金属基板１１に貼着された絶縁性接着剤の一例
であるプリプレグ接着剤層１４を介在させて仮接合する
分離接合手段と、前記金属基板フレーム１８ｅの単一金
属基板１１のそれぞれに仮接合された導体回路基板１３
を、図示していない多層プリント基板の製造で知られた
加熱圧着プレス加工により、熱圧着する圧着手段とを具
備し、中央部に半導体回路素子収納開口部１３ｃを設け
た複数の単一の半導体回路素子搭載基板２０ａを連結し
た図５に示す半導体回路素子搭載基板フレーム２０ｂの
所要の形状の成形を行い次工程の半導体回路素子実装加
工工程２１に供給する構成とされている。
状加工工程２０においては、前記金属基板フレーム形状
加工工程１８から供給された金属基板フレーム１８ｅの
それぞれの金属基板１１に、前記導体回路基板フレーム
形成加工工程２０から供給された導体回路基板フレーム
１９ｑのそれぞれの導体回路基板１３を、それぞれに設
けたパイロット孔１８ａ、１９ｃを基準に両基板フレー
ム１８ｅ、１９ｑの整合を行い導体回路基板１３を、図
示していないプレス加工により、打ち抜き分離すると共
に、予め金属基板１１に貼着された絶縁性接着剤の一例
であるプリプレグ接着剤層１４を介在させて仮接合する
分離接合手段と、前記金属基板フレーム１８ｅの単一金
属基板１１のそれぞれに仮接合された導体回路基板１３
を、図示していない多層プリント基板の製造で知られた
加熱圧着プレス加工により、熱圧着する圧着手段とを具
備し、中央部に半導体回路素子収納開口部１３ｃを設け
た複数の単一の半導体回路素子搭載基板２０ａを連結し
た図５に示す半導体回路素子搭載基板フレーム２０ｂの
所要の形状の成形を行い次工程の半導体回路素子実装加
工工程２１に供給する構成とされている。
【００３６】ここで、前記半導体回路素子搭載基板フレ
ーム２０ｂの形成に、前記金属基板フレーム１８ｅと前
記導体回路基板フレーム１９ｑとを用いて説明したが、
図示していない前記単一金属基板１１の連続体に、前記
単一導体回路基板１３を熱圧着し、図示していない、前
記単一の半導体回路素子搭載基板２０ａの連続体を形成
した後、該連結体を所定長さに切断して図５に示す半導
体回路素子搭載基板フレーム２０ｂを形成することもで
きる。これによって、半導体回路素子搭載基板フレーム
２５の形成の作業性がさらに向上する。
ーム２０ｂの形成に、前記金属基板フレーム１８ｅと前
記導体回路基板フレーム１９ｑとを用いて説明したが、
図示していない前記単一金属基板１１の連続体に、前記
単一導体回路基板１３を熱圧着し、図示していない、前
記単一の半導体回路素子搭載基板２０ａの連続体を形成
した後、該連結体を所定長さに切断して図５に示す半導
体回路素子搭載基板フレーム２０ｂを形成することもで
きる。これによって、半導体回路素子搭載基板フレーム
２５の形成の作業性がさらに向上する。
【００３７】また、熱圧着を行った後、前記半導体回路
素子搭載基板フレーム２５に滞有す内部残留応力を除去
する加圧キュアー手段を具備した構成とすることもでき
る。これによって、後工程の加熱履歴による反りの発生
を防止することができる。
素子搭載基板フレーム２５に滞有す内部残留応力を除去
する加圧キュアー手段を具備した構成とすることもでき
る。これによって、後工程の加熱履歴による反りの発生
を防止することができる。
【００３８】さらに、前記単一導体回路基板の連接体と
前記単一金属基板の連接体を用いることもできる。これ
によって、半導体回路素子搭載基板フレームの生産効率
がより向上する。
前記単一金属基板の連接体を用いることもできる。これ
によって、半導体回路素子搭載基板フレームの生産効率
がより向上する。
【００３９】つぎに、図６を参照して半導体回路素子実
装加工工程２１につて説明する。図６は本発明の実施の
一例に係る図５に示す状態の半導体回路素子搭載基板フ
レームに半導体回路素子を実装した状態を示す平面図で
ある。
装加工工程２１につて説明する。図６は本発明の実施の
一例に係る図５に示す状態の半導体回路素子搭載基板フ
レームに半導体回路素子を実装した状態を示す平面図で
ある。
【００４０】本発明に係る前記半導体回路素子実装加工
工程２１においては、前記半導体回路素子搭載基板フレ
ーム成形加工工程２０から供給された前記半導体回路素
子搭載基板フレーム２０ｂの単一の半導体回路素子搭載
基板２０ａに設けた半導体回路素子収納開口部１３ｃ
に、半導体回路素子１２を導電性接着剤を介在させて接
合し、前記半導体回路素子搭載基板フレーム２０ｂに半
導体回路素子の搭載を行う半導体回路素子搭載手段と、
ボンディング・ワイヤ１３ａの一端部を、半導体回路素
子１２の複数の電極パッド１２ｂに、他端部を、前記導
体回路基板１３の複数のワイヤ・ボンディング・パッド
１９ｊに、それぞれ一対一の接続を行って電気的導通回
路の形成を行うワイヤ・ボンディング手段と、前記半導
体回路素子１２、ボンディング・ワイヤ１３ａ及びソル
ダー・マスクの一端部とを封止し、ポッティング・レジ
ン・パッケィジ１６の形成を行うポッティング樹脂封止
手段とを具備し、図６に示す、半導体素子が実装された
半導体素子実装フレーム２１ａの形成を行い次工程の半
導体装置形成加工工程２２に供給される構成とされてい
る。
工程２１においては、前記半導体回路素子搭載基板フレ
ーム成形加工工程２０から供給された前記半導体回路素
子搭載基板フレーム２０ｂの単一の半導体回路素子搭載
基板２０ａに設けた半導体回路素子収納開口部１３ｃ
に、半導体回路素子１２を導電性接着剤を介在させて接
合し、前記半導体回路素子搭載基板フレーム２０ｂに半
導体回路素子の搭載を行う半導体回路素子搭載手段と、
ボンディング・ワイヤ１３ａの一端部を、半導体回路素
子１２の複数の電極パッド１２ｂに、他端部を、前記導
体回路基板１３の複数のワイヤ・ボンディング・パッド
１９ｊに、それぞれ一対一の接続を行って電気的導通回
路の形成を行うワイヤ・ボンディング手段と、前記半導
体回路素子１２、ボンディング・ワイヤ１３ａ及びソル
ダー・マスクの一端部とを封止し、ポッティング・レジ
ン・パッケィジ１６の形成を行うポッティング樹脂封止
手段とを具備し、図６に示す、半導体素子が実装された
半導体素子実装フレーム２１ａの形成を行い次工程の半
導体装置形成加工工程２２に供給される構成とされてい
る。
【００４１】つぎに、図７を参照して半導体装置形成加
工工程２２につて説明する。図７は本発明の実施の一例
に係る図６に示す状態の半導体素子搭載基板フレームに
ソルダー・ボールを形成した状態を示す平面図である。
工工程２２につて説明する。図７は本発明の実施の一例
に係る図６に示す状態の半導体素子搭載基板フレームに
ソルダー・ボールを形成した状態を示す平面図である。
【００４２】本発明に係る前記半導体装置形成加工工程
２２においては、前記半導体回路素子実装フレーム形成
加工工程２１から供給された半導体回路素子実装フレー
ム２１ａのソルダー・マスク層１５に形成され、格子状
（グリッド・アレイ状）に配列された複数の空間部１５
ａのそれぞれに易溶融性ソルダー・ボールを載置し、リ
フローを行って前記外部接続端子パッド１９ｋに接合し
た状態で前記ソルダー・マスク層１５面側に突出した易
溶融性ソルダー・ボールの形成を行う外部端子形成を行
って図７に示す単一の半導体装置を複数連結した半導体
装置連接フレーム２２ａの形成を行った後、単一の半導
体装置を保持する前記連結タブ１８ｃを除去する加工を
行い図１（ｂ）に示す半導体装置１０を形成する構成と
されている。
２２においては、前記半導体回路素子実装フレーム形成
加工工程２１から供給された半導体回路素子実装フレー
ム２１ａのソルダー・マスク層１５に形成され、格子状
（グリッド・アレイ状）に配列された複数の空間部１５
ａのそれぞれに易溶融性ソルダー・ボールを載置し、リ
フローを行って前記外部接続端子パッド１９ｋに接合し
た状態で前記ソルダー・マスク層１５面側に突出した易
溶融性ソルダー・ボールの形成を行う外部端子形成を行
って図７に示す単一の半導体装置を複数連結した半導体
装置連接フレーム２２ａの形成を行った後、単一の半導
体装置を保持する前記連結タブ１８ｃを除去する加工を
行い図１（ｂ）に示す半導体装置１０を形成する構成と
されている。
【００４３】
【効果】以上のように、本発明では、位置決め用パイッ
ト孔を有する金属基板フレームの金属基板をベースと
し、これに、別体に形成された導体回路基板の圧着を行
い成形された半導体回路素子搭載基板フレームを半導体
回路素子実装キャリヤとして半導体回路素子の実装を行
う構成とされているので、従来技術で生じていた問題点
を解消して、半導体装置の自動化を図ることができ製造
時間の短縮、工程の簡素化が可能となり、半導体回路素
子実装の作業性を向上し、生産性の優れた低コスト半導
体装置を提供することができる。
ト孔を有する金属基板フレームの金属基板をベースと
し、これに、別体に形成された導体回路基板の圧着を行
い成形された半導体回路素子搭載基板フレームを半導体
回路素子実装キャリヤとして半導体回路素子の実装を行
う構成とされているので、従来技術で生じていた問題点
を解消して、半導体装置の自動化を図ることができ製造
時間の短縮、工程の簡素化が可能となり、半導体回路素
子実装の作業性を向上し、生産性の優れた低コスト半導
体装置を提供することができる。
【００４４】さらに、半導体回路素子の搭載基板に要求
される高熱拡散性及び熱膨張率の整合性を著しく向上さ
せることができる。
される高熱拡散性及び熱膨張率の整合性を著しく向上さ
せることができる。
【図１】本発明の実施の一例に係る半導体装置の構成を
示す断面図である。
示す断面図である。
【図２】本発明の実施の一例に係る半導体装置の製造工
程を示すブロック図である。
程を示すブロック図である。
【図３】本発明の実施の一例に係る金属基板フレーム形
成工程で形成された金属基板フレームを示す平面図であ
る。
成工程で形成された金属基板フレームを示す平面図であ
る。
【図４】（ａ）は本発明の実施の一例に係る導体回路基
材シートを示す平面図である。（ｂ）は（ａ）に示す状
態の導体回路基材シートに導体回路を形成した導体回路
基板シートを示す平面図である。（ｃ）は（ｂ）に示す
状態の導体回路基板シートから分離された導体回路基板
フレームを示す平面図である。
材シートを示す平面図である。（ｂ）は（ａ）に示す状
態の導体回路基材シートに導体回路を形成した導体回路
基板シートを示す平面図である。（ｃ）は（ｂ）に示す
状態の導体回路基板シートから分離された導体回路基板
フレームを示す平面図である。
【図５】本発明の実施の一例に係る半導体回路素子搭載
基板フレームを示す平面図である。
基板フレームを示す平面図である。
【図６】本発明の実施の一例に係る
【図５】に示す状態の半導体回路素子搭載基板フレーム
に半導体回路素子を実装した状態を示す平面図である。
に半導体回路素子を実装した状態を示す平面図である。
【図７】本発明の実施の一例に係る
【図６】に示す状態の半導体回路素子実装フレームにソ
ルダー・ボールを形成した状態を示す平面図である。
ルダー・ボールを形成した状態を示す平面図である。
１０ 半導体装置 １１ 金属基板 １１ａ ニッケルめっき層 １１ｂ 半導体素子搭載領域部 １２ 半導体回路素子 １２ａ Ａｇ・ペースト １２ｂ 電極パッド １３ 導体回路基板 １３ａ ボンデイング・ワイヤ １３ｂ 導体リード層 １３ｃ 導体回路層（パターン） １３ｄ 半導体素子収納開口部 １４ プリフレグ層 １５ ソルダー・マスク層 １５ａ 空間部 １６ ポッティング・レジン・パッケージ １７ 易溶融性ソルダー・ボール １８ 金属基板フレーム形状加工工程 １８ａ パイロット孔 １８ｂ サイドレール １８ｃ 連結タブ １８ｄ スリット １８ｅ 金属基板フレーム １９ 導体回路基板フレーム形状加工工程 １９ａ 銅箔 １９ｂ ガラス・クロス・エポキシ樹脂基材又はフレキ
シブル樹脂基板 １９ｃ パイロット孔 １９ｄ サイドレール １９ｅ 導体回路基材 １９ｆ 連結タブ １９ｇ 導体回路基材フレーム １９ｈ 外枠 １９ｉ 導体回路基材フレーム・シート １９ｊ ワイヤ・ボンディング・パッド １９ｋ 外部接続端子パッド（又はランド） １９ｎ 支持タブ １９ｑ 導体回路基板フレーム １９ｒ 導体回路基板フレーム・シート ２０ 半導体回路素子搭載基板フレーム形成加工工程 ２０ａ 半導体回路素子搭載基板 ２０ｂ 半導体回路素子搭載基板フレーム ２１ 半導体回路素子実装加工工程 ２１ａ 半導体回路素子実装フレーム ２２ 半導体装置形成加工工程 ２２ａ 半導体装置連接フレーム
シブル樹脂基板 １９ｃ パイロット孔 １９ｄ サイドレール １９ｅ 導体回路基材 １９ｆ 連結タブ １９ｇ 導体回路基材フレーム １９ｈ 外枠 １９ｉ 導体回路基材フレーム・シート １９ｊ ワイヤ・ボンディング・パッド １９ｋ 外部接続端子パッド（又はランド） １９ｎ 支持タブ １９ｑ 導体回路基板フレーム １９ｒ 導体回路基板フレーム・シート ２０ 半導体回路素子搭載基板フレーム形成加工工程 ２０ａ 半導体回路素子搭載基板 ２０ｂ 半導体回路素子搭載基板フレーム ２１ 半導体回路素子実装加工工程 ２１ａ 半導体回路素子実装フレーム ２２ 半導体装置形成加工工程 ２２ａ 半導体装置連接フレーム
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 23/50
Claims (4)
- 【請求項１】 ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）型の半導体装置の製造方法であって、所要数の位置
決め用のパイロット孔を有するサイドレールに、連結タ
ブを介して連結され、中央部に半導体回路素子搭載領域
を設けた複数の単一金属基板をを連接した金属基板フレ
ームと所要数の位置決め用のパイロット孔を穿設したサ
イドレールに連結タブを介して連結され、中央部に半導
体回路素子収納開口部を設けた複数の単一導体回路基板
を連接した導体回路基板フレームとをそれぞれ別体に形
成する形状加工を行って、前記金属基板フレームに、前
記パイロット孔を基準に前記導体回路基板フレームを整
合させ、それぞれの前記単一金属基板に前記導体回路基
板フレームから分離した前記単一導体回路基板を絶縁性
接着剤を介し、それぞれ熱圧着して半導体回路素子搭載
基板フレーム（半導体回路素子搭載キャリヤ）の形成を
行った後、該半導体回路素子搭載基板フレーム上に半導
体回路素子を実装し、該実装フレームから前記連結タブ
を除去する加工を行い半導体装置を形成することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記金属基板フレーム形状加工工程は、
ニッケルめっき被膜層を形成するめっき処理手段を具備
する構成としたことを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記金属基板フレームの形状は、プレス
加工又は／及びエッチング加工を行って形成する構成と
したことを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項４】 前記プレス加工又は／及びエッチング加
工においては、前記半導体回路素子搭載領域に凹形状の
ディプレス（オフ・セット）を形成する加工手段を具備
する構成としたことを特徴とする請求項３記載の半導体
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13601995A JP3096226B2 (ja) | 1995-05-09 | 1995-05-09 | 半導体装置の製造方法 |
| US08/584,299 US5661086A (en) | 1995-03-28 | 1996-01-11 | Process for manufacturing a plurality of strip lead frame semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13601995A JP3096226B2 (ja) | 1995-05-09 | 1995-05-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927563A JPH0927563A (ja) | 1997-01-28 |
| JP3096226B2 true JP3096226B2 (ja) | 2000-10-10 |
Family
ID=15165292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13601995A Expired - Fee Related JP3096226B2 (ja) | 1995-03-28 | 1995-05-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3096226B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10260836B1 (en) | 2014-06-06 | 2019-04-16 | Justin D. Tafoya | Archery training system |
| US11236965B1 (en) | 2014-06-06 | 2022-02-01 | Justin Tafoya | Archery training system |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1072396C (zh) * | 1997-04-04 | 2001-10-03 | 华通电脑股份有限公司 | 免基板及免锡球的球阵式集成电路封装方法 |
| JP3097653B2 (ja) | 1998-04-17 | 2000-10-10 | 日本電気株式会社 | 半導体装置用パッケージおよびその製造方法 |
| JP4506491B2 (ja) * | 2005-02-07 | 2010-07-21 | 凸版印刷株式会社 | 面付けリードフレーム及びその製造方法並びに半導体装置 |
-
1995
- 1995-05-09 JP JP13601995A patent/JP3096226B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10260836B1 (en) | 2014-06-06 | 2019-04-16 | Justin D. Tafoya | Archery training system |
| US10563950B2 (en) | 2014-06-06 | 2020-02-18 | Justin D. Tafoya | Archery training system |
| US11236965B1 (en) | 2014-06-06 | 2022-02-01 | Justin Tafoya | Archery training system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0927563A (ja) | 1997-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100537972B1 (ko) | 집적 회로 패키지용 칩 스케일 볼 그리드 어레이 | |
| US5661086A (en) | Process for manufacturing a plurality of strip lead frame semiconductor devices | |
| US5519936A (en) | Method of making an electronic package with a thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| US5773884A (en) | Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| KR100324333B1 (ko) | 적층형 패키지 및 그 제조 방법 | |
| US5633533A (en) | Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| JP3238004B2 (ja) | 半導体装置の製造方法 | |
| KR20000057332A (ko) | 집적 회로 패키지를 위한 칩 규모 볼 그리드 어레이 | |
| JP3093960B2 (ja) | 半導体回路素子搭載基板フレームの製造方法 | |
| JP2000277649A (ja) | 半導体装置及びその製造方法 | |
| JP3096226B2 (ja) | 半導体装置の製造方法 | |
| JP4038021B2 (ja) | 半導体装置の製造方法 | |
| JP3103281B2 (ja) | 樹脂封止型半導体装置 | |
| JP3115807B2 (ja) | 半導体装置 | |
| JP3115802B2 (ja) | 半導体装置 | |
| JP3398556B2 (ja) | 半導体装置の製造方法 | |
| JP3030605B2 (ja) | 半導体装置 | |
| JPH10154768A (ja) | 半導体装置及びその製造方法 | |
| JP3019043B2 (ja) | 半導体装置の製造方法 | |
| JP2700253B2 (ja) | 電子部品装置 | |
| JPH07297236A (ja) | 半導体素子実装用フィルムと半導体素子実装構造 | |
| JPS58134450A (ja) | 半導体装置およびその製造方法 | |
| KR100520443B1 (ko) | 칩스케일패키지및그제조방법 | |
| JP4175339B2 (ja) | 半導体装置の製造方法 | |
| JPH09270435A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |