JP6724449B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
半導体素子を導電パターン上に搭載して樹脂封止した半導体装置が知られている(例えば、特許文献1〜4参照)。
[特許文献1] 特開平6−13501号公報
[特許文献2] 特開2004−207277号公報
[特許文献3] 特開2009−64852号公報
[特許文献4] 国際公開2013/118478
しかし、樹脂が導電パターンに十分に固定されていない場合には、導電パターンと樹脂の界面で剥離が生じ、半導体装置の信頼性が低下するおそれがある。
本発明の第1の態様においては、絶縁板と、絶縁板の第1面上に設けられた第1導電部と、第1導電部上に搭載される半導体素子と、絶縁板の第1面側における第1導電部および半導体素子を封止するモールド材料とを備え、絶縁板の材料は、第1導電部の材料よりもモールド材料との密着性が高く、第1導電部は、一部において絶縁板との間にモールド材料が充填された間隙を有する半導体装置を提供する。また、第1の態様に関連して、第1面上に第1導電部が設けられた絶縁板を用意する段階と、第1導電部上に半導体素子を搭載する段階と、絶縁板の第1面側における第1導電部および半導体素子をモールド材料により封止する段階とを備え、絶縁板の材料は、第1導電部の材料よりもモールド材料との密着性が高く、封止する段階は、第1導電部の一部における絶縁板との間の間隙にモールド材料を充填する半導体装置の製造方法を提供する。
本発明の第2の態様においては、絶縁板と、絶縁板の第1面に形成された第1導電部と、第1導電部上に搭載される半導体素子と、絶縁板の第1面側における第1導電部および半導体素子を封止するモールド材料とを備え、第1導電部は、絶縁板側に設けられ、互いに離れた異なる位置で絶縁板の第1面に接合される複数の凸部と、隣接する凸部同士の間の少なくとも一部において、絶縁板との間にモールド材料が充填される間隙とを有する半導体装置を提供する。また、第2の態様と関連して、第1面上に第1導電部が設けられた絶縁板を用意する段階と、第1導電部上に半導体素子を搭載する段階と、絶縁板の第1面側における第1導電部および半導体素子をモールド材料により封止する段階とを備え、第1導電部は、絶縁板側に設けられ、互いに離れた異なる位置で絶縁板の第1面に接合される複数の凸部を有し、封止する段階は、隣接する凸部同士の間の少なくとも一部における、第1導電部と絶縁板との間の間隙にモールド材料を充填する半導体装置の製造方法を提供する。
本発明の第3の態様においては、絶縁板と、絶縁板の第1面に形成された金属膜および金属膜に接合された金属板を有する第1導電部と、金属板上に搭載される半導体素子と、絶縁板の第1面側における第1導電部および半導体素子を封止するモールド材料とを備え、金属板および絶縁板の間の少なくとも一部において、金属膜が設けられずにモールド材料が充填された間隙を有する半導体装置を提供する。また、第3の態様と関連して、第1面上に形成された金属膜および金属膜に接合された金属板を含む第1導電部が設けられた絶縁板を用意する段階と、金属板上に半導体素子を搭載する段階と、絶縁板の第1面側における第1導電部および半導体素子をモールド材料により封止する段階とを備え、封止する段階は、金属板および絶縁板の間の少なくとも一部における、金属膜が設けられていない間隙にモールド材料を充填する半導体装置の製造方法を提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体装置10の一例を示す。 図1の半導体装置10のユニット100の一部の断面図を示す。 図1のA部に係る斜視図を示す。 絶縁板130上における凹部125の形状のバリエーションを示す。 絶縁板130上における凹部125の形状のバリエーションを示す。 本実施形態の変形例に係る半導体装置10の一例を示す。 図6の半導体装置10のユニット100の一部の断面図を示す。 図6のA部に係る斜視図を示す。 半導体装置10の製造方法の一例を示す。 密着強度試験の一例を示す。 モールド材料190の各材料に対する密着強度を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[1 本実施形態に係る半導体装置10]
[1.1 半導体装置10の構成]
図1は、本実施形態に係る半導体装置10の一例を示す。例えば、半導体装置10は、パワー半導体素子を搭載し、工作機械及びロボットにおける電力制御等に用いられる電力制御用電子部品であってよい。図1(a)は、半導体装置10の長手方向における断面図を示す。まず、図1(a)により半導体装置10の層構成を説明する。半導体装置10は、半導体素子110と、第1導電部120と、絶縁板130と、第2導電部140と、プリント回路基板160と、導電ポスト170と、外部端子180と、外部端子182と、モールド材料190と、を備える。
半導体素子110は、第1導電部120の上に搭載されたパワー半導体素子であってよい。例えば、半導体素子110は、SiC等の化合物半導体からなるスイッチング素子であり、第1面(上面)及び第2面(下面)のそれぞれに電極を有する縦型の金属酸化物半導体電界効果トランジスタ(MOSFET)、絶縁ゲートバイポーラトランジスタ(IGBT)等を採用することができる。なお、半導体素子110は、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。
例えば、半導体素子110がMOSFET(又はIGBT)である場合、第1面(上面)側に、導電ポスト170と接合するソース電極(エミッタ電極)及びゲート電極、裏面にドレイン電極(コレクタ電極)を有してよい。また、半導体素子110は、第2面(下面)側に、ドレイン電極(又はコレクタ電極)を第1導電部120に接続し、第1導電部120を介して絶縁板130上に固着されてよい。なお、半導体素子110の両面には、第1導電部120及び導電ポスト170と接合するための導電性接合材が設けられてよい。
第1導電部120は、半導体素子110を絶縁板130に対して固定する。第1導電部120は、多層構成であってよく、絶縁板130との間にモールド材料が充填される間隙を有する間隙形成層121を、少なくとも一部に含む。第1導電部120は、少なくとも一部に銅を含んでよい。第1導電部120の詳細は後述する。
絶縁板130は、第1導電部120が設けられる第1面、及び、第2導電部140が設けられる第2面を有し、第1導電部120及び第2導電部140を電気的に絶縁する。絶縁板130は、一定以上の強度のある絶縁基板であればよく、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスから構成されるセラミック板であってよい。これに代えて、絶縁板130は樹脂板等であってもよい。
第2導電部140は、半導体素子110から生じた熱を、第1導電部120及び絶縁板130を介して半導体装置10の下部から放熱する。第2導電部140は、多層構成であってよい。第2導電部140の詳細は後述する。
プリント回路基板160は、半導体素子110の電極を外部端子182に接続する基板であり、絶縁基材及びこの表面に形成された配線パターンを有する。絶縁基材は、例えばガラスエポキシ材等から構成されるリジッド基板又はポリイミド材等から構成されるフレキシブル基板を採用することができる。絶縁基材には、導電ポスト170、外部端子180、及び、外部端子182を通す複数の貫通孔が設けられている。配線パターンは、銅、アルミニウム等の導電性金属を用いて、絶縁基材の表面に設けられている。例えば、プリント回路基板160の配線パターンは、導電ポスト170を外部端子180及び外部端子182に接続する。
導電ポスト170は、半導体素子110とプリント回路基板160との間に設けられて、両者を通電するための導電部材であり、例えば、銅、アルミニウム等の導電性金属を用いて円柱状に成形されている。なお、導電ポスト170は、その下端をはんだ等の導電性接合材により半導体素子110に接続することでそれらの上に立設され、上端をはんだ、ロウ付け、又はカシメによりプリント回路基板160の配線パターンに接続されてよい。
一例として、導電ポスト170は、1つの半導体素子110に対して3つのポストを含んでよい。この場合、3つのうちの2つのポストは半導体素子110のソース電極又はこれに繋がる端子上に立設され、プリント回路基板160上の配線パターンに接続し、残りの1つのポストは、半導体素子110のゲート電極又はこれに繋がる端子上に立設され、プリント回路基板160上の配線パターンに接続してよい。
外部端子180及び外部端子182は、半導体素子110から出力される電流を導通して半導体装置10外に出力するための端子である。外部端子180及び外部端子182は、それぞれが複数の端子を含んでよく、各端子は例えば銅、アルミニウム等の導電性金属を用いて円柱状又は四角柱状に成形されていてよい。
一例として、外部端子180は、第1導電部120上に立設され、プリント回路基板160の孔部を介して上方に延び、モールド材料190から突出する。外部端子180は、プリント回路基板160の配線パターンを介して半導体素子110のドレイン電極及びソース電極に接続されて、出力端子として機能してよい。
また、一例として、外部端子182は、プリント回路基板160の配線パターン上に立設されて上方に延び、モールド材料190から突出する。外部端子182は、プリント回路基板160の配線パターン並びに導電ポスト170を介して半導体素子110のゲート電極に接続されて、ゲート端子として機能してよい。これにより、外部端子182は、半導体装置10外から半導体素子110に制御信号を入力する。
モールド材料190は、外部端子180及び外部端子182の一部を露出した状態で、半導体素子110、第1導電部120、絶縁板130、第2導電部140、プリント回路基板160、導電ポスト170、及び、外部端子180並びに外部端子182の一部を封止する。モールド材料190は、第1導電部120の材料との密着性よりも絶縁板130の材料と密着性が高い熱硬化性樹脂であってよい。
ここで、絶縁板130の材料上にモールド材料190を固めて当該絶縁板130の材料の面方向に力を加えたときにモールド材料190が剥離するときの力が、第1導電部120の材料上にモールド材料190を固めて当該第1導電部120の材料の面方向に力を加えたときにモールド材料が剥離するときの力よりも大きい場合に、「第1導電部120の材料との密着性よりも絶縁板130の材料と密着性が高い」としてよい。
一例として、モールド材料190は、エポキシ樹脂を好適に用いることができる。これに代えて、モールド材料190は、ポリイミド樹脂、イソシアネート樹脂、アミノ樹脂、フェノール樹脂、シリコン系樹脂、又はその他の熱硬化性樹脂であってよい。モールド材料190は、無機フィラー等の添加物を更に含有してもよい。
ここで、半導体装置10は、それぞれが1又は複数の半導体素子110を搭載する複数のユニットにより構成されてよい。例えば、半導体装置10は、図1(a)に示すように、それぞれが半導体素子110、第1導電部120、絶縁板130、及び、第2導電部140を備える複数のユニット(ユニット100a及びユニット100b)により構成されてよい。なお、ユニット100aとユニット100bを区別しない場合、単にユニット100と記載する。
図1(b)は、図1(a)に示すユニット100a及びユニット100bの間隙形成層121の上面側から観察した平面図である。破線は、第1導電部120の面上で半導体素子110が搭載される領域に対応する間隙形成層121上の領域を示す。
ここで、第1導電部120は、面積が最大である主導電部材および少なくとも1つの副導電部材を含む互いに離れた複数の導電部材を有してよい。図1(b)の間隙形成層121aは、間隙形成層121のうち主導電部材に対応する部分を示し、間隙形成層121bは、間隙形成層121のうち副導電部材に対応する部分を示す。
間隙形成層121aの外縁部には、間隙形成層の内側方向に向かって1又は複数の凹部125が設けられる。例えば、複数の凹部125が、間隙形成層121の外縁において、等間隔又は異なる間隔で設けられてよい。半導体装置10をモールド材料190で樹脂封止する際には、凹部125にもモールド材料190が充填される。後述するように第1導電部120は、一部(例えば、凹部125に対応する部分)において絶縁板130との間にモールド材料が充填される間隙を有する。
図2は、図1の半導体装置10のユニット100の一部の断面図を示す。
[1.2 第1導電部120の構成]
まず、第1導電部120の構成を説明する。図示するように、第1導電部120は、金属板123と、接合層124と、金属膜126と、接合層128とを有する。
金属板123は、半導体素子110を第1面(上面)に搭載し、第2面(下面)が接合層124を介して金属膜126に接合される。例えば、金属板123は、厚さ0.1〜3mm(一例として1mm)の銅板であってよい。金属板123は、半導体素子110と外部端子180を接続するための回路パターンが形成されていてよい。
接合層124は、金属板123と金属膜126とを接合する層であり、導電性接合材により形成されてよい。例えば、接合層124は、はんだ材により形成されてよく、一例として、錫−銀系の厚さ0.1mmのはんだ板により形成されてよい。
金属膜126は、接合層128を介して絶縁板130の第1面上に形成される。例えば、金属膜126は、厚さ0.1〜1mm(一例として厚さ0.3mm)の銅箔であってよい。金属膜126には、金属板123に対応する回路パターンが形成されていてよい。
接合層128は、金属膜126と絶縁板130とを接合する層であり、ロウ材等の導電性接合材により形成されてよい。例えば、接合層128は、厚さ0.02mmの銀ロウにより形成されてよい。
ここで、第1導電部120は、金属板123および絶縁板130の間の少なくとも一部において、金属膜126が設けられずにモールド材料190が充填された間隙122(凹部125に相当)を有する。例えば、図2に示すように、金属板123及び絶縁板130の間で、接合層124、金属膜126、及び、接合層128が間隙形成層121aを形成し、当該間隙形成層121a中に接合層124、金属膜126及び接合層128が存在しない凹部125が設けられる。
凹部125を設けない場合、主として金属板123とモールド材料190との密着によりユニット100をモールド材料190に固定することになるが、凹部125を有する本実施形態の半導体装置10によれば、モールド材料190を凹部125に充填することで、アンカー効果によりモールド材料190をユニット100から剥離しにくくする。また、モールド材料190が第1導電部120の材料よりも絶縁板130の材料と密着性が高いものを用いた場合、ユニット100とモールド材料190との密着をより向上することによって、モールド材料190をユニット100から剥離しにくくする。このように、半導体装置10によれば、ユニット100がモールド材料190からの剥離を防止することができ、信頼性を向上することができる。
凹部125は、半導体素子110および第1導電部120の接触面から絶縁板130に向かって45度の角度で広がる空間領域外に少なくとも一部が位置するように設けられてもよい。例えば、凹部125は、図2の破線の直角三角形で示す領域の外側(左側)に形成されてよい。
半導体素子110からの放熱は、下側45度の角度の範囲において顕著に広がる。ここで当該構成を採用することにより、半導体素子110からの放熱が、半導体素子110の下部45度の範囲において妨げられないので、半導体素子110の放熱を効果的に行うことができる。
なお、図1(b)に示す通り、間隙形成層121bの一部には凹部125が設けられなくてよい。この結果、第1導電部120の複数の導電部材のうち主導電部材を含む一部の導電部材のみに対して凹部125が設けられてよい。この場合、面積の大きい主導電部材に凹部125が設けられるので、凹部125を形成したことによる主導電部材の形状に対する影響が比較的小さくすることができる。また、間隙形成層121aに加えて/代えて、間隙形成層121bの外縁部にも1又は複数の凹部125が設けられてもよい。
[1.3 第2導電部140の構成]
次に、第2導電部140の構成を説明する。第2導電部140は、金属板142と、接合層144と、金属膜146と、接合層148とを有する。
金属板142は、放熱板として機能し、接合層144を介して金属膜146に接合される。例えば、金属板142は、厚さ0.1〜3mm(一例として1mm)の銅板であってよい。金属板142は、略矩形のベタパターンであってよい。ここで、略矩形とは、矩形形状から角部分を面取りした形状、矩形に類似する形状、及び、矩形形状を含んでよい。
接合層144は、金属板142と金属膜146とを接合する層であり、導電性接合材により形成されてよい。例えば、接合層144は、はんだ材により形成されてよく、一例として、錫−銀系の厚さ0.05〜0.5mm(一例として厚さ0.1mm)のはんだ板により形成されてよい。ここで、接合層144は、金属板142よりも主面の外側及び第2面側(下側)にはみ出した部分を有してよく、例えば、金属板142の主面外側に0.1mm程度はみ出していてよい。これにより、接合層144は、金属板142と金属膜146をより強固に接合することができる。
金属膜146は、接合層148を介して絶縁板130の第2面上に形成される。例えば、金属膜146は、厚さ0.1〜1mm(一例として厚さ0.3mm)の銅箔であってよい。金属膜146は、金属板142と対応する略矩形のベタパターンであってよい。金属膜146は、金属板142よりも大きな面を有してよい。
接合層148は、金属膜146と絶縁板130とを接合する層であり、ロウ材等の導電性接合材により形成されてよい。例えば、接合層148は、厚さ0.01〜0.1mm(一例として厚さ0.02mm)の銀ロウにより形成されてよい。接合層148は、金属膜146よりも大きく、絶縁板130よりも小さな面を有してよい。
なお、金属膜126、接合層128、絶縁板130、金属膜146、及び、接合層148は、AMB(Active Metal Brazing)法により形成されるAMB基板であってよい。これに代えて、金属膜126及び金属膜146は、接合層128及び接合層148を介さずに絶縁板130に接合されていてもよい。この場合、金属膜126、絶縁板130及び金属膜146は、DCB(Direct Copper Bond)法により形成されるDCB基板であってよい。
図2では第2導電部140に間隙は設けられていない形態を説明した。これに代えて、第2導電部140は、一部において絶縁板130との間にモールド材料190が充填された間隙を有してよい。この場合、第2導電部140は、第1導電部120の間隙形成層121aと同様に、外縁部分において、接合層144、金属膜146、及び、接合層148を、絶縁板130と金属板142との間に設けないことにより、間隙(凹部)を形成してよい。
図3は、図1のA部に係る斜視図を示す。図中の点線は金属板123の下面を表す。図示するように、凹部125は、金属膜126の凹部、金属板123の第2面(下面)、及び、絶縁板130の第1面(上面)に囲まれた非貫通穴を形成する。半導体装置10は、この非貫通穴にモールド材料190を充填することによりアンカー効果を生じ、より強固にモールド材料190とユニット100を固着することができる。
図3の態様では、金属膜126に凹部が設けられており、基板のパターン作成時にエッチング等により作成できる。このように金属板123に間隙形成層121aのように凹部を設けないので、金属板123に凹部を設けるための追加の加工が不要である。これに代えて、または加えて、金属板123に、溝加工等を行い、間隙形成層121aの凹部に対応する形状の凹部を設けてもよい。
[1.3 凹部125の形状]
図4及び図5は、絶縁板130の第1面(及び/又は第2面)上における凹部125の形状のバリエーションを示す。
凹部125は、多角形状であってよい。例えば、凹部125は、正多角形又は非正多角形であってよく、例えば、図4(a)に示す矩形、(b)に示す六角形であってよい。また、凹部125は、円または楕円形状の少なくとも一部を含む形状であってよく、例えば、図4(c)に示す下部の弓部分を除いた円形状であってよい。また、凹部125は、第1導電部120(又は第2導電部140)の縁部から凹部125の内部に向かって開口幅が大きくなる形状又は小さくなる形状であってよく、例えば、図4(d)に示す縁部側が短底となる台形であってよい。
また、凹部125は、第1導電部120(又は第2導電部140)の縁部から凹部125の内部に向かって少なくとも1つの折れ曲がりまたはカーブを有する形状であってよく、例えば、図5(e)に示す1回折れ曲がった形状、又は、図5(f)に示す2回折れ曲がった形状であってよい。また、凹部125は、第1導電部120(又は第2導電部140)の縁部から凹部125の内部に向かって開口幅が大きくなった後小さくなり再び大きくなる形状であってよく、例えば、図5(g)に示す縁部側が短底となる台形を平行に2個連ねた形状、図5(h)に示す縁部側を向いた凸形状を直列に2個連ねた形状、又は、図5(i)に示す円(又は楕円)を2個連ねた形状であってよい。また、凹部125は、第1導電部120(又は第2導電部140)の縁部から凹部125の内部に向かって開口幅が小さくなった後大きくなり再び小さくなる形状(例えば、図5(g)の凹部125を上下反転した形状)であってよい。
凹部125は、例えば上記の形状のいずれかを採ることにより、モールド材料190をアンカー効果により強固に固定し、モールド材料190がユニット100から剥離するのを防止することができる。また、凹部125は、角を面取りした形状であると応力を分散する観点から好ましい。例えば、凹部125は、図4(a)(b)(d)、及び、図5(e)〜(h)に示す形状において、角が面取り処理された形状であってよい。
[2 変形例に係る半導体装置10]
図6は、本実施形態の変形例に係る半導体装置10の一例を示す。本変形例において、図1〜図3で説明した実施形態の半導体装置10と同様の点については説明を省略する。本変形例において、第1導電部120は、間隙形成層121aにおいて、本体部220、及び、複数の凸部222を有する。
本体部220は、絶縁板130の第1面側に設けられ、半導体素子110を搭載する。凸部222は、第1導電部120における金属板123から下側に突出したアイランド状の部分であり、絶縁板130の第1面側に設けられ、互いに離れた異なる位置で複数設けられる。本体部220と凸部222の間に間隙224が形成され、隣接する凸部222同士の間の少なくとも一部に間隙226が形成される。
図7は、図6の半導体装置10のユニット100の一部の断面図を示す。図7に示すように、本体部220及び凸部222は、絶縁板130の第1面側に設けられ絶縁板130に接合され、接合層124、金属膜126、及び、接合層128を含む間隙形成層121aに設けられてよい。本体部220と凸部222との間の間隙224の一部又は全体において、金属板123と絶縁板130との間にモールド材料が充填される。また、隣接する凸部同士の間の間隙226(図示せず)の少なくとも一部においても、金属板123と絶縁板130との間にモールド材料が充填される。
ここで、間隙224は、図7の破線の直角三角形で示すように半導体素子110および第1導電部120の接触面から絶縁板130に向かって45度の角度で広がる空間領域外に一部又は全体が位置するように設けてよい。
なお、図7では第2導電部140に間隙224及び間隙226が設けられていない形態を説明した。これに代え、または加えて、第2導電部140は、一部において絶縁板130との間にモールド材料190が充填された間隙を有してよい。この場合、第2導電部140には、第1導電部120と同様に、本体部及び凸部を有してよく、本体部と凸部の間の間隙、及び、凸部間の間隙が設けられてよい。
図8は、図6のA部に係る斜視図を示す。図中の点線は金属板123の下面を表す。半導体装置10は、間隙形成層121aの間隙224及び間隙226にモールド材料190を充填することにより、より強固にモールド材料190とユニット100を固着することができる。
図8の態様では、金属板123に間隙形成層121aのように本体部220及び凸部222のパターンが設けられていないので、金属板123にこれらのパターンを設けるための追加の加工が不要である。これに代えて、金属板123に、パターン加工等を行い、本体部220及び凸部222に対応するパターンを設けてもよい。
[3 半導体装置10の製造方法]
図9は、半導体装置10の製造方法の一例を示す。半導体装置10は、S110〜S230の処理を実行することにより製造される。
まず、S110において、絶縁板130の第1面に金属膜126を形成し、第2面に金属膜146を形成する。例えば、Si製の矩形板を絶縁板130とし、当該絶縁板130の一面上に、図1(b)に示す、凹部125を有する間隙形成層121a及び間隙形成層121bの形状にパターニングされた銅箔をAMB法又はDCB法で接合し、金属膜126とする。これに代えて、絶縁板130に、図6(b)に示す本体部220、凸部222、間隙224、及び、間隙226を有する間隙形成層121a及び間隙形成層121bの形状にパターニングされた銅箔を接合してよい。
また、絶縁板130の他面上に、略矩形のベタパターンの銅箔をAMB法又はDCB法で接合し、金属膜146とする。ここで、絶縁板130よりも小さい略矩形のベタパターンの銅箔を絶縁板130に接合してもよい。AMB法で金属膜126(及び/又は金属膜146)を形成する場合、金属膜126(及び/又は金属膜146)と絶縁板130との間に、ロウ材が接合層128(及び/又は接合層148)として形成される。
次にS130において、金属板123及び金属板142を準備する。例えば、S110で金属膜126の形成に用いた間隙形成層121aの形状において凹部125(又は、間隙224及び間隙226)を設けない形状、及び、間隙形成層121bの形状にパターニングした銅板を金属板123として用意し、略矩形の銅板を金属板142として準備する。ここで、金属板123の形状を、凹部125(又は、間隙224及び間隙226)を有する間隙形成層121aの形状、及び、間隙形成層121bの形状としてよい。
次にS150において、S110で形成した金属膜126及び金属膜146が形成された絶縁板130に、S130で準備した金属板123及び金属板142を取り付ける。例えば、金属膜126の絶縁板130が設けられたのと反対面上に、金属膜126の形状に合わせて接合層124となるペースト状のはんだ材をスクリーン印刷して、金属板123を搭載する。また、金属膜146の絶縁板130が設けられたのと反対面側に、金属膜146の形状に合わせて接合層144となるペースト状のはんだ材をスクリーン印刷して、金属板142を搭載する。ペースト状のはんだ材に代えてパターニングされた板状の半田材を用いてもよい。
このようにS110〜S150を実行することで、第1面上に形成された金属膜126及び金属膜126に接合された金属板123を含む第1導電部120が設けられ、第2面上に形成された金属膜146及び金属膜146に接合された金属板142を含む第2導電部140が設けられた絶縁板130が用意される。
次に、S170において、第1導電部120上に半導体素子110を搭載する。例えば、金属板123上に、両面にはんだ材等の導電性接合材が塗布された半導体素子110を設置する。一例として、半導体素子110は、各ユニット100に対し、図1(b)の破線に示すような複数の位置に設置される。
次に、S190において、半導体素子110を搭載した絶縁板130を箱状の固定治具に収納して固定する。
次に、S210において、半導体素子110を搭載した絶縁板130に、プリント回路基板160を設置する。例えば、予め導電ポスト170が下側に取り付けられたプリント回路基板160を、絶縁板130に対向するように取り付ける。一例として、導電ポスト170の下端が半導体素子110の上面の導電性接合材を介して、半導体素子110の電極に接するように、プリント回路基板160を配置し、プリント回路基板160を固定治具で固定する。その後、プリント回路基板160に外部端子180及び外部端子182を設置する。例えば、外部端子180にプリント回路基板160を貫通させ、金属板123と外部端子180とをはんだ材等の導電性接合材を介して接続し、プリント回路基板160と外部端子182とを導電性接合材を介して接続する。その後、組み立て中のモジュールを加熱炉に設置して加熱することで、はんだ材等を融着させるリフロー処理を行う。
次に、S230において、モールド材料190で封止を行う。例えば、図1(a)で示すように、絶縁板130の第1面側における第1導電部120および半導体素子110をエポキシ樹脂等のモールド材料190により封止する。ここで、第1導電部120の一部における絶縁板130との間にある凹部125にもモールド材料190が充填される。例えば、金属板123および絶縁板130の間の少なくとも一部における、金属膜126が設けられていない間隙にモールド材料が充填される。一例として、予めモールド材料190の硬化温度以上の温度(例えば100℃)に加熱しておいた金型に、組み立て中のモジュールを固定し、硬化温度未満の温度(例えば50℃)の未硬化のエポキシ樹脂を注入することで封止を実行してよい。これにより、注入から比較的短い時間で封止を完了することができる。
本実施形態において、S110〜S230の処理を実行することで、図1又は図6に示す半導体装置10を製造することができる。すなわち、本実施形態の製造方法によれば、ユニット100とモールド材料190との接着を向上し、信頼性が改善された半導体装置10を製造することができる。
[4 密着強度の測定]
図10は、密着強度試験の一例を示す。密着強度試験は、各材料上にモールド材料190を固めて各材料の面方向に力を加えたときにモールド材料190が剥離するときの力を測定することにより行う。例えば、密着強度試験用のモジュールは、各材料で形成された10mm×10mmの基板状の材料300にはんだ付けと同様の熱処理(例えば245℃、12分)を実行し、洗浄及び乾燥後に、フッ素樹脂製の型を用いて底面が直径3.57mmの円で上面が直径3mmの円で高さが4mmの円錐台形状となるように未硬化のモールド材料190を配置し、モールド材料190の熱硬化処理(例えば、170℃、60分)をして得られる。その後、密着強度試験用のモジュールに対して、常温、0.25mm/secの条件でシェア試験を実施し、単位面積あたりの破断強度を測定した。
図11は、図10で示した密着強度試験により得られた各材料に対する密着強度を示す。材料300として、(1)セラミック板(例えばSi)、(2)SiC、(3)ポリイミドフィルム、(4)Cu、(5)Niめっき、(6)Agめっき、(7)Snめっき、を用いた。
図11に示すように絶縁板130に用いられる(1)セラミック板は、金属板123に用いられる(4)Cuと比較して約4.5倍以上と高い密着強度が得られた。これにより、絶縁板130は、モールド材料190に対して、金属板123よりも優れた密着強度を有することがわかる。従って、凹部125、間隙224、及び、間隙226を設け、絶縁板130とモールド材料190との接着面積を増加させた半導体装置10によると、モールド材料190とユニット100との接着がより強固になると言える。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10 半導体装置、100,100a,100b ユニット、110 半導体素子、120 第1導電部、121,121a,121b 間隙形成層、122 間隙、123 金属板、124 接合層、125 凹部、126 金属膜、128 接合層、130 絶縁板、140 第2導電部、142 金属板、144 接合層、146 金属膜、148 接合層、 160 プリント回路基板、170 導電ポスト、180 外部端子、182 外部端子、190 モールド材料、220 本体部、222 凸部、224 間隙、226 間隙、300 材料

Claims (16)

  1. 絶縁板と、
    前記絶縁板の第1面上に設けられた第1導電部と、
    前記第1導電部上に搭載される半導体素子と、
    前記絶縁板の前記第1面側における前記第1導電部および前記半導体素子を封止するモールド材料と
    を備え、
    前記絶縁板の材料は、前記第1導電部の材料よりも前記モールド材料との密着性が高く、
    前記第1導電部は、一部において前記絶縁板との間に前記モールド材料が充填された間隙を有し、
    前記間隙は、前記絶縁板の前記第1面上において、前記第1導電部の縁部から前記間隙の内部に向かって開口幅が大きくなる箇所を含む形状、および、前記第1導電部の縁部から前記間隙の内部に向かって少なくとも1つの折れ曲がりを有する形状、の少なくとも1つの形状を有する、
    半導体装置。
  2. 絶縁板と、
    前記絶縁板の第1面に形成された第1導電部と、
    前記第1導電部上に搭載される半導体素子と、
    前記絶縁板の前記第1面側における前記第1導電部および前記半導体素子を封止するモールド材料と
    を備え、
    前記第1導電部は、
    前記絶縁板側に設けられ、互いに離れた異なる位置で前記絶縁板の前記第1面に接合される複数の凸部と、
    隣接する凸部同士の間の少なくとも一部において、前記絶縁板との間に前記モールド材料が充填される間隙と
    を有し、
    前記間隙は、前記絶縁板の前記第1面上において、前記第1導電部の縁部から前記間隙の内部に向かって開口幅が大きくなる箇所を含む形状、および、前記第1導電部の縁部から前記間隙の内部に向かって少なくとも1つの折れ曲がりを有する形状、の少なくとも1つの形状を有する、
    半導体装置。
  3. 前記第1導電部は、
    前記絶縁板の前記第1面上に形成された金属膜と、
    前記金属膜に接合された金属板と
    を有し、
    前記金属板および前記絶縁板の間の少なくとも一部において、前記金属膜が設けられずに前記モールド材料が充填された前記間隙を有する
    請求項1または2に記載の半導体装置。
  4. 絶縁板と、
    前記絶縁板の第1面に形成された金属膜および前記金属膜に接合された金属板を有する第1導電部と、
    前記金属板上に搭載される半導体素子と、
    前記絶縁板の前記第1面側における前記第1導電部および前記半導体素子を封止するモールド材料と
    を備え、
    前記金属板および前記絶縁板の間の少なくとも一部において、前記金属膜が設けられずに前記モールド材料が充填された間隙を有し、
    前記間隙は、前記絶縁板の前記第1面上において、前記第1導電部の縁部から前記間隙の内部に向かって開口幅が大きくなる箇所を含む形状、および、前記第1導電部の縁部から前記間隙の内部に向かって少なくとも1つの折れ曲がりを有する形状、の少なくとも1つの形状を有する、
    半導体装置。
  5. 前記間隙は、前記絶縁板の前記第1面上において、前記第1導電部の縁部から前記間隙の内部に向かって少なくとも1つの折れ曲がりを有する形状であって、角が面取り処理された形状を有する、
    請求項1から4のいずれか一項に記載の半導体装置。
  6. 前記絶縁板の第2面上に設けられた第2導電部を更に備え、
    前記第2導電部は、一部において前記絶縁板との間に前記モールド材料が充填された第2間隙を有する請求項1から5のいずれか一項に記載の半導体装置。
  7. 前記間隙は、前記半導体素子および前記第1導電部の接触面から前記絶縁板に向かって45度の角度で広がる空間領域外に少なくとも一部が位置する請求項1から6のいずれか一項に記載の半導体装置。
  8. 前記第1導電部は、面積が最大である主導電部材および少なくとも1つの副導電部材を含む互いに離れた複数の導電部材を有し、
    前記複数の導電部材のうち前記主導電部材を含む一部の導電部材のみに対して前記間隙が設けられる
    請求項1から7のいずれか一項に記載の半導体装置。
  9. 前記絶縁板は、セラミック板である請求項1から8のいずれか一項に記載の半導体装置。
  10. 前記第1導電部は、銅を含む請求項1から9のいずれか一項に記載の半導体装置。
  11. 前記モールド材料は、エポキシ樹脂を含む請求項1から10のいずれか一項に記載の半導体装置。
  12. 前記絶縁板の材料上に前記モールド材料を固めて当該絶縁板の材料の面方向に力を加えたときに前記モールド材料が剥離するときの力が、前記第1導電部の材料上に前記モールド材料を固めて当該第1導電部の材料の面方向に力を加えたときに前記モールド材料が剥離するときの力よりも大きい請求項1から11のいずれか一項に記載の半導体装置。
  13. 第1面上に第1導電部が設けられた絶縁板を用意する段階と、
    前記第1導電部上に半導体素子を搭載する段階と、
    前記絶縁板の前記第1面側における前記第1導電部および前記半導体素子をモールド材料により封止する段階と
    を備え、
    前記絶縁板の材料は、前記第1導電部の材料よりも前記モールド材料との密着性が高く、
    前記封止する段階は、前記第1導電部の一部における前記絶縁板との間の間隙に前記モールド材料を充填し、
    前記間隙は、前記絶縁板の前記第1面上において、前記第1導電部の縁部から前記間隙の内部に向かって開口幅が大きくなる箇所を含む形状、および、前記第1導電部の縁部から前記間隙の内部に向かって少なくとも1つの折れ曲がりを有する形状、の少なくとも1つの形状を有する、
    半導体装置の製造方法。
  14. 第1面上に第1導電部が設けられた絶縁板を用意する段階と、
    前記第1導電部上に半導体素子を搭載する段階と、
    前記絶縁板の前記第1面側における前記第1導電部および前記半導体素子をモールド材料により封止する段階と
    を備え、
    前記第1導電部は、前記絶縁板側に設けられ、互いに離れた異なる位置で前記絶縁板の前記第1面に接合される複数の凸部を有し、
    前記封止する段階は、隣接する凸部同士の間の少なくとも一部における、前記第1導電部と前記絶縁板との間の間隙に前記モールド材料を充填し、
    前記間隙は、前記絶縁板の前記第1面上において、前記第1導電部の縁部から前記間隙の内部に向かって開口幅が大きくなる箇所を含む形状、および、前記第1導電部の縁部から前記間隙の内部に向かって少なくとも1つの折れ曲がりを有する形状、の少なくとも1つの形状を有する、
    半導体装置の製造方法。
  15. 第1面上に形成された金属膜および前記金属膜に接合された金属板を含む第1導電部が設けられた絶縁板を用意する段階と、
    前記金属板上に半導体素子を搭載する段階と、
    前記絶縁板の前記第1面側における前記第1導電部および前記半導体素子をモールド材料により封止する段階と
    を備え、
    前記封止する段階は、前記金属板および前記絶縁板の間の少なくとも一部における、前記金属膜が設けられていない間隙に前記モールド材料を充填し、
    前記間隙は、前記絶縁板の前記第1面上において、前記第1導電部の縁部から前記間隙の内部に向かって開口幅が大きくなる箇所を含む形状、および、前記第1導電部の縁部から前記間隙の内部に向かって少なくとも1つの折れ曲がりを有する形状、の少なくとも1つの形状を有する、
    半導体装置の製造方法。
  16. 前記間隙は、前記絶縁板の前記第1面上において、前記第1導電部の縁部から前記間隙の内部に向かって少なくとも1つの折れ曲がりを有する形状であって、角が面取り処理された形状を有する、
    請求項13から15のいずれか一項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6898203B2 (ja) * 2017-10-27 2021-07-07 株式会社 日立パワーデバイス パワー半導体モジュール
JP7025948B2 (ja) * 2018-02-13 2022-02-25 ローム株式会社 半導体装置および半導体装置の製造方法
DE112019001086T5 (de) * 2018-03-01 2020-11-12 Fuji Electric Co., Ltd. Halbleitervorrichtung
WO2019176260A1 (ja) * 2018-03-13 2019-09-19 住友電気工業株式会社 半導体装置
JP7035920B2 (ja) * 2018-09-06 2022-03-15 三菱電機株式会社 半導体装置および電力変換装置
KR102325114B1 (ko) * 2019-12-06 2021-11-11 제엠제코(주) 반도체 패키지의 제조 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613501A (ja) 1992-06-29 1994-01-21 Fuji Electric Co Ltd 樹脂封止形半導体装置
JP2004207277A (ja) 2002-12-20 2004-07-22 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP5241177B2 (ja) 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
DE112009000447B4 (de) * 2008-04-09 2016-07-14 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
CN102339818B (zh) * 2010-07-15 2014-04-30 台达电子工业股份有限公司 功率模块及其制造方法
EP2709149A4 (en) * 2011-05-13 2015-08-05 Fuji Electric Co Ltd SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
WO2013118478A1 (ja) 2012-02-09 2013-08-15 富士電機株式会社 半導体装置
JP6201490B2 (ja) * 2013-07-30 2017-09-27 株式会社豊田自動織機 半導体装置
JP6210818B2 (ja) * 2013-09-30 2017-10-11 三菱電機株式会社 半導体装置およびその製造方法
JP6226068B2 (ja) * 2014-05-30 2017-11-08 富士電機株式会社 半導体装置

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