JP2017224736A - 半導体装置、製造方法、及び導電性ポスト - Google Patents

半導体装置、製造方法、及び導電性ポスト Download PDF

Info

Publication number
JP2017224736A
JP2017224736A JP2016119291A JP2016119291A JP2017224736A JP 2017224736 A JP2017224736 A JP 2017224736A JP 2016119291 A JP2016119291 A JP 2016119291A JP 2016119291 A JP2016119291 A JP 2016119291A JP 2017224736 A JP2017224736 A JP 2017224736A
Authority
JP
Japan
Prior art keywords
conductive post
semiconductor device
electrode
solder
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016119291A
Other languages
English (en)
Inventor
瑶子 中村
Yoko Nakamura
瑶子 中村
典弘 梨子田
Norihiro Nashida
典弘 梨子田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2016119291A priority Critical patent/JP2017224736A/ja
Priority to CN201710273731.7A priority patent/CN107527883A/zh
Priority to DE102017207192.3A priority patent/DE102017207192A1/de
Priority to US15/499,926 priority patent/US20170365547A1/en
Publication of JP2017224736A publication Critical patent/JP2017224736A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H01L2224/16058—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H01L2224/16059—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Combinations Of Printed Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】配線基板上の異なる配線層をショートしたり、隣接する導電性ポストとの間にブリッジを形成したり、或いは良好なフィレットを形成しないことを防止するポストを有する半導体装置を提供する。
【解決手段】表面にゲート電極１２Ｇ、ソース電極１２Ｓを有する半導体素子１２及び一端が半導体素子１２のゲート電極及びソース電極にはんだ付けされる導電性ポスト１４、１４"を備える。導電性ポスト１４、１４"は、延伸方向において一端から底部１４ａの高さに等しい長さ離れた位置に、底部よりも単位長さ当たりの表面積が大きいはんだ吸収部１４ｂを有する。導電性ポストをはんだ接合する際に、溶融して導電性ポスト１４、１４"の表面を伝わるはんだがはんだ吸収部１４ｂの大きな表面に吸収されることで、配線基板１５に達するのを防止する。
【選択図】図３Ａ

Description

本発明は、半導体装置、製造方法、及び導電性ポストに関する。
パワー半導体装置（単に、半導体装置とも呼ぶ）は、例えば、絶縁基板上にパワー半導体素子（単に、半導体素子とも呼ぶ）及び配線基板を搭載し、配線基板に接続された導電性ポストを半導体素子及び／又は絶縁基板に接合して半導体素子の電極（すなわち、表面電極及び裏面電極）を外部端子に導通し、さらにパッケージングすることで製造される（例えば、特許文献１参照）。ここで、導電性ポストは、はんだ付けにより、すなわち、半導体素子の表面電極等にはんだを塗布し、導電性ポストの端部を当接してはんだを溶融することにより、半導体素子等に接合される。
特許文献２には、それぞれ被覆層により被覆された複数のストランドを密に撚り合せて構成されるリードピンが開示されている。このリードピンを半導体装置が実装される基板上の電極に接続するための導電性ポスト（すなわち、外部端子）として使用すると、その可撓性により、半導体装置が発する熱により基板との間に生じる熱歪みを吸収することができる。また、はんだとの接触面積が大きいことで接合強度が高くなり、はんだの亀裂、破断、はがれなどによる断線を防止することができるとされている。
特許文献１ 特開２００９−６４８５２号公報
特許文献２ 特開平９−３０７０５３号公報
しかしながら、塗布されたはんだが適量である場合、はんだが溶融して導電性ポストの端部にフィレットを形成することで良好な接合が得られるが、はんだが過量である場合、はんだが導電性ポストの表面を伝って配線基板に達し、配線基板上の異なる配線層をショートする、隣接する導電性ポストとの間にブリッジを形成する、或いは良好なフィレットを形成しないことがある。このような課題は、導電性ポストを半導体装置に用いる場合だけでなく、導電性ポストを電極等にはんだ付けする場合に一般に生じ得る。
本発明の第１の態様においては、表面に第１電極を有する半導体素子と、第１端が半導体素子の第１電極にはんだ付けされる第１導電性ポストと、を備え、第１導電性ポストは、延伸方向において第１端から第１長さ離れた位置に、第１端から第１長さまでの部分よりも単位長さ当たりの表面積が大きいはんだ吸収部を有する半導体装置が提供される。
本発明の第２の態様においては、半導体装置の製造方法であって、表面に第１電極を有する半導体素子を準備する段階と、延伸方向において第１端から第１長さ離れた位置に、第１端から第１長さまでの部分よりも単位長さ当たりの表面積が大きいはんだ吸収部を有する第１導電性ポストを準備する段階と、第１導電性ポストの第１端を、半導体素子の第１電極にはんだ付けする段階と、を備える製造方法が提供される。
本発明の第３の態様においては、表面に第１電極を有する半導体素子の第１電極に対して第１端がはんだ付けされる導電性ポストであって、延伸方向において第１端から第１長さ離れた位置に、第１端から第１長さまでの部分よりも単位長さ当たりの表面積が大きいはんだ吸収部を備える導電性ポストが提供される。
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
本実施形態に係る半導体装置の構成を、図１Ｂの基準線ＡＡに関する側面視において示す。 本実施形態に係る半導体装置の構成を、図１Ａの基準線ＢＢに関する上面視において示す。 導電性ポストの構成を示す。 第１の変形例に係る導電性ポストの構成を示す。 第２の変形例に係る導電性ポストの構成を示す。 第３の変形例に係る導電性ポストの構成を示す。 導電性ポストと半導体素子、配線基板、及び絶縁基板との接合状態を側面視において示す。 導電性ポストと半導体素子との接合状態を、図３Ａの基準線ＢＢに関する上面視において示す。 第３の変形例に係る導電性ポストを用いた場合の半導体素子との接合状態を、図３Ａの基準線ＢＢに関する上面視において示す。 配線基板上の配線層及び貫通孔の構成を示す。 配線基板上の配線層及び貫通孔の別の構成を示す。 配線基板上の配線層のスリットの構成を示す。 配線基板上の配線層のスリットの別の構成を示す。 配線基板上の配線層のスリットのさらに別の構成を示す。 外部端子が接合される絶縁基板上の配線層の構成及び外部端子と配線層との接合の変形例を、図３Ａの基準線ＣＣに関する上面視において示す。 半導体装置の製造方法のフローを示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１Ａ及び図１Ｂは、本実施形態に係る半導体装置２０の構成を示す。ただし、図１Ａは図１Ｂの基準線ＡＡに関する側面視における構成を示し、図１Ｂは図１Ａの基準線ＢＢに関する上面視における構成を示す。半導体装置２０は、導電性ポストを半導体素子等に接合する際に、接合材として用いるはんだが導電性ポストの表面を伝って配線基板に達し、配線基板上の異なる配線層をブリッジしてショートするのを防止する、隣接する導電性ポストとの間にブリッジを形成するのを防止する、或いは良好なフィレットを形成するなど、良好な接合を得ることを目的とするものである。半導体装置２０は、絶縁基板１０、本体１１、２つの半導体素子１２、第１〜第３導電性ポスト１４，１４'，１４"、基板の一例である配線基板１５、外部端子１６〜１８、及び外部端子１９を有する。
絶縁基板１０は、２つの半導体素子１２を搭載する部材であり、例えばＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Blazing)基板等を採用することができる。絶縁基板１０は、絶縁板１０ａ、接合層（不図示）、並びに金属層１０ｂ及び１０ｃを有する。絶縁板１０ａは、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックス、エポキシ系樹脂等の樹脂絶縁部材から構成された板状部材である。接合層は、金属層１０ｂ及び１０ｃをそれぞれ絶縁板１０ａの表面及び裏面に接合する接合材（例えば、銀ろう）より形成された層である。金属層１０ｂ及び１０ｃは、例えば銅、アルミニウム等の導電性金属から形成された層である。
金属層１０ｂは、図１Ｂより分かるように、複数（ここでは、一例として８つ）の配線パターン１０ｂ１，１０ｂ２，１０ｂ３及び１０ｂ４を有する。配線パターン１０ｂ１は、図面左右方向を長手とする矩形部及びこの右辺中央から右側に延びる延設部を有し、絶縁基板１０上の右半分の領域に配設されている。配線パターン１０ｂ１には、一方の半導体素子１２が搭載される。配線パターン１０ｂ２は、矩形状を有し、絶縁基板１０上において、配線パターン１０ｂ１の延設部の図面上側及び下側に各２つ並設されている。配線パターン１０ｂ３は、矩形部及びこの右辺中央から右側に延びる延設部を有し、絶縁基板１０上の左半分の領域に配設されている。配線パターン１０ｂ３には、他方の半導体素子１２が搭載される。配線パターン１０ｂ４は、矩形状を有し、絶縁基板１０上において、配線パターン１０ｂ３の延設部の図面上側及び下側に各１つ配設されている。
金属層１０ｃは、絶縁基板１０の裏面のほぼ全領域に配設されている。金属層１０ｃは、本体１１の底面から露出して半導体素子１２が発する熱を装置外に放熱する放熱板として機能する。
本体１１は、半導体装置２０の構成各部を内部に、ただし外部端子１６〜１９の上端を上方に突出して、絶縁基板１０の下面を本体１１の底面と面一に露出して、封止する部材である。本体１１は、例えばエポキシ樹脂のような熱硬化性樹脂を用いてモールド成形することで、略直方体状に成形される。
２つの半導体素子１２は、例えば、ＳｉＣ等の化合物半導体からなるスイッチング素子であり、表面及び裏面のそれぞれに電極を有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等を採用することができる。なお、半導体素子１２は、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。２つの半導体素子１２は、それぞれ、絶縁基板１０の配線パターン１０ｂ１及び１０ｂ３上に搭載される。
半導体素子１２は、ＭＯＳＦＥＴ（又はＩＧＢＴ）の場合に、表面にソース電極（エミッタ電極）及びゲート電極、裏面にドレイン電極（コレクタ電極）を有する。半導体素子１２は、それぞれ、ドレイン電極（又はコレクタ電極）をはんだ等の接合材により配線パターン１０ｂ１及び１０ｂ３に接続することで、その裏面にて絶縁基板１０上に固着される。
第１〜第３導電性ポスト（インプラントピン、ピン、ポスト等とも呼ぶ）１４，１４'，１４"は、２つの半導体素子１２と配線基板１５との間に設けられてそれらの間で通電するための導電部材であり、一例として銅、アルミニウム等の導電性金属を用いて円柱等の柱状に成形されている。なお、第１〜第３導電性ポスト１４，１４'，１４"は、その下端をはんだ等の接合材により半導体素子１２に接続することでそれらの上に立設され、上端をはんだ、ロウ付け、又はカシメにより配線基板１５上の配線層に接続される。
第１〜第３導電性ポスト１４，１４'，１４"は、複数のポスト、ここでは一例として２つの半導体素子１２に対応して各３つ（すなわち、計６つ）のポストを含む。それらのうちの各２つのポスト（すなわち、第１及び第２導電性ポスト１４，１４'）は２つの半導体素子１２のソース電極又はこれに繋がる端子上にそれぞれ立設され、配線基板１５上の配線層に接続する。各１つのポスト（すなわち、第３導電性ポスト１４"）は、２つの半導体素子１２のゲート電極又はこれに繋がる端子上にそれぞれ立設され、配線基板１５上の配線層に接続する。
なお、第１〜第３導電性ポスト１４，１４'，１４"の構成並びに半導体素子１２、配線基板１５、及び絶縁基板１０との接合の詳細については後述する。
配線基板１５は、２つの半導体素子１２の電極同士を接続したり、半導体素子１２の電極を外部端子１６〜１９に接続したりする基板である。配線基板１５は、絶縁板及びこの表面に回路パターンを形成する配線層を有する。絶縁板は、例えばガラスエポキシ材等から構成されるリジッド基板又はポリイミド材等から構成されるフレキシブル基板を採用することができる。配線基板１５には、第１〜第３導電性ポスト１４，１４'，１４"及び外部端子１６〜１９を通す複数の貫通孔が設けられている。配線層は、銅、アルミニウム等の導電性金属を用いて、絶縁板の表面に設けられている。
なお、配線基板１５上の配線層等の詳細については後述する。
外部端子１６〜１８は、２つの半導体素子１２から出力される電流を導通して半導体装置２０外に出力するための端子である。外部端子１６〜１８は、第１〜第３導電性ポスト１４，１４'，１４"と同様に、例えば銅、アルミニウム等の導電性金属を用いて円柱等の柱状に成形されている。ここで、絶縁基板１０の配線パターン１０ｂ３，１０ｂ４及び１０ｂ１上に凹部が設けられ、これに外部端子１６〜１８の下端を嵌入することで、外部端子１６〜１８がそれぞれ絶縁基板１０の配線パターン１０ｂ３，１０ｂ４及び１０ｂ１上に立設される。
外部端子１９は、半導体装置２０外から２つの半導体素子１２に制御信号を入力するための端子である。外部端子１９は、第１〜第３導電性ポスト１４，１４'，１４"と同様に、例えば銅、アルミニウム等の導電性金属を用いて円柱等の柱状に成形されている。ここで、絶縁基板１０の配線パターン１０ｂ２上に凹部が設けられ、これに外部端子１９の下端を嵌入することで、外部端子１９が絶縁基板１０の配線パターン１０ｂ２上に各１つ立設される。
なお、外部端子１６〜１９の構成及び絶縁基板１０との接合の別の例については後述する。
図２Ａは、第１導電性ポスト１４の構成を示す。ただし、図面上段、中段、及び下段に、それぞれ、上面視、正面視、及び底面視における構成を示す。なお、第２及び第３導電性ポスト１４'，１４"も第１導電性ポスト１４と同様に構成されることから、特に断らない限りこれらを導電性ポスト１４と総称する。導電性ポスト１４は、一軸方向に延伸する柱状部材であり、底部１４ａ、はんだ吸収部１４ｂ、及び頭部１４ｃを含む。
底部１４ａは、第１長さに等しい高さを有する円柱等の柱形状に成形され、上端をはんだ吸収部１４ｂに接続してこれを支持する。底部１４ａは、後述するようにはんだを用いて導電性ポスト１４を半導体素子１２の表面電極に接合する際、その下端をはんだ層を介して半導体素子１２の表面電極に当接し、はんだを溶融することにより、はんだにより形成されるフィレット中に埋設される。ここで、フィレットの表面が例えば約４５度の理想傾斜（すなわち、底部１４ａの高さが、表面電極のサイズと底部１４ａの直径との差の２分の１におよそ等しい）をなすことで、導電性ポスト１４が半導体素子１２に強固に接合される。
はんだ吸収部１４ｂは、底部１４ａ上に支持された柱状の胴体部分であり、底部１４ａ及び後述する頭部１４ｃの高さ（すなわち、第１長さ）よりも十分長く、底部１４ａ及び頭部１４ｃよりも延伸方向についての単位長さ当たりの表面積が大きい。それにより、導電性ポスト１４をはんだ接合する際に、溶融して導電性ポストの表面を伝わるはんだがはんだ吸収部１４ｂの大きな表面に吸収されることで、頭部１４ｃが接続される配線基板に達するのを防止することができる。
はんだ吸収部１４ｂの大きな表面積は、一例として、底部１４ａ及び頭部１４ｃよりも太く成形し、さらに表面に凹みを設けることで得られる。凹みの一例として溝を採用することができ、導電性ポスト１４では延伸方向に平行な１又は複数（一例として６つ）の溝１４ｂ０を採用している。それにより、導電性ポスト１４の表面を伝わる多くの量のはんだをより効率的に吸収することができる。
頭部１４ｃは、円柱等の柱形状に成形され、下端をはんだ吸収部１４ｂの上端に接続してこれに支持される。頭部１４ｃは、後述するように導電性ポスト１４を配線基板１５に接合する際、配線基板１５の貫通孔に嵌入される。
導電性ポスト１４は、はんだ吸収部１４ｂと同様に、ただし一軸方向により延伸して成形された部材を金型等を用いて一定間隔で挟圧して径を絞り、絞られた部分の中央で切断することで、製造することができる。
なお、導電性ポスト１４は、頭部１４ｃを底部１４ａと等しい高さに成形して、延伸方向の向きを逆にしても対称となる形状としてもよい。それにより、導電性ポスト１４を延伸方向の向きを逆にして使用する、すなわち底部１４ａを頭部として、頭部１４ｃを底部として使用することもできる。
図２Ｂは、第１の変形例に係る導電性ポスト２４の構成を示す。なお、図面上段、中段、及び下段に、それぞれ、上面視、正面視、及び底面視における構成を示す。導電性ポスト２４は、導電性ポスト１４と同様に、一軸方向に延伸する柱状部材であり、下端及び上端にそれぞれ底部２４ａ及び頭部２４ｃ並びにそれらの間にはんだ吸収部２４ｂを含む。
底部２４ａ及び頭部２４ｃは、導電性ポスト１４のそれらと同様に成形されている。
はんだ吸収部２４ｂは、導電性ポスト１４のそれと同様に、ただし、凹みとして１又は複数（一例として６つ）の溝２４ｂ０が外周にらせん状に設けられている。それにより、はんだ吸収部２４ｂの表面積がより大きくなり、導電性ポスト２４の表面を伝わる多くの量のはんだをより効率的に吸収することができる。
図２Ｃは、第２の変形例に係る導電性ポスト３４の構成を示す。なお、図面上段、中段、及び下段は、それぞれ、中段における基準線Ｉ−Ｉに関する断面図、正面図、及び中段における基準線ＩＩ−ＩＩに関する断面図である。導電性ポスト３４は、導電性ポスト１４と同様に、一軸方向に延伸する柱状部材であり、下端及び上端にそれぞれ底部３４ａ及び頭部３４ｃ並びにそれらの間にはんだ吸収部３４ｂを含む。
底部３４ａ及び頭部３４ｃは、導電性ポスト１４のそれらと同様に、ただしはんだ吸収部３４ｂの最大径に等しい太さに成形されている。
はんだ吸収部３４ｂは、導電性ポスト１４のそれと同様に、底部３４ａ及び頭部３４ｃの高さ（すなわち、第１長さ）よりも十分長く、底部３４ａ及び頭部３４ｃよりも延伸方向についての単位長さ当たりの表面積が大きく成形されている。ただし、はんだ吸収部３４ｂの大きな表面積は、底部１４ａ及び頭部１４ｃの太さ以下の太さに成形し、さらに表面に凹みを設けることで得られる。凹みの一例として、導電性ポスト１４と同様に、延伸方向に平行な１又は複数（一例として６つ）の溝３４ｂ０を採用することができる。また、導電性ポスト２４と同様に、外周にらせん状に設けられた１又は複数（一例として６つ）の溝を採用してもよい。それにより、導電性ポスト３４の表面を伝わる多くの量のはんだをより効率的に吸収することができる。
図２Ｄは、第３の変形例に係る導電性ポスト４４の構成を示す。なお、図面上段、中段、及び下段に、それぞれ、上面視、正面視、及び底面視における構成を示す。導電性ポスト４４は、導電性ポスト１４と同様に、一軸方向に延伸する柱状部材であり、下端及び上端にそれぞれ底部４４ａ及び頭部４４ｃ並びにそれらの間にはんだ吸収部４４ｂを含む。
底部４４ａ及び頭部４４ｃは、導電性ポスト１４のそれらと同様に成形されている。
はんだ吸収部４４ｂは、導電性ポスト１４のそれと同様に、ただし、凹みとして延伸方向に平行な２つの溝４４ｂ０が背向する位置に設けられている。２つの溝４４ｂ０は、下端から上端に対して幅広に形成されている。すなわち、下端での幅ｗ１に対して上端での幅ｗ２が大きい。ただし、溝４４ｂ０の数は、２つに限らず１つ又は３つ以上でもよく、延伸方向に平行に限らず螺旋状に設けられてもよい。それにより、はんだ吸収部２４ｂの表面積がより大きくなり、導電性ポスト４４の表面を伝わる多くの量のはんだをより効率的に吸収することができる。
なお、溝４４ｂ０は、その上端で最も幅広に形成するに限らず、下端から離れた少なくとも１つの位置において幅広に形成してもよい。
なお、導電性ポスト１４〜４４において、はんだ吸収部１４ｂ〜４４ｂにストッパ（不図示）を設けてもよい。ストッパは、例えば、はんだ吸収部１４ｂ〜４４ｂにフランジを設けるなど、一部を大径に形成することで設けることができる。ストッパにより、溶融して導電性ポストの表面を伝わるはんだを止めることができる。また、はんだ吸収部１４ｂ〜４４ｂの表面を粗面加工することで、大きな表面積を設けることとしてもよい。
なお、外部端子１６〜１９も、導電性ポスト１４〜４４と同様に構成することができる。
図３Ａ及び図３Ｂは、それぞれ、第１〜第３導電性ポスト１４，１４'，１４"と半導体素子１２、配線基板１５、及び絶縁基板１０との接合状態を側面視において、第１〜第３導電性ポスト１４，１４'，１４"と半導体素子１２との接合状態を図３Ａの基準線ＢＢに関する上面視において示す。半導体素子１２の表面電極が設けられた面に対向して配線基板１５が配され、半導体素子１２の表面電極と配線基板１５との間に第１〜第３導電性ポスト１４，１４'，１４"が接続されている。ここで、半導体素子１２は、図面左側に第２電極の一例であるゲート電極１２Ｇ、図面右側に第１電極の一例であるソース電極（又はエミッタ電極）１２Ｓを有する。また、配線基板１５は、後述するように制御配線層及び主配線層（図３Ａ及び図３Ｂでは不図示）を有する。
第１〜第３導電性ポスト１４，１４'，１４"のうちの第３導電性ポスト１４"がゲート電極１２Ｇ上に、第１及び第２導電性ポスト１４，１４'が図面上下方向に隣接してソース電極１２Ｓ上に、それぞれはんだを用いて接合されている。第１〜第３導電性ポスト１４，１４'，１４"をはんだ付けする際、溶融したはんだが底部１４ａの表面を伝って上昇し、底部１４ａを内部に含むことで、はんだ吸収部１４ｂの下端まではんだフィレット１３が形成される。
第１〜第３導電性ポスト１４，１４'，１４"は、それらの頭部１４ｃを介して配線基板１５に接続されている。ここで、第２貫通孔１５ｈには薄肉の筒状メッキ層１５Ｒが設けられ、その内側に頭部１４ｃを嵌入することで、接合材を使用することなく第１〜第３導電性ポスト１４，１４'，１４"が配線基板１５に接続されている。それにより、第３導電性ポスト１４"により半導体素子１２のゲート電極１２Ｇが配線基板１５の制御配線層に、第１及び第２導電性ポスト１４，１４'によりソース電極１２Ｓが主配線層に接続される。ここで、はんだ吸収部１４ｂは、図面上下方向において第１〜第３導電性ポスト１４，１４'，１４"の下端から第１長さ離れた位置から、すなわち底部１４ａの上端から配線基板１５に接触しない位置までの範囲に設けられ、はんだ吸収部１４ｂと配線基板１５との間に間隙が設けられる。
図３Ｃは、第３の変形例に係る第１〜第３導電性ポスト１４，１４'，１４"を用いた場合の半導体素子１２との接合状態を図３Ａの基準線ＢＢに関する上面視において示す。半導体素子１２の表面電極と配線基板１５との間に第１〜第３導電性ポスト４４，４４'，４４"（いずれも先述の導電性ポスト４４と同様に構成される）が接続されている。
第１〜第３導電性ポスト４４，４４'，４４"のうちの第３導電性ポスト４４"がゲート電極１２Ｇ上に、第１及び第２導電性ポスト４４，４４'が図面上下方向に隣接してソース電極１２Ｓ上に、それぞれはんだを用いて接合されている。ここで、ゲート電極１２Ｇ上の第３導電性ポスト４４"は、その溝４４ｂ０の１つを図面右側に、すなわちソース電極１２Ｓ上の第１及び第２導電性ポスト４４，４４'に向ける。それにより、第１〜第３導電性ポスト４４，４４'，４４"をはんだ付けする際、図面右側に向く溝４４ｂ０を伝って溶融したはんだが導電性ポスト４４に吸い上げられることで、ゲート電極１２Ｇからソース電極１２Ｓにはんだがブリッジするのを防ぐことができる。また、ソース電極１２Ｓ上の第１及び第２導電性ポスト４４，４４'は、それぞれの溝４４ｂ０の１つを対向させる。それにより、第１及び第２導電性ポスト４４，４４'をはんだ付けする際、対向する溝４４ｂ０を伝って溶融したはんだが導電性ポストに吸い上げられることで、ソース電極１２Ｓ上で第１及び第２導電性ポスト４４，４４'の間にはんだがブリッジするのを防ぎ、第１及び第２導電性ポスト４４，４４'の下端にそれぞれフィレットを形成することができる。
なお、複数の導電性ポストを半導体素子に接合する場合、それぞれの溝を隣接する導電性ポストに向けてもよい。つまり、複数の導電性ポストが隣接する場合、隣接する導電性ポストのそれぞれに向く溝を設けてもよい。なお、溝が螺旋状に設けられている場合など、溝が導電性ポストの延伸方向に平行でない場合、溝の下端を隣接する導電性ポストに向けてもよい。それにより、導電性ポストを半導体素子等にはんだ付けする際、隣接する導電性ポストの側から溶融したはんだが溝を伝って導電性ポストに吸い上げられることで、導電性ポスト間にブリッジが形成されるのを防ぐことができる。
図４Ａは、配線基板１５上の配線層及び貫通孔の構成を示す。配線基板１５は、先述のとおり、絶縁板の表面に形成された配線層を有する。配線層は、図面左側に第２配線層の一例である制御配線層１５Ｇ及び図面右側に第１配線層の一例である主配線層１５Ｓを有する。制御配線層１５Ｇには半導体素子１２のゲート電極１２Ｇに接合された第３導電性ポスト１４"が、主配線層１５Ｓにはソース電極１２Ｓに接合された第１及び第２導電性ポスト１４，１４'が、それぞれ接続されている。なお、制御配線層１５Ｇ及び主配線層１５Ｓは、絶縁板の表面を露出する間隙（絶縁部分１５ａと呼ぶ）を挟んで、図面左右方向に離間する。ここで、制御配線層１５Ｇの図面右端の中央は右向きに凸状に張り出し、主配線層１５Ｓの図面左端の中央は右向きに凹状に欠くことで、間隙が一定幅を保ちつつその中央を右向きの円弧状に湾曲している。
絶縁部分１５ａ、特に制御配線層１５Ｇにおける第３導電性ポスト１４"が接続される第２貫通孔１５ｈが設けられた箇所及び主配線層１５Ｓにおける第１及び第２導電性ポスト１４，１４'が接続される２つの第２貫通孔１５ｈが設けられた箇所の間に位置する湾曲した範囲内に、配線基板１５を貫通する第１貫通孔１５ａ０が設けられている。それにより、第１〜第３導電性ポスト１４，１４'，１４"をはんだ付けする際、溶融したはんだが導電性ポストの表面を伝って配線基板１５に達しても、例えば制御配線層１５Ｇの第２貫通孔１５ｈからはんだが漏出して主配線層１５Ｓに向かって流れたとしても、また主配線層１５Ｓの第２貫通孔１５ｈからはんだが漏出して制御配線層１５Ｇに向かって流れたとしても、はんだが第１貫通孔１５ａ０により離間されて、制御配線層１５Ｇと主配線層１５Ｓとをブリッジするのを防ぐことができる。
図４Ｂは、配線基板１５上の配線層及び貫通孔の別の構成を示す。絶縁部分１５ａの貫通孔は、１つに限らず複数設けてもよく、その形状も任意の形状でよく、例えば、絶縁部分１５ａに沿って円形状の開口を有する５つの第１貫通孔１５ａ１を並設してもよい。
なお、絶縁部分１５ａの湾曲した範囲内に限らず、制御配線層１５Ｇと主配線層１５Ｓとの間のより広範な範囲に第１貫通孔１５ａ０又は１５ａ１を設けることとしてもよい。また、１つの第１貫通孔１５ａ０に限らず、複数の第１貫通孔１５ａ０を絶縁部分１５ａの幅方向（すなわち、図面左右方向）に並列してもよい。また、配線基板１５を複数の基板から構成し、それぞれに基板に制御配線層１５Ｇ及び主配線層１５Ｓを設け、互いに離間して絶縁基板１０に対向して配設してもよい。
なお、配線基板１５に第１貫通孔１５ａ０又は１５ａ１を設けることで、さらに、本体１１をモールド成形する際に絶縁基板１０と配線基板１５との間に樹脂を流しやすくなり、またアンカー効果により樹脂が配線基板１５により密着し、半導体素子１２の発熱により本体１１の温度が上がっても配線基板１５から樹脂が剥離し難くなる。
また、配線基板１５上の配線層に、導電性ポストが接続される箇所に対応して、その箇所のはんだを逃がすための溝部、例えばスリットを設けてもよい。
図５Ａは、配線基板１５上の配線層のスリットの構成を示す。配線基板１５上の制御配線層１５Ｇ（筒状メッキ層１５Ｒを含む）には、第３導電性ポスト１４"の頭部１４ｃが嵌入される第２貫通孔１５ｈに一端が接し、制御配線層１５Ｇと主配線層１５Ｓとの境界（すなわち、絶縁部分１５ａ）から離れる方向、すなわち図面左方向に延伸して、溝部の一例であるスリット１５Ｇ０が形成されている。また、主配線層１５Ｓ（筒状メッキ層１５Ｒを含む）には、第１及び第２導電性ポスト１４，１４'の頭部１４ｃが嵌入される第２貫通孔１５ｈに一端が接し、制御配線層１５Ｇと主配線層１５Ｓとの境界（すなわち、絶縁部分１５ａ）から離れる方向、すなわち図面右方向に延伸して、溝部の一例であるスリット１５Ｓ０が形成されている。それにより、第１〜第３導電性ポスト１４，１４'，１４"を半導体素子１２等にはんだ付けする際、溶融したはんだが導電性ポストの表面を伝って配線基板１５に達しても、例えば制御配線層１５Ｇの第２貫通孔１５ｈからはんだが漏出してもスリット１５Ｇ０に流れ込むことで、また主配線層１５Ｓの第２貫通孔１５ｈからはんだが漏出してもスリット１５Ｓ０に流れ込むことで、漏出したはんだが広がって制御配線層１５Ｇと主配線層１５Ｓとをブリッジするのを防ぐことができる。
図５Ｂは、配線基板１５上の配線層のスリットの別の構成を示す。配線基板１５上の制御配線層１５Ｇに溝部の一例であるスリット１５Ｇ１及び主配線層１５Ｓに溝部の一例であるスリット１５Ｓ１が形成されている。スリット１５Ｇ１及び１５Ｓ１は、先述のスリット１５Ｇ０及び１５Ｓ０と同様に、ただしスリット１５Ｇ１及び１５Ｓ１の第２貫通孔１５ｈとの接続端が幅広に形成されている。それにより、第２貫通孔１５ｈから漏出したはんだがスリット１５Ｇ１及び１５Ｓ１に導かれやすくなる。
図５Ｃは、配線基板１５上の配線層のスリットのさらに別の構成を示す。配線基板１５上の制御配線層１５Ｇに溝部の一例であるスリット１５Ｇ２及び主配線層１５Ｓに溝部の一例であるスリット１５Ｓ２が形成される。スリット１５Ｇ２は、先述のスリット１５Ｇ０と同様に形成される。スリット１５Ｓ２は、先述のスリット１５Ｓ０と同様に、ただし図面上側のスリット１５Ｓ２は図面上側に延伸し、図面下側のスリット１５Ｓ２は図面下側に延伸して形成される。それにより、主配線層１５Ｓの２つの第２貫通孔１５ｈからそれぞれ漏出したはんだは、スリット１５Ｓ２に流れ込むことで、他方の第２貫通孔１５ｈから離れる方向に流れ、２つの第２貫通孔１５ｈにそれぞれ頭部１４ｃが嵌入された第１及び第２導電性ポスト１４，１４'の間をブリッジするのを防ぐことができる。
なお、配線基板１５上の配線層に複数の第２貫通孔１５ｈが設けられている場合、スリットは隣接する貫通孔から離れる方向に延伸して設けることとする。それにより、隣接する第２貫通孔１５ｈに頭部１４ｃが嵌入される第１及び第２導電性ポスト１４，１４'とのブリッジを防ぐことができる。
なお、配線基板１５上の配線層にスリットを設けるに限らず、配線層上に溝を設けてもよいし、配線基板１５を貫通する孔を設けてもよい。
図６は、外部端子１９が接合される絶縁基板１０上の配線パターンの構成及び外部端子１９と配線パターンとの接合の変形例を、図３Ａの基準線ＣＣに関する上面視において示す。外部端子１９は、絶縁基板１０の配線パターン１０ｂ２上に立設され、配線基板１５の第３貫通孔１５ｏを貫通して本体１１の上面から突出している。配線パターン１０ｂ２は、その外縁から外部端子１９の接合位置の近傍まで、すなわち、上面視において外部端子１９のはんだ吸収部１９ｂの表面から距離ｄ離間する位置まで延伸するスリット１０ｂ２０が形成されている。
外部端子１９をはんだ付けする際、溶融したはんだが底部１９ａの表面を伝って上昇し、底部１９ａを内部に含むことで、はんだ吸収部１９ｂの下端まではんだフィレット１３が形成される。ここで、はんだフィレット１３の表面が約４５度の理想傾斜（すなわち、底部１９ａの高さが、配線パターン１０ｂ２と底部１９ａの直径との差の２分の１におよそ等しい）をなすことで、外部端子１９が絶縁基板１０の配線パターン１０ｂ２に強固に接合される。このとき、はんだフィレット１３は、その外縁を、スリット１０ｂ２０の先端又はその極近傍まで広げる。過量のはんだが外部端子１９の表面に吸引された場合、過剰のはんだがスリット１０ｂ２０に流れ込むことではんだフィレット１３が理想の大きさに成形されるとともに、過剰のはんだが外部端子１９の表面を伝って配線基板１５に達するのを防ぐことができる。
なお、外部端子１６〜１８も、外部端子１９と同様に、絶縁基板１０の配線パターン１０ｂ１，１０ｂ３及び１０ｂ４に接合され、これら配線パターン１０ｂ１，１０ｂ３及び１０ｂ４も配線パターン１０ｂ２と同様に構成することができる。
図７は、半導体装置２０の製造方法のフローを示す。
ステップＳ１では、半導体装置１０を準備する。２つの半導体素子１２の一方を絶縁基板１０の配線パターン１０ｂ１上にはんだ層を介して搭載し、他方を配線パターン１０ｂ３上にはんだ層を介して搭載する。
ステップＳ２では、第１〜第３導電性ポスト１４，１４'，１４"及び外部端子１６〜１９を準備する。第１〜第３導電性ポスト１４，１４'，１４"の頭部１４ｃを配線基板１５の第２貫通孔１５ｈに嵌入し、外部端子１６〜１９を配線基板１５の第３貫通孔１５ｏに挿通して、それらを配線基板１５に固定する。
ステップＳ３では、第１〜第３導電性ポスト１４，１４'，１４"を半導体素子１２に、外部端子１６〜１９を絶縁基板１０にはんだ付けする。まず、絶縁基板１０上に配線基板１５を搭載する。ここで、半導体素子１２の表面電極上にはんだ層を設け、これに配線基板１５に固定された第１〜第３導電性ポスト１４，１４'，１４"（の底部１４ａ）の下端を当接する。同様に、絶縁基板１０の配線パターン上にはんだ層を設け、これに配線基板１５に固定された外部端子１６〜１９（の底部１９ａ）の下端を当接する。次に、リフロー炉等を用いてはんだを溶融して、半導体素子１２及び外部端子１６〜１９を絶縁基板１０上に接合し、第１〜第３導電性ポスト１４，１４'，１４"を半導体素子１２の表面電極上に接合する。最後に、絶縁基板１０、半導体素子１２、配線基板１５、その他の構成各部を本体１１内に封止する。
なお、本実施形態では、導電性ポストを半導体装置における半導体素子の表面電極又は絶縁基板上に立設する場合を例に導電性ポスト等の構成及びその接合方法を説明したが、半導体装置に限らず、一般的に、導電性ポストを電極、配線パターン等に接合する場合に広く適用することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０…絶縁基板、１０ａ…絶縁板、１０ｂ…金属層、１０ｂ１，１０ｂ２，１０ｂ３，１０ｂ４…配線パターン、１０ｂ２０…スリット、１０ｃ…金属層、１１…本体、１２…半導体素子、１２Ｇ…ゲート電極（第２電極の一例）、１２Ｓ…ソース電極（エミッタ電極（第１電極の一例））、１３…はんだフィレット、１４，１４'，１４"，２４，３４，４４，４４'，４４"…導電性ポスト、１４ａ，２４ａ，３４ａ，４４ａ…底部、１４ｂ，２４ｂ，３４ｂ，４４ｂ…はんだ吸収部、１４ｂ０，２４ｂ０，３４ｂ０，４４ｂ０…溝、１４ｃ，２４ｃ，３４ｃ，４４ｃ…頭部、１５…配線基板（基板の一例）、１５ａ…絶縁部分、１５ａ０，１５ａ１…第１貫通孔、１５ｈ…第２貫通孔、１５ｏ…第３貫通孔、１５Ｇ…制御配線層（第２配線層の一例）、１５Ｇ０，１５Ｇ１，１５Ｇ２…スリット（溝部の一例）、１５Ｒ…筒状メッキ層、１５Ｓ…主配線層（第１配線層の一例）、１５Ｓ０，１５Ｓ１，１５Ｓ２…スリット（溝部の一例）、１６，１７，１８，１９…外部端子、１９ａ…底部、１９ｂ…はんだ吸収部、２０…半導体装置。
絶縁基板１０は、２つの半導体素子１２を搭載する部材であり、例えばＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Brazing)基板等を採用することができる。絶縁基板１０は、絶縁板１０ａ、接合層（不図示）、並びに金属層１０ｂ及び１０ｃを有する。絶縁板１０ａは、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックス、エポキシ系樹脂等の樹脂絶縁部材から構成された板状部材である。接合層は、金属層１０ｂ及び１０ｃをそれぞれ絶縁板１０ａの表面及び裏面に接合する接合材（例えば、銀ろう）より形成された層である。金属層１０ｂ及び１０ｃは、例えば銅、アルミニウム等の導電性金属から形成された層である。

Claims (20)

  1. 表面に第１電極を有する半導体素子と、
    第１端が前記半導体素子の前記第１電極にはんだ付けされる第１導電性ポストと、
    を備え、
    前記第１導電性ポストは、延伸方向において前記第１端から第１長さ離れた位置に、前記第１端から前記第１長さまでの部分よりも単位長さ当たりの表面積が大きいはんだ吸収部を有する
    半導体装置。
  2. 前記はんだ吸収部は、前記第１導電性ポストの表面に設けた凹みを含む請求項１に記載の半導体装置。
  3. 前記凹みは、溝である請求項２に記載の半導体装置。
  4. 前記凹みは、前記第１導電性ポストの延伸方向と平行な溝状である請求項３に記載の半導体装置。
  5. 前記凹みは、前記第１導電性ポストの外周にらせん状に設けられた溝状である請求項３に記載の半導体装置。
  6. 前記溝は、前記第１端側の端部から離れた少なくとも１つの位置において、前記第１端側の端部よりも溝幅が広い箇所を有する請求項３から５の何れか一項に記載の半導体装置。
  7. 前記第１導電性ポストと隣接して前記第１電極にはんだ付けされた第２導電性ポストを備え、
    前記第１導電性ポストは、前記第２導電性ポスト側に前記凹みにおける前記第１端側の端部を有する請求項３から６の何れか一項に記載の半導体装置。
  8. 前記はんだ吸収部は、前記第１導電性ポストの延伸方向における前記第１端から前記第１長さまでの部分よりも太い請求項１から７の何れか一項に記載の半導体装置。
  9. 前記はんだ吸収部は、前記第１導電性ポストの延伸方向における前記第１端から前記第１長さまでの部分の太さ以下の太さを有する請求項１から７の何れか一項に記載の半導体装置。
  10. 前記第１導電性ポストは、延伸方向の向きを逆にしても対称となる形状を有する請求項１から９の何れか一項に記載の半導体装置。
  11. 前記半導体素子の前記第１電極が設けられた面に対向して設けられ、前記第１導電性ポストにより前記第１電極に電気的に接続される第１配線層を有する基板を更に備え、
    前記はんだ吸収部は、前記第１導電性ポストの延伸方向において前記第１端から前記第１長さ離れた位置から、前記基板に接触しない位置までの範囲に設けられる
    請求項１から１０の何れか一項に記載の半導体装置。
  12. 前記半導体素子は、表面に第２電極を更に有し、
    当該半導体装置は、第１端が前記半導体素子の前記第２電極にはんだ付けされる第３導電性ポストを更に備え、
    前記基板は、前記第３導電性ポストにより前記第２電極に電気的に接続される第２配線層を更に有する
    請求項１１に記載の半導体装置。
  13. 前記基板は、前記第１配線層における前記第１導電性ポストが接続される箇所および前記第２配線層における前記第３導電性ポストが接続される箇所の間に位置する絶縁部分に設けられた第１貫通孔を有する
    請求項１２に記載の半導体装置。
  14. 前記基板は、前記絶縁部分に沿って複数の前記第１貫通孔を有する請求項１３に記載の半導体装置。
  15. 前記第１配線層は、前記第１導電性ポストが接続される箇所に対応して、当該箇所のはんだを逃がすための溝部を有する請求項１２から１４の何れか一項に記載の半導体装置。
  16. 前記基板は、前記第１導電性ポストを貫通させるための第２貫通孔を有し、
    前記溝部は、一端が前記第２貫通孔に接する請求項１５に記載の半導体装置。
  17. 前記溝部は、前記第２貫通孔に接する一端から、前記第１配線層と前記第２配線層との境界から離れる方向に延伸する請求項１６に記載の半導体装置。
  18. 前記第１電極上において前記第１端から前記第１長さ離れた位置まで形成されたはんだフィレットを更に備える請求項１から１７の何れか一項に記載の半導体装置。
  19. 半導体装置の製造方法であって、
    表面に第１電極を有する半導体素子を準備する段階と、
    延伸方向において第１端から第１長さ離れた位置に、前記第１端から前記第１長さまでの部分よりも単位長さ当たりの表面積が大きいはんだ吸収部を有する第１導電性ポストを準備する段階と、
    前記第１導電性ポストの第１端を、前記半導体素子の前記第１電極にはんだ付けする段階と、
    を備える製造方法。
  20. 表面に第１電極を有する半導体素子の前記第１電極に対して第１端がはんだ付けされる導電性ポストであって、
    延伸方向において前記第１端から第１長さ離れた位置に、前記第１端から前記第１長さまでの部分よりも単位長さ当たりの表面積が大きいはんだ吸収部を備える
    導電性ポスト。
JP2016119291A 2016-06-15 2016-06-15 半導体装置、製造方法、及び導電性ポスト Pending JP2017224736A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016119291A JP2017224736A (ja) 2016-06-15 2016-06-15 半導体装置、製造方法、及び導電性ポスト
CN201710273731.7A CN107527883A (zh) 2016-06-15 2017-04-25 半导体装置及其制造方法以及导电柱
DE102017207192.3A DE102017207192A1 (de) 2016-06-15 2017-04-28 Halbleitervorrichtung, Herstellungsverfahren und leitfähiges Säulenelement
US15/499,926 US20170365547A1 (en) 2016-06-15 2017-04-28 Semiconductor device, manufacturing method, and conductive post

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016119291A JP2017224736A (ja) 2016-06-15 2016-06-15 半導体装置、製造方法、及び導電性ポスト

Publications (1)

Publication Number Publication Date
JP2017224736A true JP2017224736A (ja) 2017-12-21

Family

ID=60481527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016119291A Pending JP2017224736A (ja) 2016-06-15 2016-06-15 半導体装置、製造方法、及び導電性ポスト

Country Status (4)

Country Link
US (1) US20170365547A1 (ja)
JP (1) JP2017224736A (ja)
CN (1) CN107527883A (ja)
DE (1) DE102017207192A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161174A (ja) * 2018-03-16 2019-09-19 富士電機株式会社 半導体装置及び半導体装置の製造方法
US11302670B2 (en) 2019-07-19 2022-04-12 Fuji Electric Co., Ltd. Semiconductor device including conductive post with offset

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937713B2 (en) * 2018-06-12 2021-03-02 Novatek Microelectronics Corp. Chip on film package
US11581261B2 (en) * 2018-06-12 2023-02-14 Novatek Microelectronics Corp. Chip on film package
JP7347153B2 (ja) * 2019-11-19 2023-09-20 富士電機株式会社 電力用半導体モジュール
CN115000037A (zh) * 2022-02-14 2022-09-02 杰华特微电子股份有限公司 半导体封装结构
CN117501435A (zh) * 2022-06-15 2024-02-02 华为数字能源技术有限公司 半导体封装和制造半导体封装的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545589A (en) * 1993-01-28 1996-08-13 Matsushita Electric Industrial Co., Ltd. Method of forming a bump having a rugged side, a semiconductor device having the bump, and a method of mounting a semiconductor unit and a semiconductor device
JPH09307053A (ja) 1996-05-15 1997-11-28 Furukawa Electric Co Ltd:The 半導体部品用リードピンおよびその製造方法
JP5241177B2 (ja) 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
US8378231B2 (en) * 2008-07-31 2013-02-19 Ibiden Co., Ltd. Semiconductor device and method for manufacturing the same
US20120199988A1 (en) * 2009-10-19 2012-08-09 Sumitomo Bakelite Co., Ltd. Method of manufacturing electronic device, electronic device, and apparatus for manufacturing electronic device
JP5581043B2 (ja) * 2009-11-24 2014-08-27 イビデン株式会社 半導体装置及びその製造方法
US8674503B2 (en) * 2011-10-05 2014-03-18 Himax Technologies Limited Circuit board, fabricating method thereof and package structure
JP6006523B2 (ja) * 2012-04-27 2016-10-12 新光電気工業株式会社 接続構造体、配線基板ユニット、電子回路部品ユニット、及び電子装置
JP6032294B2 (ja) * 2013-01-25 2016-11-24 富士電機株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161174A (ja) * 2018-03-16 2019-09-19 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7214966B2 (ja) 2018-03-16 2023-01-31 富士電機株式会社 半導体装置及び半導体装置の製造方法
US11302670B2 (en) 2019-07-19 2022-04-12 Fuji Electric Co., Ltd. Semiconductor device including conductive post with offset

Also Published As

Publication number Publication date
US20170365547A1 (en) 2017-12-21
CN107527883A (zh) 2017-12-29
DE102017207192A1 (de) 2017-12-21

Similar Documents

Publication Publication Date Title
JP2017224736A (ja) 半導体装置、製造方法、及び導電性ポスト
JP5183642B2 (ja) 半導体装置およびその製造方法
JP6724449B2 (ja) 半導体装置および半導体装置の製造方法
JP4614586B2 (ja) 混成集積回路装置の製造方法
JP7156025B2 (ja) 半導体装置
JP5930070B2 (ja) 半導体装置
JP2018067655A (ja) 半導体装置及び半導体装置製造方法
JP6149932B2 (ja) 半導体装置
JP6444537B2 (ja) 半導体装置及びその製造方法
JP6866716B2 (ja) 半導体装置
JPWO2016024445A1 (ja) 半導体装置
JP2017228694A (ja) 半導体装置
JP6697944B2 (ja) 電力用半導体装置
JP6460266B2 (ja) 半導体装置
JP2015103713A (ja) 半導体装置
JP2019201113A (ja) 半導体装置及び半導体装置の製造方法
JP2017123360A (ja) 半導体モジュール
JP2010287726A (ja) 半導体装置
JP2014192518A (ja) 半導体装置およびその製造方法
CN108292642B (zh) 电力用半导体装置
JP7152502B2 (ja) 半導体装置及びその製造方法
JP7135293B2 (ja) 半導体装置および半導体装置の製造方法
JP2021019065A (ja) 半導体装置
JP2020057771A (ja) モジュールおよびその製造方法
JP2022027162A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170417