JP7156025B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7156025B2
JP7156025B2 JP2018512232A JP2018512232A JP7156025B2 JP 7156025 B2 JP7156025 B2 JP 7156025B2 JP 2018512232 A JP2018512232 A JP 2018512232A JP 2018512232 A JP2018512232 A JP 2018512232A JP 7156025 B2 JP7156025 B2 JP 7156025B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
protrusion
jig
electrode
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018512232A
Other languages
English (en)
Other versions
JPWO2018179981A1 (ja
Inventor
崇功 川島
裕孝 大野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of JPWO2018179981A1 publication Critical patent/JPWO2018179981A1/ja
Application granted granted Critical
Publication of JP7156025B2 publication Critical patent/JP7156025B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32258—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/3301—Structure
    • H01L2224/3303—Layer connectors having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75754—Guiding structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75754—Guiding structures
    • H01L2224/75755—Guiding structures in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75754—Guiding structures
    • H01L2224/75756—Guiding structures in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9221—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Description

本明細書が開示する技術は、半導体装置に関する。
日本国特許公開第２００９－１４６９５０号公報に開示の半導体装置は、半導体チップと導体板を有している。半導体チップは、半導体基板と、半導体基板の表面に設けられた表面電極を有する。導体板は、板状部と、板状部から突出する凸部を有する。凸部の端面は、表面電極に接続されている。導体板は、半導体チップに電流を流す端子として機能するとともに、半導体チップから放熱するための放熱板としても機能する。
日本国特許公開第２００９－１４６９５０号公報と同様の構成を有する半導体装置では、凸部と表面電極の接合面において凸部が表面電極よりも外側にはみ出すと、表面電極に高い応力が加わり易くなる。このため、凸部の幅を狭くする必要がある。
また、半導体チップに通電すると、半導体チップで生じた熱は、凸部を介して板状部へ伝わる。このとき、凸部の幅が狭いと、半導体チップから板状部へ熱が伝わり難く、半導体チップを十分に放熱することができない。したがって、本明細書では、半導体チップをより好適に放熱することができる半導体装置を提案する。
本明細書が開示する半導体装置は、半導体基板と前記半導体基板の表面に設けられた表面電極を有する半導体チップと、導体板を有する。前記導体板は、板状部と前記板状部から突出する凸部を有する。前記凸部の端面が前記表面電極に接続されている。前記凸部の前記端面の幅が、前記凸部の前記板状部側の基部の幅よりも狭い。
この半導体装置では、凸部の端面の幅が、凸部の基部の幅よりも狭い。凸部の端面の幅が狭いので、凸部の端面を表面電極に接続するときに、その接合面において凸部の端面が表面電極よりも外側にはみ出すことを抑制できる。したがって、凸部を好適に表面電極に接続することができ、表面電極に高い応力が加わることを防止することができる。また、凸部の幅が端面よりも基部で広くなっているので、半導体チップで生じた熱は、凸部内で端面側から基部側に向かって放射状に広がりながら伝わる。このため、端面の幅が狭くても、効率的に熱が板状部に向かって伝わる。このため、この半導体装置では、半導体チップを従来よりも好適に放熱することができる。
半導体装置の平面図。 図１のＩＩ－ＩＩ線における断面図。 図１のＩＩＩ－ＩＩＩ線における断面図。 変形例の半導体装置の図２に対応する断面図。 変形例の半導体装置の図２に対応する断面図。 変形例の半導体装置の図２に対応する断面図。 変形例の半導体装置の図２に対応する断面図。 変形例の半導体装置の図３に対応する断面図。 変形例の半導体装置の分解斜視図。 リードフレームの斜視図。 リードフレームの主端子の拡大平面図。 図１０、１１のＸＩ－ＸＩ線における断面図。 図１０、１１のＸＩＩ－ＸＩＩ線における断面図。 治具を取り付けた状態のリードフレームの斜視図。 治具を取り付けた状態の主端子の図１１に対応する拡大平面図。 治具を取り付けた状態のリードフレームの図１２に対応する断面図。 治具を取り付けた状態のリードフレームの図１３に対応する断面図。 位置決め後の半導体チップとリードフレームの図１１に対応する拡大平面図。 位置決め後の半導体チップとリードフレームの図１２に対応する断面図。 位置決め後の半導体チップとリードフレームの図１３に対応する断面図。 リフロー後の半導体チップとリードフレームの図１２に対応する断面図。 リフロー後の半導体チップとリードフレームの図１３に対応する断面図。 導体板（コレクタ端子）を接続した後の半製品の図１２に対応する断面図。 絶縁樹脂層を形成した後の半製品の図１２に対応する断面図。 絶縁樹脂層を形成した後の半製品の平面図。 実施形態の製造方法で製造される半導体装置の平面図。 従来の製造方法の説明図。 従来の製造方法の説明図。 従来の製造方法で製造される半導体装置の平面図。 位置ずれが大きいときのはんだ層を示す断面図。 変形例の位置決め用凸部を示す平面図。 変形例の位置決め用凸部を示す断面図。 変形例の位置決め用凸部を示す断面図。 変形例の位置決め用凸部を示す断面図。 変形例の位置決め用凸部を示す平面図。 変形例の位置決め用凸部を示す平面図。 変形例の位置決め用凸部を示す平面図。 変形例の位置決め用凸部を示す平面図。 変形例の位置決め用凸部を示す平面図。 変形例の位置決め用凸部を示す平面図。 変形例の位置決め用凸部を示す平面図。 変形例の位置決め用凸部を示す平面図。 変形例の位置決め用凸部を示す平面図。 変形例の位置決め用凹部を示す断面図。
図１に示す実施形態の半導体装置１０は、２つの半導体チップ４０、４１と、導体板６０～６４と、信号端子２６と、絶縁樹脂７０を有している。半導体チップ４０、４１のそれぞれは、スイッチング素子（例えば、ＩＧＢＴ（insulated gate bipolar transistor））を内蔵している。導体板６２の上面に半導体チップ４１が実装されている。導体板６４の上面に半導体チップ４０が実装されている。半導体チップ４０、４１のそれぞれに対して、複数の信号端子２６が接続されている。半導体チップ４１の上面に導体板６１が接続されている。導体板６１は、導体板６３に接続されている。半導体チップ４０の上面に導体板６０が接続されている。導体板６０は、導体板６２に接続されている。半導体チップ４０、４１は、絶縁樹脂７０によって封止されている。各導体板６２、６３、６４の一部は、絶縁樹脂７０の外部に突出して端子２８ａ、２８ｂ、２８ｃを構成している。また、各信号端子２６の一部は、絶縁樹脂７０の外部に突出している。なお、実施形態の半導体装置１０は、半導体チップ４０と導体板６４の接続構造、及び、半導体チップ４１と導体板６２の接続構造に特徴を有する。半導体チップ４０と導体板６４の接続構造は、半導体チップ４１と導体板６２の接続構造と略等しい。したがって、以下では、半導体チップ４０と導体板６４の接続構造について詳細に説明する。
図２、３に示すように、導体板６４は、放熱板１６（板状部）と、放熱板１６の上面１６ａから上側に突出する凸部１７を有している。凸部１７は、第１凸部１８と第２凸部２０を有している。第１凸部１８は、放熱板１６の上面１６ａから上側に突出している。第２凸部２０は、第１凸部１８の端面１８ａ（上面）から上側に突出している。図２に示すように、第２凸部２０の端面２０ａ（上面）の幅Ｗ２は、第１凸部１８の幅Ｗ３（すなわち、凸部１７の放熱板１６側の基部の幅）よりも狭い。すなわち、凸部１７の幅は、基部から端面２０ａに向かうにしたがって段差状に狭くなっている。
図２、３に示すように、半導体チップ４０は、半導体基板４２と、エミッタ電極４４と、コレクタ電極４８と、信号電極４６を有している。半導体基板４２は、ＩＧＢＴを内蔵している。エミッタ電極４４は、半導体基板４２の第１表面（図２、３において下側の面）に設けられている。エミッタ電極４４は、半導体基板４２の第１表面の大部分を覆っている。信号電極４６は、半導体基板４２の第１表面に複数個設けられている。各信号電極４６は、エミッタ電極４４の隣に設けられている。各信号電極４６のサイズは、エミッタ電極４４のサイズよりも遥かに小さい。コレクタ電極４８は、半導体基板４２の第２表面（図２、３において上側の面）に設けられている。コレクタ電極４８は、第２表面の全域を覆っている。半導体チップ４０は、エミッタ電極４４が凸部１７の端面２０ａの上部に位置するように配置されている。エミッタ電極４４は、はんだ層５０によって凸部１７の端面２０ａに接続されている。
図３に示すように、各信号端子２６は、その先端部が対応する信号電極４６の下部に位置するように配置されている。各信号端子２６は、はんだ層５０によって対応する信号電極４６に接続されている。
図２、３に示すように、半導体チップ４０の上部に、導体板６０が配置されている。導体板６０は、その下面がコレクタ電極４８の上部に位置するように配置されている。導体板６０の下面は、はんだ層５２によって、コレクタ電極４８に接続されている。
絶縁樹脂７０は、導体板６４の下面と導体板６０の上面を除いて、導体板６４、はんだ層５０、半導体チップ４０、はんだ層５２、及び、導体板６０を覆っている。
導体板６０、６４は、半導体チップ４０に電流を流すための端子として機能するとともに、半導体チップ４０から放熱する放熱部材として機能する。信号端子２６の１つであるゲート端子の電位を閾値より高くすると、半導体チップ４０（すなわち、ＩＧＢＴ）がオンする。この状態で、導体板６０に導体板６４よりも高い電位を印加すると、半導体チップ４０に電流が流れる。半導体チップ４０に電流が流れると、半導体チップ４０が発熱する。半導体チップ４０で生じた熱は、導体板６０と導体板６４から放熱される。図２の矢印９０は、導体板６４内の放熱経路を示している。導体板６４の凸部１７が端面２０ａから放熱板１６側に向かって幅が広くなる形状を有しているので、矢印９０に示すように半導体チップ４０から放熱板１６に向かって熱が放射状に広がりながら伝わる。このため、放熱板１６に熱が伝わり易い。したがって、本実施形態の半導体装置１０では、半導体チップ４０から効率的に放熱することができる。
また、図２に示すように、凸部１７が基部（すなわち、放熱板１６側）から端面２０ａに向かうにしたがって幅が狭くなる形状を有しているので、凸部１７の端面２０ａの幅Ｗ２は、エミッタ電極４４の幅Ｗ１よりも狭い。このため、はんだ層５０は、その幅がエミッタ電極４４側から端面２０ａ側に向かうにしたがって狭くなる形状を有している。はんだ層５０がこのような形状を有することで、エミッタ電極４４の外周縁に対して高い応力が加わり難くなっている。このように、凸部１７の端面２０ａの幅Ｗ２がエミッタ電極４４の幅Ｗ１よりも狭くなっていることで、エミッタ電極４４の外周縁に加わる応力が抑制される。
以上に説明したように、本実施形態の半導体装置１０では、凸部１７が基部（すなわち、放熱板１６側）から端面２０ａに向かうにしたがって幅が狭くなる形状を有していることで、エミッタ電極４４に加わる応力を抑制しながら、放熱経路（すなわち、矢印９０）を十分に確保することができる。したがって、半導体チップ４０から効率的に放熱することができる。
なお、図４に示すように、第１凸部１８の端面１８ａに、第２凸部２０の端面２０ａの外周縁に沿って伸びる溝８０が設けられていてもよい。溝８０は、端面２０ａの周囲を取り囲んでいることが好ましい。この構成によれば、溝８０によって余剰のはんだを吸収することができる。すなわち、凸部１７とエミッタ電極４４とをはんだ層５０を介して接続する工程において、はんだの量が多くなる場合がある。この場合、溝８０が設けられていると、余剰のはんだが溝８０内に流入する。その結果、余剰のはんだが、意図しない部分に付着することを防止することができる。また、図５に示すように、第２凸部２０の端面２０ａに、端面２０ａの外周縁に沿って伸びる溝８０が設けられていてもよい。この構成でも、溝８０によって余剰のはんだを吸収することができる。
また、図６に示すように、凸部１７が、基部（放熱板１６側）から端面２０ａに向かうにしたがって幅が狭くなるテーパ形状（すなわち、幅が基部から端面２０ａに向かうにしたがって連続的に狭くなる形状）を有していてもよい。このような構成でも、図２と同様に、放射状に熱を伝えることができる。
また、図７に示すように、放熱板１６の上面１６ａに、凸部１７の外周縁に沿って伸びる溝８０を設けてもよい。溝８０は、端面２０ａの周囲を取り囲んでいることが好ましい。この構成によれば、余剰のはんだを溝８０で吸収することができる。
また、図３では、信号端子２６がはんだ層５０によって信号電極４６に接続されていた。しかしながら、図８に示すように、信号端子２６がボンディングワイヤ５８によって信号電極４６に接続されていてもよい。
また、図１の半導体装置１０では、半導体チップ４０、４１が横方向（ｙ方向）に並べて配置されていた。しかしながら、図９に示すように、積層構造の半導体装置に凸部１７を設けてもよい。図９では、導体板６０、半導体チップ４０、導体板６４、半導体チップ４１、及び、導体板６２が、これらの厚み方向に積層されている。導体板６４の放熱板１６の上面に凸部１７が設けられており、その凸部１７の端面に半導体チップ４０のエミッタ電極４４が接続されている。また、導体板６２の放熱板１６の上面に凸部１７が設けられており、その凸部１７の端面に半導体チップ４１のエミッタ電極４４が接続されている。このような構成でも、凸部１７を介して半導体チップ４０、４１から好適に放熱することができる。
（製造方法）
次に、半導体装置の製造方法について説明する。以下では、複数の製造方法について説明する。以下に説明する製造方法のうちのいくつかによって、図２、３に示す半導体装置１０を製造することができる。また、以下に説明する製造方法のうちのいくつかを応用した製造方法によって、図４、８、９の半導体装置を製造することができる。但し、図２、３、４、８、９の半導体装置は、その他の製造方法によって製造されてもよい。
図１０～１３は、本実施形態の製造方法で使用するリードフレーム１２を示している。リードフレーム１２は、半導体チップに接続するための複数の端子が互いに接続された部品である。リードフレーム１２は、２つのダイパッド１４と、主端子２８ａ～２８ｃと、複数の信号端子２６を備えている。各ダイパッド１４に対して、１つの半導体チップが接続される。主端子２８ａ、２８ｃは、対応するダイパッド１４に接続されている。主端子２８ｂは、導体板６０（コレクタ端子６０）に接続される端子である。なお、２つのダイパッド１４の構造及び使用方法は略等しいので、以下では、一方のダイパッド１４（図１０の右側のダイパッド１４）を中心に説明する。
ダイパッド１４は、放熱板１６と、位置決め用凸部１８（第１凸部１８）と、接合用凸部２０（第２凸部２０）を有している。なお、図１１及びそれ以降の拡大平面図では、位置決め用凸部１８を斜線ハッチングにより示し、接合用凸部２０をドットハッチングにより示している。放熱板１６は、リードフレーム１２の他部よりも厚みが厚い板状の部分である。以下では、放熱板１６の厚み方向をｚ方向といい、ｚ方向に直交する一方向をｘ方向といい、ｘ方向とｚ方向に直交する方向をｙ方向という。位置決め用凸部１８は、放熱板１６の上面から上側に突出する部分である。図１１に示すように、位置決め用凸部１８は、ｚ方向に沿って見たときに、略四角形の形状を有している。接合用凸部２０は、位置決め用凸部１８の上面からさらに上側に突出する部分である。図１１に示すように、接合用凸部２０は、ｚ方向に沿って見たときに、四角形の形状を有している。図１１、１２に示すように、接合用凸部２０の側方に、複数の信号端子２６が配置されている。各信号端子２６は、ｘ方向に長く伸びるとともに、ｙ方向に間隔を開けて配列されている。各信号端子２６の一方の端部は、放熱板１６の上部に配置されている。信号端子２６とダイパッド１４の間には間隔が設けられている。図１０に示すように、各信号端子２６は、タイバー２２によって互いに接続されている。また、各信号端子２６は、タイバー２２及び吊りリード２３によってダイパッド１４に接続されている。図１１に示すように、位置決め用凸部１８は、信号端子２６に対向する位置には配置されていない。位置決め用凸部１８は、信号端子２６に対向する位置を除いて、接合用凸部２０の周囲を囲むように配置されている。
本実施形態の製造方法では、まず、治具取り付け工程を実施する。治具取り付け工程では、図１４～１７に示すように、リードフレーム１２に治具３０を取り付ける。治具３０は、断面が四角形の筒形状を有している。図１５に示すように、治具３０の内周面３０ａが位置決め用凸部１８の外周面１８ｂに密着するように、治具３０が位置決め用凸部１８に係合される。これによって、治具３０がリードフレーム１２に対して正確に位置決めされる。なお、図１４、１６に示すように、治具３０の下面の一部には、切り欠き部３０ｂが設けられている。治具３０をリードフレーム１２に取り付けるときに、切り欠き部３０ｂは複数の信号端子２６に対応する位置に配置される。切り欠き部３０ｂが設けられているため、治具３０は各信号端子２６に接触しない。図１５に示すように、治具３０と接合用凸部２０の間には、間隔が設けられる。図１６、１７に示すように、治具３０の高さは、接合用凸部２０の高さよりも高い。
次に、半導体チップ配置工程を実施する。半導体チップ配置工程では、図１８～２０に示すように、治具３０の内部に半導体チップ４０を配置する。すなわち、治具３０を半導体チップ４０に係合させる。まず、半導体チップ４０について説明する。図１９、２０に示すように、半導体チップ４０は、半導体基板４２と、エミッタ電極４４と、信号電極４６と、コレクタ電極４８を有している。半導体基板４２の内部には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されている。エミッタ電極４４と信号電極４６は、半導体基板４２の第１表面（図１９、２０において下側の面）に設けられている。なお、図１９では単一の信号電極４６が図示されているが、半導体チップ４０は信号端子２６に対応する数（例えば、５個）の信号電極４６を有している。信号電極４６は、エミッタ電極４４に隣接する位置に配置されている。エミッタ電極４４は、各信号電極４６よりも遥かに大きい。信号電極４６は、ＩＧＢＴのゲート電極、温度検出用の電極、電流検出用の電極、電圧検出用の電極等である。信号電極４６には、エミッタ電極４４の電位を基準電位とする信号が印加される。したがって、信号電極４６とエミッタ電極４４の間の電位差は小さい。コレクタ電極４８は、半導体基板４２の第２表面（第１表面の反対側の表面であり、図１９、２０において上側の面）の全体を覆っている。
半導体チップ配置工程では、エミッタ電極４４が下側を向く向きで、半導体チップ４０を治具３０に上側から挿入する。これによって、半導体チップ４０を治具３０の内部に配置する。ここでは、図１９に示すように、エミッタ電極４４が接合用凸部２０上に配置され、各信号電極４６が対応する信号端子２６の端部上に配置されるように、半導体チップ４０をセットする。このとき、エミッタ電極４４と接合用凸部２０の間、及び、各信号電極４６と対応する信号端子２６の間に、はんだ層５０を介在させる。図１８に示すように、ｚ方向に沿って見たときに、半導体チップ４０の輪郭は、位置決め用凸部１８の輪郭（すなわち、外周面１８ｂ）よりも僅かに小さい。したがって、半導体チップ４０は、治具３０の内周面３０ａよりも僅かに小さい。このため、治具３０の内部に半導体チップ４０を配置するときに、治具３０から半導体チップ４０に高い荷重が加わることが抑制される。これによって、半導体基板４２に割れ、欠けが生じることが抑制される。半導体チップ配置工程では、半導体チップ４０の外周面が治具３０の内周面３０ａによってガイドされるので、半導体チップ４０が治具３０に対して位置決めされる。すなわち、治具３０を介して、半導体チップ４０がリードフレーム１２に対して位置決めされる。図１８には、接合用凸部２０とエミッタ電極４４が破線により示されている。図１８に示すように、ｚ方向に沿って見たときに、接合用凸部２０の上面全体が、エミッタ電極４４の輪郭の内側に配置される。治具３０を用いることで、図１８に示すようにエミッタ電極４４と接合用凸部２０を正確に位置決めすることができる。
次に、リフロー工程を実施する。リフロー工程では、図１８～２０に示すように組み立てた積層体を、リフロー炉に通す。これによって、積層体が一旦加熱され、その後、積層体が常温まで冷却される。積層体が加熱されると、はんだ層５０が溶融する。その後、積層体が冷却されると、はんだ層５０が凝固する。すると、図２１、２２に示すように、はんだ層５０によって、エミッタ電極４４が接合用凸部２０に接続されるとともに、信号電極４６が対応する信号端子２６に接続される。リフロー工程を実施したら、治具３０をリードフレーム１２及び半導体チップ４０から取り外す。
次に、図２３に示すように、半導体チップ４０上にコレクタ端子６０（すなわち、導体板６０）を配置し、はんだ層５２によってコレクタ電極４８をコレクタ端子６０に接続する。コレクタ端子６０は、コレクタ電極４８に接続される配線であるとともに、コレクタ電極４８から放熱するための放熱部材でもある。また、このとき、図１０の主端子２８ｂがコレクタ端子６０に接続される。
次に、図２４、２５に示すように、射出成型によって半導体チップ４０を覆う絶縁樹脂層７０を形成する。各端子の半導体チップ４０に接続されている部分も絶縁樹脂層７０に覆われる。各信号端子２６、及び、各主端子２８ａ～２８ｃは、絶縁樹脂層７０から外側に突出している。
次に、絶縁樹脂層７０の外部でリードフレーム１２を切断することで、図２５において斜線でハッチングされている部分（タイバー２２、吊りリード２３等）を除去する。これによって、信号端子２６が互いから分離されるとともに、信号端子２６がダイパッド１４から分離される。また、主端子２８ａ～２８ｃが互いから分離される。その結果、図２６に示す半導体装置が完成する。
次に、従来の半導体装置の製造方法について説明する。従来の製造方法では、図２７に示すように、コレクタ用のダイパッド１６０と信号端子１２６が一体化されたリードフレーム１１２を使用する。まず、図２７に示すように、第１治具１９１上にリードフレーム１１２を取り付ける。リードフレーム１１２に設けられた孔１１２ａに第１治具１９１のピン１９１ａを挿入することで、リードフレーム１１２を第１治具１９１に対して位置決めする。次に、リードフレーム１１２上に第２治具１９２を取り付ける。第２治具１９２の孔１９２ａに第１治具１９１のピン１９１ａを挿入することで、第２治具１９２が第１治具１９１に対して位置決めされる。次に、第２治具１９２の筒状部１９２ｂの内部に半導体チップ１４０を配置する。半導体チップ１４０は、半導体基板１４２、エミッタ電極１４４、信号電極１４６、コレクタ電極１４８を有している。ここでは、コレクタ電極１４８が下側を向くように半導体チップ１４０を配置する。その後、はんだ層１５０を介してコレクタ電極１４８をダイパッド１６０に接合する。コレクタ電極１４８をダイパッド１６０に接合したら、第１治具１９１と第２治具１９２を取り外す。
次に、ワイヤーボンディングによって、半導体チップ１４０の各信号電極１４６を、リードフレーム１１２の対応する信号端子１２６に接続する。
次に、図２８に示すように、第３治具１９３にエミッタ端子１１４をセットする。第３治具１９３は凹部１９３ａを有しており、その凹部１９３ａ内にエミッタ端子１１４を配置する。凹部１９３ａによって、エミッタ端子１１４が第３治具１９３に対して位置決めされる。次に、半導体チップ１４０とリードフレーム１１２とが接続された部品を、第３治具１９３に取り付ける。ここでは、半導体チップ１４０のエミッタ電極１４４を、エミッタ端子１１４の接合用凸部１１４ａ上に配置する。ここでは、第３治具１９３のピン１９３ｂをリードフレーム１１２の孔１１２ａに挿入することで、リードフレーム１１２を第３治具１９３に対して位置決めする。その後、はんだ層１５２を介してエミッタ電極１４４を接合用凸部１１６ａに接合する。その後、図２９に示すように、半導体チップ１４０を絶縁樹脂層１７０で封止する。絶縁樹脂層１７０の形成後に、絶縁樹脂層１７０の外部でリードフレーム１１２を切断することで、図２９において斜線でハッチングされている部分（タイバー、吊りリード等）を除去する。これによって、各端子を互いから分離させる。以上の工程によって、従来の方法による半導体装置の製造が完了する。
従来の方法では、第１治具１９１とリードフレーム１１２の位置ずれ、第１治具１９１と第２治具１９２の位置ずれ、第２治具１９２と半導体チップ１４０の位置ずれ、第３治具１９３とエミッタ端子１１４の位置ずれ、及び、第３治具１９３とリードフレーム１１２の位置ずれを累積した位置ずれが、エミッタ電極１４４と接合用凸部１１６ａの間に生じる。位置ずれ要因が多いので、エミッタ電極１４４と接合用凸部１１６ａとの位置ずれが大きくなり易い。エミッタ電極１４４と接合用凸部１１６ａとの位置ずれが大きいと、半導体チップ１４０の一部でエミッタ端子１１４に熱が伝わり難くなり、半導体チップ１４０の一部が局所的に高温となる場合がある。さらに、エミッタ電極１４４と接合用凸部１１４ａの位置ずれが極めて大きい場合には、図３０に示すように、接合用凸部１１４ａがエミッタ電極１４４の外側まではみ出す場合がある。この場合、はんだ層１５２がエミッタ電極１４４よりも外側まで広がり、はんだ層１５２がオーバーハング状となる。この構成では、はんだ層１５２と半導体基板１４２の間の隙間に絶縁樹脂層１７０が入り込む。この構造では、はんだ層１５２と半導体基板１４２の間の絶縁樹脂層１７０の熱膨張によってはんだ層１５２とエミッタ電極１４４に極めて高い応力が加わるので、はんだ層１５２とエミッタ電極１４４の信頼性が極端に低下する。
これに対し、実施形態の方法では、治具３０とリードフレーム１２の位置ずれ、及び、治具３０と半導体チップ４０の位置ずれが、エミッタ電極４４と接合用凸部２０の位置ずれに影響する。位置ずれ要因が少ないので、エミッタ電極４４と接合用凸部２０の位置ずれを抑制することができる。このため、半導体装置の量産時に、放熱性を安定させることができる。放熱性が悪い半導体装置が製造されることを防止することができる。特に、実施形態の方法では、図１８に示すように、エミッタ電極４４が接合用凸部２０よりも大きいので、図３０に示すような事態をより確実に防止することができる。このため、はんだ層５０とエミッタ電極４４の信頼性を確保することができる。
また、従来の方法では、コレクタ用のダイパッド１６０と信号端子１２６が一体化されたリードフレーム１１２を用いる。リードフレーム１１２（すなわち、図２９の斜線部）を切断した後に、図２９に示すように、絶縁樹脂層１７０から露出する位置に吊りリードの残存部１６０ａが残存する。吊りリードの残存部１６０ａはコレクタ用のダイパッド１６０に接続されているので、信号端子１２６（エミッタと略同電位）と残存部１６０ａ（コレクタと同電位）の間には、極めて大きい電位差が生じる。このため、信号端子１２６と残存部１６０ａの間で沿面放電が生じ易い。このため、従来の方法では、沿面放電を防止するために、残存部１６０ａと信号端子１２６の間の絶縁樹脂層１７０の側面に、切り欠き部１８０（残存部１６０ａと信号端子１２６の間の沿面距離を長くするための凹部）を設ける必要があった。しかしながら、切り欠き部１８０を設けると、絶縁樹脂層１７０の内部応力が大きくなり、絶縁樹脂層１７０のクラック等に対する耐性が低下するという問題があった。
これに対し、実施形態の方法では、エミッタ用のダイパッド１４と信号端子２６が一体化されたリードフレーム１２を用いる。リードフレーム１２（すなわち、図２５の斜線部）を切断した後に、図２６に示すように、絶縁樹脂層７０から露出する位置に、吊りリード２３の残存部２３ａが残存する。残存部２３ａはエミッタ用のダイパッド１４に接続されているので、信号端子２６（エミッタと略同電位）と残存部２３ａ（エミッタと同電位）の間の電位差は極めて小さい。したがって、残存部２３ａと信号端子２６の間で沿面放電が生じにくい。このため、これらの間の絶縁樹脂層７０の側面に切り欠き部が不要である。したがって、絶縁樹脂層７０のクラックに対する耐性が向上する。また、切り欠き部が不要となることにより、信号端子２６と信号電極４６のｙ方向のオフセットが不要となる。これにより、信号端子２６の両側に吊りリード２３を設けることが可能となり、信号端子２６と半導体チップ４０の位置精度が向上する。
また、実施形態の製造方法では、図１９に示すように、接合用凸部２０が放熱板１６の上面から上側に突出しており、かつ、接合用凸部２０と治具３０の間に間隔が設けられるので、信号電極４６と放熱板１６の間にスペースを確保することができる。したがって、このスペースに、信号電極４６に対する配線（すなわち、信号端子２６）を配置することができる。このため、好適に信号電極４６に対する配線を設けることができる。
なお、上述した実施形態では、治具３０をリードフレーム１２に取り付けた後に、治具３０の内部に半導体チップ４０を配置した。しかしながら、治具３０の内部に半導体チップ４０を配置した後に、治具３０をリードフレーム１２に取り付けてもよい。但し、実施形態の順序の方が、各工程を安定して実施し易い場合が多い。
また、上述した実施形態では、接合用凸部２０と位置決め用凸部１８が繋がっていた。しかしながら、図３１、３２に示すように、位置決め用凸部１８が接合用凸部２０から離れた位置に配置されていてもよい。
また、上述した実施形態では、接合用凸部２０が位置決め用凸部１８よりも高かったが、図３３、図３４に示すように、接合用凸部２０と位置決め用凸部１８が同じ高さであってもよい。
また、上述した実施形態では、位置決め用凸部１８が接合用凸部２０の周囲に沿って配置されていた。しかしながら、図３５～３６に示すように、位置決め用凸部１８が接合用凸部２０の周囲に離散的に設けられていてもよい。治具３０を位置決めできれば、位置決め用凸部１８はどのように配置されていてもよい。
また、上述した実施形態では、治具３０が筒形状を有していた。しかしながら、図３９～４０に示すように、治具３０が筒形状以外の形状を有していてもよい。なお、図４２は、２つの半導体チップ４０、４１（２つの接合用凸部２０に対して接続される半導体チップ）を治具３０で位置決めする構成を示している。これらの構成でも、治具３０がリードフレーム１２の位置決め部と半導体チップ４０の両方に係合することで、リードフレーム１２と半導体チップ４０とを位置決めすることができる。また、図４３に示すように、治具３０が、板状の部材に四角形の孔が設けられたものであってもよい。
また、上述した実施形態では、位置決め用凸部１８の上面全体がはんだ層５０に接合された。しかしながら、位置決め用凸部１８の上面の外周部に、はんだ濡れ性を有さない表面処理（例えば、粗面化処理等）が施されていてもよい。この構成では、位置決め用凸部１８の上面の一部（中央部）がはんだ層５０に接合される。この場合、位置決め用凸部１８の上面のはんだ濡れ性を有する部分（すなわち、はんだに接続される領域）が、エミッタ電極４４よりも小さいことが好ましい。
また、上述した実施形態では、位置決め用凸部１８によって治具３０を位置決めした。しかしながら、図４４に示すように、位置決め用凸部１８に代えて位置決め用凹部１９を設けてもよい。治具３０の外周面３０ｃを位置決め用凹部１９の側面に接触させることで、治具３０を位置決めすることができる。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の半導体装置では、凸部の幅が、基部から端面に向かうにしたがって段差状に狭くなっていてもよい。また、本明細書が開示する別の一例の半導体装置では、凸部の幅が、基部から端面に向かうにしたがって連続的に狭くなっていってもよい。
本明細書が開示する一例の半導体装置では、凸部の表面または凸部に隣接する板状部の表面に、凸部の端面の外周縁に沿って伸びる溝が設けられていてもよい。
このような構成によれば、凸部の端面を半導体チップの表面電極にはんだを介して接続するときに、余剰のはんだが溝内に吸収される。これによって、余剰のはんだが意図しない箇所に付着することを防止することができる。
本明細書が開示する一例の半導体装置では、半導体チップが、表面に設けられた信号電極を有していてもよい。また、半導体装置が、信号電極に接続されている信号端子をさらに有していてもよい。
（関連技術の開示）
本明細書が開示する製造方法について、従来技術と比較しながら、以下に説明する。
日本国特許公開第２００９－１４６９５０号公報に、リードフレームが接合用凸部を有し、接合用凸部が半導体チップの主電極に接続された半導体装置が開示されている。リードフレームの接合用凸部によって、信号配線を設けるためのスペースが確保されている。リードフレームに位置決め用のピンを挿すことで、半導体チップとリードフレームの間の位置ずれを抑制している。
日本国特許公開第２００９－１４６９５０号公報のように接合用凸部を有するリードフレームを採用する場合において、主電極に接合用凸部をはんだ付けするときに、位置ずれが生じる場合がある。半導体チップの主電極に対してリードフレームの接合用凸部の位置がずれると、半導体チップからリードフレームに熱が伝わり難くなる。したがって、半導体装置の放熱性が低下する。日本国特許公開第２００９－１４６９５０号公報の方法では、リードフレームにピンを挿すための孔が必要となり、孔の位置で放熱が阻害される。したがって、本明細書では、放熱を阻害することなく、リードフレームと半導体チップの位置決めを行うことが可能な方法を提供する。
本明細書が開示する半導体装置の製造方法は、治具を用いて半導体チップをリードフレームに接続する。前記半導体チップが、一つの面に主電極を有する。前記リードフレームが、接合用凸部と、前記接合用凸部の周囲に配置された凸形状または凹形状によって構成された位置決め部を有する。前記製造方法が、前記接合用凸部と前記治具の間に間隔を開けた状態で前記治具を前記位置決め部に係合させる工程と、前記治具を前記半導体チップに係合させる工程と、前記治具が前記位置決め部と前記半導体チップに係合された状態で、前記接合用凸部を前記半導体チップの前記主電極にはんだを介して接続する工程を有する。
この製造方法では、治具がリードフレームの位置決め部に係合されるので、リードフレームと治具との位置ずれが抑制される。また、治具が半導体チップに係合されるので、半導体チップと治具の位置ずれが抑制される。このため、治具を介して、リードフレームと半導体チップが位置決めされる。したがって、リードフレームと半導体チップの間の位置ずれが抑制される。このように治具を介して位置決めされた状態で半導体チップの主電極がリードフレームの接合用凸部にはんだを介して接合される。したがって、接合用凸部が主電極に対して位置ずれすることが抑制され、半導体装置の放熱性の低下を防止することができる。また、この方法では、位置決め部が凸形状または凹形状により構成されているので、位置決め部で放熱が阻害されることがない。このため、この製造方法によれば、放熱性が高い半導体装置を安定して製造することができる。
本明細書が開示する一例の製造方法では、前記位置決め部が前記凸形状であってもよい。前記治具を前記位置決め部に係合させる前記工程では、前記治具の側面を前記凸形状の側面に接触させてもよい。
本明細書が開示する別の一例の製造方法では、前記位置決め部が前記凹形状であってもよい。前記治具を前記位置決め部に係合させる前記工程では、前記治具の側面を前記凹形状の側面に接触させてもよい。
本明細書が開示する一例の製造方法では、前記治具が前記位置決め部と前記半導体チップに係合された状態において、前記半導体チップと前記リードフレームの積層方向に沿って見たときに、前記接合用凸部の前記はんだに接続される領域全体が、前記主電極の輪郭の内側に配置されてもよい。
この構成によれば、主電極と接合用凸部を接続するはんだがオーバーハング状となることを防止することができる。
本明細書が開示する一例の製造方法では、前記治具を前記位置決め部に係合させる前記工程の後に、前記治具を前記半導体チップに係合させる前記工程を実施してもよい。
本明細書が開示する一例の製造方法では、前記主電極が、エミッタ電極であってもよい。前記半導体チップが、前記エミッタ電極と同一の面に設けられた信号電極と、前記エミッタ電極の反対側に位置する裏面に設けられたコレクタ電極を有していてもよい。前記リードフレームが、前記接合用凸部と前記位置決め部を有する本体部と、前記本体部から伸びる信号端子を有していてもよい。前記製造方法が、前記信号端子を前記信号電極に接続する工程と、前記コレクタ電極にコレクタ端子を接続する工程と、前記接合用凸部、前記信号端子及び前記コレクタ端子を前記半導体チップに接続した後に、前記半導体チップを覆う絶縁樹脂層を形成する工程と、前記絶縁樹脂層を形成した後に、前記信号端子を前記本体部から切り離す工程をさらに有していてもよい。
この製造方法では、信号端子と本体部とを切り離した後に、絶縁樹脂の外部に信号端子と本体部が露出する。しかしながら、信号端子（すなわち、信号電極）と本体部（すなわち、エミッタ電極）の間の電位差が小さいので、これらの間で沿面放電が生じ難い。
また、本明細書は、放熱性が高い半導体装置を提供する。この半導体装置は、一つの面に主電極を有する半導体チップと、リードフレームを有する。前記リードフレームは、接合用凸部と、前記接合用凸部の周囲に配置された凸形状または凹形状によって構成された位置決め部を有する。前記接合用凸部が、前記主電極にはんだを介して接続されている。
この半導体装置は、上述した製造方法により製造することができる。この半導体装置は、位置決め部が凸形状または凹形状により構成されているので、位置決め部で放熱が阻害されることがなく放熱性が高い。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (4)

  1. 半導体装置であって、
    半導体基板と前記半導体基板の表面に設けられた表面電極を有する半導体チップと、
    板状部と前記板状部から突出する第１凸部と前記第１凸部の端面から突出する第２凸部を有し、前記第２凸部の端面が前記表面電極に接続されている導体板、
    を有し、
    前記第２凸部の前記端面の幅が、前記第１凸部の前記板状部側の基部の幅よりも狭く、
    前記第１凸部の前記端面に、前記第２凸部の前記端面の外周縁に沿って伸びる溝が設けられている、
    半導体装置。
  2. 半導体装置であって、
    半導体基板と前記半導体基板の表面に設けられた表面電極を有する半導体チップと、
    板状部と前記板状部から突出する凸部を有し、前記凸部の端面が前記表面電極に接続されている導体板、
    を有し、
    前記凸部の前記端面の幅が、前記凸部の前記板状部側の基部の幅よりも狭く、
    前記凸部に隣接する前記板状部の表面に、前記端面の外周縁に沿って伸びる溝が設けられている、
    半導体装置。
  3. 前記凸部の幅が、前記基部から前記端面に向かうにしたがって連続的に狭くなる請求項２の半導体装置。
  4. 前記半導体チップが、前記表面に設けられた信号電極を有しており、
    前記信号電極に接続されている信号端子をさらに有する請求項１～３のいずれか一項の半導体装置。
JP2018512232A 2017-03-29 2018-02-16 半導体装置 Active JP7156025B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017065283A JP6874467B2 (ja) 2017-03-29 2017-03-29 半導体装置とその製造方法
PCT/JP2018/005584 WO2018179981A1 (ja) 2017-03-29 2018-02-16 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2018179981A1 JPWO2018179981A1 (ja) 2020-03-05
JP7156025B2 true JP7156025B2 (ja) 2022-10-19

Family

ID=63524640

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017065283A Active JP6874467B2 (ja) 2017-03-29 2017-03-29 半導体装置とその製造方法
JP2018512232A Active JP7156025B2 (ja) 2017-03-29 2018-02-16 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2017065283A Active JP6874467B2 (ja) 2017-03-29 2017-03-29 半導体装置とその製造方法

Country Status (5)

Country Link
US (2) US20200035588A1 (ja)
JP (2) JP6874467B2 (ja)
CN (2) CN110520983A (ja)
DE (2) DE112018001743T5 (ja)
WO (1) WO2018179981A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108604583B (zh) * 2016-02-08 2021-08-27 三菱电机株式会社 半导体装置
US10541223B2 (en) * 2017-05-05 2020-01-21 Kulicke And Soffa Industries, Inc. Methods of operating a wire bonding machine to improve clamping of a substrate, and wire bonding machines
JP7141316B2 (ja) 2018-11-21 2022-09-22 日立Astemo株式会社 パワー半導体装置
JP7207150B2 (ja) * 2019-05-15 2023-01-18 株式会社デンソー 半導体装置
JP7215320B2 (ja) * 2019-05-15 2023-01-31 株式会社デンソー 半導体装置
JP2020198388A (ja) * 2019-06-04 2020-12-10 株式会社デンソー 半導体装置およびその製造方法
JP7327134B2 (ja) * 2019-12-12 2023-08-16 株式会社デンソー 半導体装置
US20220415748A1 (en) * 2020-01-30 2022-12-29 Mitsubishi Electric Corporation Semiconductor device and power converter
CN112289752B (zh) * 2020-12-01 2023-04-11 江苏捷捷微电子股份有限公司 一种倒装GaN功率器件封装结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3836010B2 (ja) 2001-10-19 2006-10-18 三菱電機株式会社 半導体装置
JP2013021254A (ja) 2011-07-14 2013-01-31 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831558B2 (ja) * 1991-03-29 1996-03-27 日本碍子株式会社 半導体装置の組立方法
JPH06252320A (ja) * 1993-02-25 1994-09-09 Toppan Printing Co Ltd リードフレーム並びにボンディング治具及びそのボンディング方法
JP3596388B2 (ja) * 1999-11-24 2004-12-02 株式会社デンソー 半導体装置
JP2001298033A (ja) * 2000-04-12 2001-10-26 Hitachi Ltd 半導体装置
JP4302607B2 (ja) * 2004-01-30 2009-07-29 株式会社デンソー 半導体装置
JP4702196B2 (ja) * 2005-09-12 2011-06-15 株式会社デンソー 半導体装置
JP4814639B2 (ja) * 2006-01-24 2011-11-16 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
US7838974B2 (en) * 2007-09-13 2010-11-23 National Semiconductor Corporation Intergrated circuit packaging with improved die bonding
JP4952556B2 (ja) * 2007-12-11 2012-06-13 株式会社デンソー 半導体装置およびその製造方法
CN102460694A (zh) * 2009-06-19 2012-05-16 株式会社安川电机 电力变换装置
US8497572B2 (en) * 2010-07-05 2013-07-30 Denso Corporation Semiconductor module and method of manufacturing the same
JP5745238B2 (ja) * 2010-07-30 2015-07-08 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置およびその製造方法
JP5427745B2 (ja) * 2010-09-30 2014-02-26 日立オートモティブシステムズ株式会社 パワー半導体モジュール及びその製造方法
JP2013123016A (ja) * 2011-12-12 2013-06-20 Denso Corp 半導体装置
CN102522340A (zh) * 2011-12-21 2012-06-27 杭州士兰集成电路有限公司 一种大功率模块的散热片安装方法
CN202816923U (zh) * 2012-08-10 2013-03-20 福建闽航电子有限公司 一种集成电路陶瓷封装外壳用的引线框架
US9847235B2 (en) * 2014-02-26 2017-12-19 Infineon Technologies Ag Semiconductor device with plated lead frame, and method for manufacturing thereof
JP5910653B2 (ja) * 2014-03-18 2016-04-27 トヨタ自動車株式会社 放熱板付きリードフレーム、放熱板付きリードフレームの製造方法、半導体装置、および半導体装置の製造方法
JP6256145B2 (ja) * 2014-03-26 2018-01-10 株式会社デンソー 半導体装置及びその製造方法
JP6485397B2 (ja) * 2016-04-04 2019-03-20 株式会社デンソー 電子装置及びその製造方法
JP6485398B2 (ja) * 2016-04-13 2019-03-20 株式会社デンソー 電子装置及びその製造方法
JP6610590B2 (ja) * 2017-03-21 2019-11-27 トヨタ自動車株式会社 半導体装置とその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3836010B2 (ja) 2001-10-19 2006-10-18 三菱電機株式会社 半導体装置
JP2013021254A (ja) 2011-07-14 2013-01-31 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
WO2018179981A1 (ja) 2018-10-04
US20180286702A1 (en) 2018-10-04
CN110520983A (zh) 2019-11-29
DE112018001743T5 (de) 2019-12-19
CN108695177B (zh) 2021-11-02
JP6874467B2 (ja) 2021-05-19
JP2018170348A (ja) 2018-11-01
DE102018204668A1 (de) 2018-10-04
JPWO2018179981A1 (ja) 2020-03-05
CN108695177A (zh) 2018-10-23
US20200035588A1 (en) 2020-01-30

Similar Documents

Publication Publication Date Title
JP7156025B2 (ja) 半導体装置
US9917031B2 (en) Semiconductor device, and method for assembling semiconductor device
US9240371B2 (en) Semiconductor module, semiconductor device having semiconductor module, and method of manufacturing semiconductor module
JP5279632B2 (ja) 半導体モジュール
US8981552B2 (en) Power converter, semiconductor device, and method for manufacturing power converter
JP6743916B2 (ja) 半導体装置及び半導体装置の製造方法
US9029995B2 (en) Semiconductor device and method of manufacturing the same
JP2014099547A (ja) 電力半導体モジュールおよびその製造方法
US10475727B2 (en) Semiconductor device, manufacturing method for semiconductor device, and electrode plate
CN104103611B (zh) 加压加热接合结构及加压加热接合方法
KR200482370Y1 (ko) 반도체 패키지를 위한 클립 구조체 및 이를 이용한 반도체 패키지
US20160204047A1 (en) Semiconductor device and method for manufacturing the same
US9076782B2 (en) Semiconductor device and method of manufacturing same
JP5732880B2 (ja) 半導体装置及びその製造方法
KR102500681B1 (ko) 파워 모듈 및 그 제조 방법
JP5125530B2 (ja) 電力変換装置
JP2019083292A (ja) 半導体装置
JP7156172B2 (ja) 半導体装置
KR20150129269A (ko) 반도체 패키지를 위한 클립 구조체 및 이를 이용한 반도체 패키지, 제조 방법
US20240178113A1 (en) Electronic device and electronic device manufacturing method
KR200478914Y1 (ko) 반도체 패키지
JP2019079891A (ja) 半導体装置
CN111599781A (zh) 半导体装置
JP2020198351A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20200401

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220407

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220906

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220919

R151 Written notification of patent or utility model registration

Ref document number: 7156025

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151