JP2019079891A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019079891A
JP2019079891A JP2017204796A JP2017204796A JP2019079891A JP 2019079891 A JP2019079891 A JP 2019079891A JP 2017204796 A JP2017204796 A JP 2017204796A JP 2017204796 A JP2017204796 A JP 2017204796A JP 2019079891 A JP2019079891 A JP 2019079891A
Authority
JP
Japan
Prior art keywords
semiconductor element
heat sink
solder
signal
signal terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017204796A
Other languages
English (en)
Inventor
崇功 川島
Takayoshi Kawashima
崇功 川島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2017204796A priority Critical patent/JP2019079891A/ja
Publication of JP2019079891A publication Critical patent/JP2019079891A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】信号端子と半導体素子との間がはんだ付けされる半導体装置において、信号端子と半導体素子との間におけるはんだの過剰な濡れ広がりを防止する。【解決手段】本明細書における半導体装置は、信号端子と、その信号端子にはんだ層を介して接合される信号パッド部を有する半導体素子とを備える。この半導体装置の信号端子には、凹部が設けられており、その凹部は、信号端子とはんだ層との接合部に隣接しているとともに、半導体素子に対向する範囲に位置している。【選択図】図3

Description

本明細書が開示する技術は、半導体装置に関する。
特許文献1に、半導体装置が開示されている。この半導体装置は、信号端子と半導体素子とを備える。半導体素子には、信号端子がはんだ層を介して接続された信号パッドが設けられている。
特開2004−296588号公報
上記した半導体装置のように、信号端子と半導体素子との間を直接はんだで接合する場合、信号端子と半導体素子との間ではんだが過剰に濡れ広がり、はんだが半導体素子の信号パッドからはみ出すことによって、半導体装置の内部で短絡が生じることがある。本明細書では、信号端子と半導体素子との間がはんだ付けされる半導体装置において、信号端子と半導体素子との間におけるはんだの過剰な濡れ広がりを防止する技術を提供する。
本明細書が開示する半導体装置は、信号端子と、その信号端子にはんだ層を介して接合される信号パッドを有する半導体素子とを備える。この半導体装置の信号端子には、凹部が設けられており、その凹部は、信号端子とはんだ層との接合部に隣接しているとともに、半導体素子に対向する範囲に位置している。
この半導体装置の構成によると、信号端子には、凹部が設けられており、その凹部は信号端子と半導体素子との接合部に隣接している。このような構成によると、信号端子の凹部が形成するエッジにおいて、はんだに生じる表面張力により、はんだの濡れ広がりが抑制される。はんだの過剰な濡れ広がりが抑制されることから、はんだが信号パッドからはみ出すことが防止される。また、信号端子の凹部は、半導体素子に対向する範囲に設けられている。これにより、信号端子と半導体素子との間の空間距離が遠くなり、信号端子と半導体素子の他の部分との間の絶縁性を高めることも可能となる。
実施例1の半導体装置10を示す平面図である。 実施例1の半導体装置10の内部構造を示す。但し、モールド樹脂30は破線で図示する。 図1のIII−III線における断面図を示す。 図3中のIV部の拡大図である。 実施例1の半導体装置10の製造方法を説明する図であって、第1工程で用意するリードフレーム12を示し、下面12b側からみたときの平面図である。 実施例1の半導体装置10の製造方法を説明する図であって、第1工程で用意したリードフレーム12の第1上側ヒートシンク22の下面22bに第1半導体素子20を実装する第1リフロー工程を示す(第2工程)。 実施例1の半導体装置10の製造方法を説明する図であって、第2工程で第1半導体素子20を実装したリードフレーム12を第1下側ヒートシンク24の上面24aに接合する第2リフロー工程を示す(第3工程)。 実施例2の半導体装置100の内部構造を示す。 実施例3の半導体装置200の内部構造を示す。 実施例4の半導体装置300を示す平面図である。 実施例4の半導体装置300の内部構造を示す。但し、モールド樹脂330は破線で図示する。
(実施例1)図面を参照して、実施例1の半導体装置10について説明する。図1〜図4に示すように、半導体装置10は、第1半導体素子20、第2半導体素子40、複数の外部接続端子14、15、16、17、18及びモールド樹脂30を備える。第1半導体素子20及び第2半導体素子40は、モールド樹脂30内で封止されている。モールド樹脂30は、絶縁性を有する材料で構成されている。特に限定されないが、モールド樹脂30を構成する材料は、エポキシ樹脂といった熱硬化性の樹脂材料であってもよい。各々の外部接続端子14、15、16、17、18はモールド樹脂30の外部から内部に亘って延びており、モールド樹脂30の内部で、第1半導体素子20及び第2半導体素子40の少なくとも一方に電気的に接続されている。一例ではあるが、複数の外部接続端子14、15、16、17、18には、信号用である複数の第1信号端子14及び複数の第2信号端子15と、電力用であるP端子16、N端子17及びO端子18が含まれる。
第1半導体素子20は、上面電極20aと下面電極20bと複数の信号パッド20cとを有する。上面電極20aは第1半導体素子20の上面に位置しており、下面電極20bは第1半導体素子20の下面に位置している。同様に、第2半導体素子40は、上面電極40aと下面電極40bと複数の信号パッド40cとを有する。上面電極40aは、第2半導体素子40の上面に位置しており、下面電極40bは、第2半導体素子40の下面に位置している。第1半導体素子20の上面電極20a及び下面電極20bを構成する材料には、特に限定されないが、例えばアルミニウム系又はその他の金属を採用することができる。同様に、第2半導体素子40の上面電極40a及び下面電極40bを構成する材料には、特に限定されないが、例えばアルミニウム系又はその他の金属を採用することができる。信号パッド20cは、第1半導体素子20の上面に位置している。信号パッド20cを構成する材料には、特に限定されないが、例えばアルミニウム系又はその他の金属を採用することができる。複数の信号パッド20cには、複数の第1信号端子14がそれぞれ接続されている。同様に信号パッド40cは、第2半導体素子40の上面に位置している。信号パッド40cを構成する材料には、特に限定されないが、例えばアルミニウム系又はその他の金属を採用することができる。複数の信号パッド40cには、複数の第2信号端子15がそれぞれ接続されている。
第1半導体素子20及び第2半導体素子40は、互いに同種の半導体素子であり、一例ではあるが、IGBT(Insulated Gate Bipolar Transistor)素子である。但し、第1半導体素子20及び第2半導体素子40の各々は、IGBT素子に限定されず、例えばMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)素子といった他のパワー半導体素子であってもよい。あるいは、第1半導体素子20と第2半導体素子40の各々は、ダイオード素子とIGBT素子(又はMOSFET素子)といった二以上の半導体素子に置き換えられてもよい。第1半導体素子20と第2半導体素子40の具体的な構成は特に限定されず、各種の半導体素子を採用することができる。この場合、第1半導体素子20と第2半導体素子40は、互いに異種の半導体素子であってもよい。また、第1半導体素子20及び第2半導体素子40は、例えばシリコン(Si)、炭化ケイ素(SiC)、又は窒化ガリウム(GaN)といった各種の半導体材料を用いて構成されることができる。
半導体装置10は、第1上側ヒートシンク22、第2上側ヒートシンク42、第1下側ヒートシンク24及び第2下側ヒートシンク44を備える。上側ヒートシンク22、42及び下側ヒートシンク24、44は、例えば、銅、銅合金、又はその他の金属といった、導電性を有し、かつ、熱伝導性に優れた材料を用いて構成されることができる。第1下側ヒートシンク24は概して直方体形状の部材であり、上面24aと上面24aの反対側に位置する下面24bとを有する。第1下側ヒートシンク24の上面24aは、第1半導体素子20の下面電極20bにはんだ56を介して接合されている。即ち、第1下側ヒートシンク24は第1半導体素子20と電気的及び熱的に接続されている。第1下側ヒートシンク24の下面24bは、モールド樹脂30の外部に一部露出している。第2下側ヒートシンク44の具体的構造は、第1下側ヒートシンク24と同様である。即ち、第2下側ヒートシンク44は、第2半導体素子40と電気的及び熱的に接続されている。
第1上側ヒートシンク22は、上記した第1下側ヒートシンク24と同様に、概して直方体形状の部材であって、上面22aと上面22aの反対側に位置する下面22bとを有する。一方で、実施例1における上側ヒートシンク22は、一例ではあるが、第1上側ヒートシンク22の下面22bから突出したスペーサ部22cを一体に有しており、別体の導体スペーサを必要としない構造を有している。スペーサ部22cは、必ずしも必要ではなく、複数の第1信号端子14が第1半導体素子20に接続されるためのスペースを確保している。第1上側ヒートシンク22の下面22bは、第1半導体素子20の上面電極20aにはんだ56を介して接合されている。即ち、第1上側ヒートシンク22は第1半導体素子20と電気的及び熱的に接続されている。第1上側ヒートシンク22の下面22bは、モールド樹脂30の外部に一部露出している。第2上側ヒートシンク42の具体的構造は、第1上側ヒートシンク22と同様である。即ち、第2上側ヒートシンク42は、第2半導体素子40と電気的及び熱的に接続されている。このように、第1上側ヒートシンク22及び第1下側ヒートシンク24は第1半導体素子20で発生した熱を外部に放出し、第2上側ヒートシンク42及び第2下側ヒートシンク44は第2半導体素子40で発生した熱を外部に放出するといった放熱板としても機能する両面冷却構造を有する。
図3〜5に示すように、各々の第1信号端子14は、第1半導体素子20の信号パッド20cに、はんだ52を介して接合される。ここで、第1信号端子14には、凹部14aが設けられている。第1信号端子14の凹部14aは、第1半導体素子20の信号パッド20cとの第1信号端子14の接合部14bに隣接している。これにより、第1信号端子14の凹部14aがそれぞれ形成するエッジ14cにおいて、はんだ52に生じる表面張力により、はんだ52の濡れ広がりが抑制される。はんだ52の過剰な濡れ広がりが抑制されることから、はんだ52が信号パッド20cからはみ出すことが防止される。同様に、各々の第2信号端子15にも、凹部15aが設けられており、第2信号端子15の凹部15aは、第2半導体素子40の信号パッド40cとの第2信号端子15の接合部15bに隣接している。したがって、各々の第2信号端子15においても、第1信号端子14と同様の上記効果を得ることができる。また、信号端子14、15の凹部14a、15aは、半導体素子20、40に対向する範囲に設けられている。これにより、信号端子14、15と半導体素子20、40との間の空間距離が遠くなり、信号端子14、15と半導体素子20、40の他の部分との間の絶縁性を高めることも可能となる。
図5〜7を参照して、実施例1の半導体装置10の製造方法について説明する。図5に示すように、第1工程において、まずリードフレーム12を用意する。リードフレーム12は、複数の外部接続端子14、15、16、17、18を有する第1上側ヒートシンク22及び第2上側ヒートシンク42を有する。リードフレーム12は、導電性を有する材料で構成されており、第1上側ヒートシンク22及び第2上側ヒートシンク42と複数の外部接続端子14、15、16、17、18との間は、一例ではあるが、それぞれ溶接などによって取り付けられていればよい。以下、第2工程より、代表して第1上側ヒートシンク22側のみを説明するが、第2上側ヒートシンク42側でも同様の作業を行っているものとする。
図6に示すように、第2工程において、第1工程で用意したリードフレーム12の下面12b側に半導体素子20、40を実装する第1リフロー工程を実施する。まずリードフレーム12の下面12b側を上に向け、第1上側ヒートシンク22の下面22b上にはんだ54を配置し、第1信号端子14の接合部14b上にはんだ52を配置する。次いで第1信号端子14の接合部14b上に、はんだ52を介して第1半導体素子20の信号パッド20cが接続されるように、例えば位置決め治具70を用いて第1半導体素子20を精度よく配置する。配置した後、リフロー炉等で加熱し、はんだ52、54を溶融し、はんだ付けする。これにより、第1上側ヒートシンク22の下面22bには、はんだ54を介して第1半導体素子20の上面電極20aが接合され、第1信号端子14の接合部14bには、はんだ52を介して第1半導体素子20の信号パッド20cが接合される。第1リフロー工程では、第1半導体素子20の下面電極20bの上にも、予備はんだ56’を配置しておき、併せて溶融しはんだ付けしておくとよい。
図7に示すように、第3工程において、第2工程で第1半導体素子20を実装したリードフレーム12を、第1下側ヒートシンク24の上面24aに接合する第2リフロー工程を実施する。まず、第1下側ヒートシンク24の上面24aを上にして、その上面24a上にはんだ56を配置する。第2工程で半導体素子を実装したリードフレーム12には電力用端子側に位置決め治具80のガイド穴12aが設けられている。そのガイド穴12aに位置決め治具80のガイドピン82を挿入することで、第1下側ヒートシンク24の上面24a上に精度よく配置することができる。配置した後、リフロー炉等で加熱し、はんだ56を溶融しはんだ付けする。これにより、第1半導体素子20の下面電極20bに第1下側ヒートシンク24の上面24aがはんだ56を介して接合される。
第4工程において、半導体素子20、40、ヒートシンク22、24、42、44、複数の外部接続端子14、15、16、17、18などを、例えばエポキシ樹脂等のモールド樹脂30で封止する。上述したが、このとき上側ヒートシンク22、42の上面22a、42a、及び、下側ヒートシンク24、44の下面22b、42bは一部露出している。複数の外部接続端子14、15、16、17、18また同様にモールド樹脂30から突出して露出している。例えば、封止後に、これら各部分の表面が露出していない場合は、切削加工などでモールド樹脂30を削り落として、各表面を露出させればよい。最後に第5工程において、リードフレーム12の不要部を切除する。このとき、第3工程で使用したガイド穴12aも不要部に含まれる。これにより、複数の外部接続端子14、15、16、17、18は電気的に独立し、実施例1の半導体装置10が完成する。
(実施例2)図面を参照して、実施例2の半導体装置100について説明する。図8に示すように、実施例1と同様、半導体装置100は、半導体素子120、下側ヒートシンク124、複数の外部接続端子114、116、及びモールド樹脂130を備える。複数の外部接続端子114、116には、信号用の複数の信号端子114、電力用端子116が含まれる。一方で、半導体装置100は、下側ヒートシンク124のみを備えた片面冷却構造を有しているという点において実施例1と異なっている。また、半導体装置100は、導体板128を備えている。導体板128では、導体板128の端部128cに、電力用端子116が設けられている。
半導体装置100は、不図示ではあるが、複数の半導体素子を備えてもよく、その場合、その半導体素子に対応する数の下側ヒートシンク、導体板及び他の複数の外部接続端子をさらに備えることができる。それらの個数については、特に限定されない。以降、実施例2における不図示の部品についての説明は省略する。半導体素子120は、モールド樹脂130内で封止されている。モールド樹脂130は、絶縁性を有する材料で構成されている。特に限定されないが、モールド樹脂130を構成する材料は、エポキシ樹脂といった熱硬化性の樹脂材料であってもよい。複数の外部接続端子114、116はモールド樹脂130の外部から内部に亘って延びており、モールド樹脂130の内部で、半導体素子120に電気的に接続されている。
半導体素子120は、上面電極120aと下面電極120bと複数の信号パッド120cとを有する。上面電極120aは半導体素子120の上面に位置しており、下面電極120bは半導体素子120の下面に位置している。半導体素子120の数や種類、及び具体的な構造については実施例1における半導体素子20、40と同様に特に限定されない。半導体素子120の上面電極120a及び下面電極120bを構成する材料においても、実施例1と同様に特に限定されない。複数の信号パッド120cは、半導体素子120の上面に位置しており、複数の信号端子114にそれぞれ接続されている。信号パッド120cを構成する材料は、実施例1と同様に特に限定されない。
下側ヒートシンク124は、例えば、銅、銅合金、又はその他の金属といった、導電性を有し、かつ、熱伝導性に優れた材料を用いて構成されることができる。下側ヒートシンク124は、概して直方体形状の部材であり、上面124aと上面124aの反対側に位置する下面124bとを有する。下側ヒートシンク124の上面124aは、半導体素子120の下面電極120bにはんだ156を介して接合されている。即ち、下側ヒートシンク124は半導体素子120と電気的及び熱的に接続されている。下側ヒートシンク124の下面124bは、モールド樹脂130の外部に一部露出している。このように下側ヒートシンク124は半導体素子120で発生した熱を外部に放出するといった放熱板としても機能する片面冷却構造を有する。
導体板128は、例えば銅又はその他の金属といった、導電性を有する材料を用いて構成されることができる。導体板128は、概して板形状の部材であり、上面128aとその上面128aと反対側に位置する下面128bとを有する。導体板128の下面128bは、半導体素子120の上面電極120aにはんだ154を介して接合されている。上述したが、導体板128の端部128cには電力用端子116が設けられている。導体板128と電力用端子116との間は、一例ではあるが、溶接等によって接続されていればよい。
各々の信号端子114は、半導体素子120の信号パッド120cに、はんだ152を介して接合される。ここで、信号端子114には、凹部114aが設けられている。信号端子114の凹部114aは、半導体素子120の信号パッド120cとの信号端子114の接合部114bに隣接している。これにより、信号端子114の凹部114aがそれぞれ形成するエッジ114cにおいて、はんだ152に生じる表面張力により、はんだ152の濡れ広がりが抑制される。はんだ152の過剰な濡れ広がりが抑制されることから、はんだ152が信号パッド120cからはみ出すことが防止される。また、信号端子114の凹部114aは、半導体素子120に対向する範囲に設けられている。これにより、信号端子114と半導体素子120との間の空間距離が遠くなり、信号端子114と半導体素子120の他の部分との間の絶縁性を高めることも可能となる。
(実施例3)図面を参照して、実施例3の半導体装置200について説明する。図9に示すように、実施例1と同様、半導体装置200は、半導体素子220、上側ヒートシンク222、下側ヒートシンク224、複数の外部接続端子214、216、及びモールド樹脂230を備える。複数の外部接続端子214、216には、信号用の複数の信号端子214、電力用端子216が含まれる。一方で、上側ヒートシンク222は、スペーサ部を有していない点において、構造が実施例1とは異なっている。半導体装置200は、実施例1と同様の用途を付与するために上側ヒートシンク222とは別部材として、導体スペーサ226も備える。また、特に限定されないが、一例として実施例3では、電力用端子216が下側ヒートシンク224の端部224cに設けられている。
半導体装置200は、不図示ではあるが、複数の半導体素子を備えてもよく、その半導体素子に対応する数の上側ヒートシンク、下側ヒートシンク、導体スペーサ及び他の複数の外部接続端子をさらに備えてもよい。それらの個数については、特に限定されない。以降、実施例3における不図示の部品についての説明は省略する。半導体素子220は、モールド樹脂230内で封止されている。モールド樹脂230は、絶縁性を有する材料で構成されている。特に限定されないが、モールド樹脂230を構成する材料は、エポキシ樹脂といった熱硬化性の樹脂材料であってもよい。複数の外部接続端子214、216はモールド樹脂230の外部から内部に亘って延びており、モールド樹脂230の内部で、半導体素子220に電気的に接続されている。
半導体素子220は、上面電極220aと下面電極220bと複数の信号パッド220cとを有する。上面電極220aは半導体素子220の上面に位置しており、下面電極220bは半導体素子220の下面に位置している。半導体素子220の数や種類、及び具体的な構造については実施例1における半導体素子20、40と同様に特に限定されない。半導体素子220の上面電極220a及び下面電極220bを構成する材料においても、実施例1と同様に特に限定されない。複数の信号パッド220cは、半導体素子220の上面に位置しており、複数の信号端子214にそれぞれ接続されている。信号パッド220cを構成する材料は、実施例1と同様に特に限定されない。
導体スペーサ226は、例えば、銅、銅合金又はその他の金属といった導電性を有し、熱伝導性に優れた材料を用いて構成されることができる。導体スペーサ226は、概してブロック形状の部材であり、導体スペーサ226の上面226aと、その上面226aと反対側に位置する下面226bを有する。導体スペーサ226の上面226aは、後述する上側ヒートシンク222の下面222bにはんだ254を介して接合される。また導体スペーサ226の下面226bは半導体素子220の上面電極220aにはんだ256を介して接合される。即ち、導体スペーサ226は、半導体素子220と電気的及び熱的に接合されている。
上側ヒートシンク222及び下側ヒートシンク224は、例えば、銅、銅合金、又はその他の金属といった、導電性を有し、かつ、熱伝導性に優れた材料を用いて構成されることができる。下側ヒートシンク224は概して直方体形状の部材であり、上面224aと上面224aの反対側に位置する下面224bとを有する。下側ヒートシンク224の上面224aは、半導体素子220の下面電極220bにはんだ258を介して接合されている。即ち、下側ヒートシンク224は半導体素子220と電気的及び熱的に接続されている。下側ヒートシンク224の下面224bは、モールド樹脂230の外部に一部露出している。前述したが、下側ヒートシンク224の端部224cには、電力用端子216が設けられている。
上側ヒートシンク222は、上記した下側ヒートシンク224と同様に、概して直方体形状の部材であって、上面222aと上面222aの反対側に位置する下面222bとを有する。上側ヒートシンク222の下面222bは、導体スペーサ226の上面226aとはんだ254を介して接合されている。即ち、上側ヒートシンク222は半導体素子220と電気的及び熱的に接続されている。上側ヒートシンク222の下面222bは、モールド樹脂230の外部に一部露出している。このように、上側ヒートシンク222及び下側ヒートシンク224は、半導体素子220で発生した熱を外部に放出するといった放熱板としても機能する両面冷却構造を有する。また、上側ヒートシンク222の下面222bには導体スペーサ226との接合面と隣接する位置に凹部222cが形成されていてもよい。これにより、はんだ254が上側ヒートシンク222の下面222bと導体スペーサ226との接合面からはんだ254が過剰に濡れ広がることを抑制することができる。
各々の信号端子214は、半導体素子220の信号パッド220cに、はんだ252を介して接合される。ここで、信号端子214には、凹部214aが設けられている。信号端子214の凹部214aは、半導体素子220の信号パッド220cとの信号端子214の接合部214bに隣接している。これにより、信号端子214の凹部214aがそれぞれ形成するエッジ214cにおいて、はんだ252に生じる表面張力により、はんだ252の濡れ広がりが抑制される。はんだ252の過剰な濡れ広がりが抑制されることから、はんだ252が信号パッド220cからはみ出すことが防止される。また、信号端子214の凹部214aは、半導体素子220に対向する範囲に設けられている。これにより、信号端子214と半導体素子220との間の空間距離が遠くなり、信号端子214と半導体素子220の他の部分との間の絶縁性を高めることも可能となる。
(実施例4)図面を参照して、実施例4の半導体装置300について説明する。図10、11に示すように、実施例1と同様、半導体装置300は、第1半導体素子320、第2半導体素子340、複数の外部接続端子314、315、316、317、318及びモールド樹脂330を備える。また、半導体装置300は、第1上側ヒートシンク322、第2上側ヒートシンク342及び下側ヒートシンク324も備える。一方で、半導体装置300は、第1半導体素子320及び第2半導体素子340が積層された構造を有しており、この点で実施例1の半導体装置10と異なっている。第1半導体素子320及び第2半導体素子340との間には、第2上側ヒートシンク342が介挿されている。
第1半導体素子320及び第2半導体素子340は、モールド樹脂330内で封止されている。モールド樹脂330は、絶縁性を有する材料で構成されている。特に限定されないが、モールド樹脂330を構成する材料は、エポキシ樹脂といった熱硬化性の樹脂材料であってもよい。各々の外部接続端子314、315、316、317、318はモールド樹脂330の外部から内部に亘って延びており、モールド樹脂30の内部で、第1半導体素子320及び第2半導体素子340の少なくとも一方に電気的に接続されている。一例ではあるが、複数の外部接続端子314、315、316、317、318には、信号用である複数の第1信号端子314及び複数の第2信号端子315と、電力用であるP端子316、N端子317及びO端子318が含まれる。
第1半導体素子320は上面電極320aと下面電極320bと複数の信号パッド320cとを有する。上面電極320aは第1半導体素子320の上面に位置しており、下面電極320bは第1半導体素子320の下面に位置している。同様に第2半導体素子340は、上面電極340aと下面電極340bと複数の信号パッド340cとを有する。上面電極340aは第2半導体素子340の上面に位置しており、下面電極340bは第2半導体素子340の下面に位置している。半導体素子320、340の数や種類、及び具体的な構造については実施例1における半導体素子20、40と同様に特に限定されない。半導体素子320,340の上面電極320a、340a及び下面電極320b、340bを構成する材料においても、実施例1と同様に特に限定されない。複数の信号パッド320cは、第1半導体素子320の上面に位置しており、複数の第1信号端子314にそれぞれ接続されている。同様に信号パッド340cは、第2半導体素子340の上面に位置しており、複数の第2信号端子315にそれぞれ接続されている。信号パッド320c及び信号パッド340cを構成する材料は、実施例1と同様に特に限定されない。
実施例4における第1上側ヒートシンク322、第2上側ヒートシンク342は実施例1と同様の構造を有する。第1上側ヒートシンク322、第2上側ヒートシンク342は、例えば、銅、銅合金、又はその他の金属といった、導電性を有し、かつ、熱伝導性に優れた材料を用いて構成されることができる。第2上側ヒートシンク342は、概して直方体形状の部材であって、上面342aと上面342aの反対側に位置する下面342bとを有する。第2上側ヒートシンク342は、一例ではあるが、第2上側ヒートシンク342の下面342bから突出したスペーサ部342cを一体に有しており、別体の導体スペーサを必要としない構造を有している。スペーサ部342cは、必ずしも必要ではなく、複数の信号端子315が第2半導体素子340に接続されるためのスペースを確保している。第2上側ヒートシンク342の下面342bは、第2半導体素子340の上面電極340aにはんだ355を介して接合されている。第2上側ヒートシンク342の上面342aは、第1半導体素子320の下面電極320bにはんだ356を介して接合されている。即ち、第2上側ヒートシンク342は、第1半導体素子320及び第2半導体素子340と、電気的及び熱的に接合されている。
第1上側ヒートシンク322もまた、概して直方体形状の部材であって、上面322aと上面322aの反対側に位置する下面322bとを有する。第1上側ヒートシンク322は、一例ではあるが、第1上側ヒートシンク322の下面322bから突出したスペーサ部322cを一体に有しており、別体の導体スペーサを必要としない構造を有している。スペーサ部322cは、必ずしも必要ではなく、複数の信号端子314が第1半導体素子320に接続されるためのスペースを確保している。第1上側ヒートシンク322の下面322bは、第1半導体素子320の上面電極340aにはんだ354を介して接合されている。即ち、第2上側ヒートシンク342は、第2上側ヒートシンク342を介して、第1半導体素子320及び第2半導体素子340と、電気的及び熱的に接合されている。第1上側ヒートシンク322の上面322aは、モールド樹脂330の外部に一部露出している。
下側ヒートシンク324は、例えば、銅、銅合金、又はその他の金属といった、導電性を有し、かつ、熱伝導性に優れた材料を用いて構成されることができる。下側ヒートシンク324は、概して直方体形状の部材であり、上面324aと上面324aの反対側に位置する下面324bとを有する。下側ヒートシンク324の上面24aは、第2半導体素子340の下面電極340bにはんだ357を介して接合されている。即ち、下側ヒートシンク324は、第2上側ヒートシンク342を介して、第1半導体素子320及び第2半導体素子340と、電気的及び熱的に接続されている。下側ヒートシンク324の下面324bは、モールド樹脂330の外部に一部露出している。このように、第1上側ヒートシンク322及び下側ヒートシンク324は、第1半導体素子320及び第2半導体素子340で発生した熱を外部に放出するといった放熱板としても機能する両面冷却構造を有する。
各々の第1信号端子314は、第1半導体素子320の信号パッド320cに、はんだ352を介して接合される。ここで、第1信号端子314には、凹部314aが設けられている。第1信号端子314の凹部314aは、第1半導体素子320の信号パッド320cとの第1信号端子314の接合部314bに隣接している。これにより、信号端子314の凹部314aがそれぞれ形成するエッジ314cにおいて、はんだ352に生じる表面張力により、はんだ352の濡れ広がりが抑制される。はんだ352の過剰な濡れ広がりが抑制されることから、はんだ352が信号パッド320cからはみ出すことが防止される。同様に、各々の第2信号端子315にも、凹部315aが設けられており、第2信号端子315の凹部315aは、第2半導体素子340の信号パッド340cとの第2信号端子315の接合部315bに隣接している。第2信号端子15の凹部15aがそれぞれ形成するエッジ315cにおいて、はんだ353に生じる表面張力により、はんだ353の濡れ広がりが抑制される。はんだ353の過剰な濡れ広がりが抑制されることから、はんだ353が信号パッド40cからはみ出すことが防止される。また、信号端子314、315の凹部314a、315aは、半導体素子320、340に対向する範囲に設けられている。これにより、信号端子314、315と半導体素子320、340との間の空間距離が遠くなり、信号端子314、315と半導体素子320、340の他の部分との間の絶縁性を高めることも可能となる。
以上、いくつかの具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
10、100、200、300:半導体装置
12:リードフレーム
14、15、114、214、314、315:信号端子
14a、15a、114a、214a、314a、315a:凹部
14b、15b、114b、214b、314b、315b:接合部
14c、314c、315c:エッジ
16、17、18、116、216、316、317、318:電力用端子
20、40、120、220、320、340:半導体素子
20a、40a、120a、220a、320a、340a:上面電極
20b、40b、120b、220b、320b、340b:下面電極
20c、40c、120c、220c、320c、340c:信号パッド
22、42、122、222、322、342:上側ヒートシンク
22c、42c、322c、342c:スペーサ部
24、44、124、224、324、:下側ヒートシンク
30、130、230、330:モールド樹脂
52、54、56、152、154、156、252、254、256、258、352、353、354、355、356、357:はんだ
56':予備はんだ
70、80:位置決め治具
82:ガイドピン
128:導体板
226:導体スペーサ

Claims (1)

  1. 信号端子と
    前記信号端子にはんだ層を介して接合される信号パッドを有する半導体素子と、
    を備え、
    前記信号端子には、凹部が設けられており、
    前記凹部は、前記信号端子と前記はんだ層との接合部に隣接するとともに、前記半導体素子に対向する範囲に位置している、
    半導体装置。
JP2017204796A 2017-10-23 2017-10-23 半導体装置 Pending JP2019079891A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017204796A JP2019079891A (ja) 2017-10-23 2017-10-23 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017204796A JP2019079891A (ja) 2017-10-23 2017-10-23 半導体装置

Publications (1)

Publication Number Publication Date
JP2019079891A true JP2019079891A (ja) 2019-05-23

Family

ID=66628005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017204796A Pending JP2019079891A (ja) 2017-10-23 2017-10-23 半導体装置

Country Status (1)

Country Link
JP (1) JP2019079891A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021097113A (ja) * 2019-12-16 2021-06-24 株式会社デンソー 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55117859U (ja) * 1979-02-14 1980-08-20
US20080237814A1 (en) * 2007-03-26 2008-10-02 National Semiconductor Corporation Isolated solder pads
KR20150002420U (ko) * 2015-04-23 2015-06-22 제엠제코(주) 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55117859U (ja) * 1979-02-14 1980-08-20
US20080237814A1 (en) * 2007-03-26 2008-10-02 National Semiconductor Corporation Isolated solder pads
KR20150002420U (ko) * 2015-04-23 2015-06-22 제엠제코(주) 반도체 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021097113A (ja) * 2019-12-16 2021-06-24 株式会社デンソー 半導体装置

Similar Documents

Publication Publication Date Title
JP7156025B2 (ja) 半導体装置
KR101614669B1 (ko) 전력용 반도체 장치
KR20170086828A (ko) 메탈범프를 이용한 클립 본딩 반도체 칩 패키지
KR200482370Y1 (ko) 반도체 패키지를 위한 클립 구조체 및 이를 이용한 반도체 패키지
JP7301124B2 (ja) 半導体装置
US11071212B2 (en) Semiconductor device manufacturing method
JP5869285B2 (ja) 半導体装置
WO2019038876A1 (ja) 半導体装置
JP2012164880A (ja) 半導体装置及びその製造方法
JP2021019064A (ja) 半導体装置及び半導体装置の製造方法
US11637052B2 (en) Semiconductor device and semiconductor device manufacturing method
JP2019079891A (ja) 半導体装置
JP2021082714A (ja) 半導体装置
JP5676413B2 (ja) 電力用半導体装置
US11552065B2 (en) Semiconductor device
JP2019083292A (ja) 半導体装置
JP7473376B2 (ja) 半導体装置
US20210217721A1 (en) Semiconductor device
JP2022086687A (ja) 半導体モジュール及び半導体モジュールの製造方法
KR20150129269A (ko) 반도체 패키지를 위한 클립 구조체 및 이를 이용한 반도체 패키지, 제조 방법
JP6274986B2 (ja) パワー半導体モジュールおよびその製造方法
JP2019129228A (ja) 半導体装置及びその製造方法
WO2023017708A1 (ja) 半導体装置
WO2023017707A1 (ja) 半導体装置
JP2019079935A (ja) 電力用半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20200401

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201008

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210907

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220301